JPH05206178A - 半導体チップ - Google Patents

半導体チップ

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JPH05206178A
JPH05206178A JP30367591A JP30367591A JPH05206178A JP H05206178 A JPH05206178 A JP H05206178A JP 30367591 A JP30367591 A JP 30367591A JP 30367591 A JP30367591 A JP 30367591A JP H05206178 A JPH05206178 A JP H05206178A
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JP
Japan
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semiconductor chip
back surface
bubbles
generated
thick film
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Withdrawn
Application number
JP30367591A
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English (en)
Inventor
Toshimichi Kurihara
俊道 栗原
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH05206178A publication Critical patent/JPH05206178A/ja
Withdrawn legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【目的】半導体チップをマウントするとき、ろう材に発
生する気泡をなくす。 【構成】半導体チップ１の裏面３の周辺が薄くなるよう
にテーパー加工を施してから、裏面メタライズ４を形成
する。 【効果】半導体チップをマウントするとき、半導体チッ
プ裏面のメタライズ面や厚膜めっきとマウント面との間
のろう材に気泡が発生し難くなる。たとえ発生しても数
回スクラブすることにより、容易に気泡を除去すること
ができる。半導体チップの接着強度が確保でき、熱放散
が良くなって半導体チップの信頼度が向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップに関し、特
に半導体チップの裏面加工に関するものである。
【０００２】
【従来の技術】従来の半導体チップは図３（ａ）に示す
ように、半導体チップ１の裏面３に金などの裏面メタラ
イズ４が施されている。表面２と裏面３とは互に平行な
平面になっている。
【０００３】また図４に示すように、半導体チップ１の
裏面３に金などの裏面厚膜めっき４ａが施されているも
のがある。この場合も表面２と裏面３とは互に平行な平
面になっている。
【０００４】
【発明が解決しようとする課題】従来の半導体チップ
は、一枚の平面ウェーハから切り出されるので、図３
（ｂ）に示すように、マウントろう材５を用いてマウン
ト面６にマウントするとき、半導体チップ１の下に気泡
７が発生する。この気泡７の有無を検査することや、気
泡７を除去することは容易ではない。
【０００５】図４に示すように、裏面厚膜めっき４ａを
形成した場合は裏面３の周辺部に電界集中によるめっき
の過剰成長が避けられない。そのため裏面めっき４ａが
半導体チップ裏面３の周辺部で盛り上がるので気泡がさ
らに生じ易くなっている。
【０００６】気泡の発生により半導体チップの接着強度
が下がる。また半導体チップ表面で発生する熱がマウン
ト面に逃げ難くなり、過熱して半導体チップの信頼度が
下がるという問題があった。
【０００７】
【課題を解決するための手段】本発明の半導体チップ
は、裏面の周辺部が薄くなるようにテーパー加工され、
メタライズや厚膜めっきが施されているので、ろう材を
用いてマウントするときに周辺部がマウント面に対して
所定の角度で接触するように設計されている。
【０００８】
【実施例】本発明の第１の実施例について説明する。
【０００９】図１（ａ）に示すように、半導体チップ１
の裏面３の周辺部が薄くなるようにテーパー加工されて
いる。そのうえに裏面メタライズ４が形成されている。
【００１０】この半導体チップ１が、図１（ｂ）に示す
ように、ろう材５によってマウント面６にろう付けされ
る。このとき半導体チップ１の裏面３が傾斜しているの
で、気泡が発生し難いうえ逃げ易くなる。
【００１１】そのため通常のマウント工程で半導体チッ
プ１をマウント面６に押えつけながら、水平方向に数回
動かす（スクラブする）ことにより、容易に気泡を除去
することができる。
【００１２】本実施例のテーパー加工はフォトレジスト
をマスクとしてエッチングすることにより形成すること
ができる。
【００１３】例えば０．４ｍｍ角の半導体チップにおい
て、ろう材の厚さ７０μｍの場合、テーパーの角度は約
１０°が適切であると考えられる。
【００１４】つぎに本発明の第２の実施例について説明
する。
【００１５】本実施例においては図２（ａ）に示すよう
に、半導体チップ１の裏面３は平面ではなく、所定の曲
率をもった曲面で構成されている。その上には裏面厚膜
めっき４ａが形成されている。
【００１６】そのため過剰成長による厚膜めっき４ａに
おいて周辺部の盛り上りは発生しないので、裏面３に沿
った曲面になっている。
【００１７】この半導体チップ１をマウントした状態を
図２（ｂ）に示す。裏面厚膜めっき４ａとろう材５とが
所定の角度で接するので、ろう材の気泡を防止すること
ができる。
【００１８】
【発明の効果】半導体チップ裏面の周辺部が薄くなるよ
うにテーパー加工されている。そのため半導体チップを
マウントするとき半導体チップ裏面のメタライズ面や厚
膜めっきとマウント面との間のろう材に気泡が発生し難
くなる。たとえ発生しても数回スクラブすることによ
り、容易に気泡を除去することができる。
【００１９】半導体チップの接着強度が確保でき、熱放
散が良くなって半導体チップの信頼度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】（ａ）は従来の半導体チップを示す断面図であ
る。（ｂ）は（ａ）をマウントした状態を示す断面図で
ある。
【図４】従来の半導体チップを示す断面図である。
【符号の説明】
１ 半導体チップ ２ 表面 ３ 裏面 ４ 裏面メタライズ ４ａ 裏面厚膜めっき ５ ろう材 ６ マウント面 ７ 気泡

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 裏面の周辺部が薄くなるように、テーパ
    ー加工された半導体チップ。
JP30367591A 1991-11-20 1991-11-20 半導体チップ Withdrawn JPH05206178A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30367591A JPH05206178A (ja) 1991-11-20 1991-11-20 半導体チップ

Applications Claiming Priority (1)

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JP30367591A JPH05206178A (ja) 1991-11-20 1991-11-20 半導体チップ

Publications (1)

Publication Number Publication Date
JPH05206178A true JPH05206178A (ja) 1993-08-13

Family

ID=17923882

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Application Number Title Priority Date Filing Date
JP30367591A Withdrawn JPH05206178A (ja) 1991-11-20 1991-11-20 半導体チップ

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JP (1) JPH05206178A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054893A (ja) * 2007-08-28 2009-03-12 Panasonic Electric Works Co Ltd 発光装置
JP2012243922A (ja) * 2011-05-19 2012-12-10 Mitsubishi Electric Corp 発光装置及び発光装置の製造方法
JP2015050366A (ja) * 2013-09-03 2015-03-16 ウシオ電機株式会社 半導体レーザ装置
JP2019149469A (ja) * 2018-02-27 2019-09-05 トヨタ自動車株式会社 半導体モジュール
JP2019153749A (ja) * 2018-03-06 2019-09-12 トヨタ自動車株式会社 半導体装置

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Effective date: 19990204