JP2990968B2 - 半導体チップの実装構造 - Google Patents

半導体チップの実装構造

Info

Publication number
JP2990968B2
JP2990968B2 JP24749692A JP24749692A JP2990968B2 JP 2990968 B2 JP2990968 B2 JP 2990968B2 JP 24749692 A JP24749692 A JP 24749692A JP 24749692 A JP24749692 A JP 24749692A JP 2990968 B2 JP2990968 B2 JP 2990968B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
adhesive
shield layer
mounting structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24749692A
Other languages
English (en)
Other versions
JPH0697208A (ja
Inventor
俊二 馬場
敏弘 草谷
和久 角井
直樹 中村
康則 佐々木
秀彦 吉良
則夫 海沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17164332&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2990968(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP24749692A priority Critical patent/JP2990968B2/ja
Publication of JPH0697208A publication Critical patent/JPH0697208A/ja
Application granted granted Critical
Publication of JP2990968B2 publication Critical patent/JP2990968B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は接着材を使用して半導体
チップを基板に実装する半導体チップの実装構造に関す
る。
【０００２】
【従来の技術】従来は、基板側の半導体チップ搭載ゾー
ンに接着剤を直接的に転写する，或いは印刷する等の方
法で塗布した後、その上に半導体チップを載置し、接着
剤を硬化させることによってこの半導体チップを基板に
実装していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の方法で半導体チップを基板に実装すると下記に示す
ような障害が発生する。
【０００４】．基板の表面には凹凸があるため、基板
側の半導体チップ搭載ゾーンに接着剤を塗布する過程で
空気を巻き込む可能性がある。接着剤の中に空気の気泡
が介在すると接着力が低下して半導体チップが基板から
剥がれ易くなる。
【０００５】．この方式は接着剤と基板が直接的に接
触する方式であることから、基板内に含まれている水分
を接着剤が吸収する可能性がある。接着剤の中に水分が
介在していると電極間の短絡事故や半導体チップの腐食
事故等が発生し易い。
【０００６】本発明は、基板側の半導体チップ搭載ゾー
ンにシールド層を形成することにより、接着剤内に空気
が巻き込まれる現象と基板内に含まれている水分が接着
剤側へ浸透する現象を回避して製品の信頼性向上を可能
にした半導体チップの実装構造を実現しようとするもの
である。
【０００７】
【課題を解決するための手段】本発明による半導体チッ
プの実装構造は、図１に示すように、基板３の表面側に
設定されたチップ搭載ゾーンαを覆う形で設けられた金
属箔より成るシールド層２と、当該チップ搭載ゾーンα
に実装される半導体チップ１と、を前記シールド層２の
表面に塗布した接着材６を介して接合することによって
前記半導体チップ１を基板３に実装する実装構造をその
特徴とする。
【０００８】
【作用】基板３側のチップ搭載ゾーンαに形成されるこ
のシールド層２は、気体，液体等を透過させない金属箔
によって構成されていることから、基板３内に含まれて
いる空気や水分等が接着剤６側へ浸透するのを効果的に
遮断する。このため、この実装構造を適用すると、空気
や水分によって接着剤６の接着力が低下する現象や電極
間の短絡事故，或いは半導体チップ１が腐食する等の現
象は的確に回避される。
【０００９】
【実施例】以下実施例図に基づいて本発明を詳細に説明
する。図１は本発明の一実施例を示す模式的側断面図、
図２は本発明に用いる基板の基本構成を示す模式的斜視
図、図３は本発明の他の実施例を示す模式的側断面図を
それぞれ示す。
【００１０】本発明による半導体チップの実装構造は、
図１に示すように、基板３側に設けられたチップ搭載ゾ
ーンαに金属箔から成るシールド層２を形成すると共
に、チップ搭載ゾーンα上に形成されたこのシールド層
２と半導体チップ１を接着剤６で接合して当該半導体チ
ップ１を前記基板３に実装することを構造上の特徴とす
る。図中、４は半導体チップ１側に設けられたチップ側
電極、５は基板３側に設けられた基板側電極、７はチッ
プ側電極４と基板側電極５を電気的に接続するワイヤを
それぞれ示す。
【００１１】このシールド層２は例えば銅箔等の金属箔
によって構成されていることから表面が滑らかで凹凸が
ない。このため、接着剤６を塗布する時に空気を巻き込
む危険性が極めて少ない。また、このシールド層２を設
けたことによって基板３の内部に含まれている水分が接
着剤６側へ浸透する現象も的確に回避される。このた
め、これら空気や水分の作用によって接着剤６の接着力
が低下する現象や電極間の短絡事故、或いは半導体チッ
プ１が腐食する現象等は的確に回避される。
【００１２】図２は本発明に用いる基板の基本構成を示
す模式的斜視図である。図２に示すように、この基板３
のチップ搭載ゾーンαには金属箔より成るシールド層２
が設けられている。このシールド層２は基板側電極５を
形成する工程でこれら各基板側電極５と同時に形成する
のが最も効率的である。本実施例では基板側電極５を銅
箔で形成しているのでこのシールド層２も銅箔である。
【００１３】図３は本発明の他の実施例を示す模式的側
断面図である。この実施例は半導体チップ１側のチップ
側電極４と基板３側の基板側電極５をバンプ８（このバ
ンプ８は通常“金”を用いて製作される）で接続する場
合に適用される。この例ではシールド層２以外の部分に
も接着剤６が塗布されることになるので空気や水分が接
着剤６内に浸透する可能性が無いとはいえない。しかし
ながら、この場合でも、シールド層２を設けたことによ
って接着剤６と基板３が接触する部分の面積は必然的に
縮小されるのでこのシールド層２を設けたことによる効
果は大である。
【００１４】この半導体チップの実装構造は、接着剤６
内に空気が巻き込まれる現象と基板３内に含まれている
水分が接着剤６内に浸透する現象がシールド層２を設け
たことによって防止されることから、この構造を適用す
ると高性能の半導体製品を極めて効率的に製造すること
ができる。
【００１５】
【発明の効果】以上の説明から明らかなように、本発明
による半導体チップの実装構造は、基板側に設けたシー
ルド層の作用によって半導体チップを基板に接合する接
着剤内に空気が巻き込まれる現象と、基板内に含まれて
いる水分が接着剤内に浸透する現象が極めて効率的に排
除されることから、この構造を適用して製造された半導
体製品は極めて信頼性が高い。
【図面の簡単な説明】
【図１】 本発明の一実施例を示す模式的側断面図であ
る。
【図２】 本発明に用いる基板の基本構成を示す模式的
斜視図である。
【図３】 本発明の他の実施例を示す模式的側断面図で
ある。
【符号の説明】
１ 半導体チップ ２ シールド層 ３ 基板 ４ チップ側電極 ５ 基板側電極 ６ 接着材 ７ ワイヤ ８ バンプ α チップ搭載ゾーン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐々木 康則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 吉良 秀彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 海沼 則夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−24742（ＪＰ，Ａ) 特開 平３−48436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電極を有する基板と、 該基板の電極とバンプ接続される半導体チップと、 該基板表面のチップ搭載ゾーンに設けられ、該基板の電
    極と同時形成される金属箔より成るシールド層と、 該半導体チップと該基板とを固定する接着剤と、 を備えることを特徴とする半導体チップの実装構造。
JP24749692A 1992-09-17 1992-09-17 半導体チップの実装構造 Expired - Fee Related JP2990968B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24749692A JP2990968B2 (ja) 1992-09-17 1992-09-17 半導体チップの実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24749692A JP2990968B2 (ja) 1992-09-17 1992-09-17 半導体チップの実装構造

Publications (2)

Publication Number Publication Date
JPH0697208A JPH0697208A (ja) 1994-04-08
JP2990968B2 true JP2990968B2 (ja) 1999-12-13

Family

ID=17164332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24749692A Expired - Fee Related JP2990968B2 (ja) 1992-09-17 1992-09-17 半導体チップの実装構造

Country Status (1)

Country Link
JP (1) JP2990968B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692067B (zh) * 2018-03-15 2020-04-21 日商東芝記憶體股份有限公司 半導體裝置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000026959A1 (en) 1998-10-30 2000-05-11 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board and electronic device
JP3613098B2 (ja) 1998-12-21 2005-01-26 セイコーエプソン株式会社 回路基板ならびにそれを用いた表示装置および電子機器
JP3741005B2 (ja) 2000-09-13 2006-02-01 セイコーエプソン株式会社 配線基板、その製造方法、表示装置および電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692067B (zh) * 2018-03-15 2020-04-21 日商東芝記憶體股份有限公司 半導體裝置

Also Published As

Publication number Publication date
JPH0697208A (ja) 1994-04-08

Similar Documents

Publication Publication Date Title
JP3420057B2 (ja) 樹脂封止型半導体装置
KR930024140A (ko) 반도체장치 및 그 제조방법
JP2990968B2 (ja) 半導体チップの実装構造
JP2844058B2 (ja) 半導体パッケージ
JPH10284648A (ja) 半導体装置
JPH065769A (ja) 積層構造のフィルム基材およびこれを用いた電子回路素子搭載用リードフレーム
JPH09162330A (ja) 半導体集積回路装置
JPH09330992A (ja) 半導体装置実装体とその製造方法
JPH0451056B2 (ja)
JP3965767B2 (ja) 半導体チップの基板実装構造
JPH09326463A (ja) 樹脂封止型半導体装置
JP2765265B2 (ja) 半導体装置用リードフレーム
JPH10242381A (ja) 複数のｉｃチップを備えた密封型半導体装置の構造
JPH065641A (ja) チップキャリア型半導体装置
JPS60110145A (ja) 樹脂封止型半導体装置
JPH0290637A (ja) 半導体集積回路装置
JPH09283545A (ja) 樹脂封止型半導体装置及びその製造方法
JPH09275176A (ja) 樹脂封止型半導体装置
JPH10289973A (ja) リードフレームの表面処理方法
JPH0595027A (ja) フレキシブル回路基板の形成方法
JPH06283649A (ja) 半導体装置及びその製造方法
JP2000058569A (ja) 半導体パッケージの形成方法
JPH06104370A (ja) リードフレーム及び半導体装置
JPH02154435A (ja) 半導体装置
JPH1140704A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071015

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091015

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees