JP3192069B2 - リードフレーム及び半導体装置 - Google Patents

リードフレーム及び半導体装置

Info

Publication number
JP3192069B2
JP3192069B2 JP27484095A JP27484095A JP3192069B2 JP 3192069 B2 JP3192069 B2 JP 3192069B2 JP 27484095 A JP27484095 A JP 27484095A JP 27484095 A JP27484095 A JP 27484095A JP 3192069 B2 JP3192069 B2 JP 3192069B2
Authority
JP
Japan
Prior art keywords
pad
semiconductor chip
chip
dimples
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27484095A
Other languages
English (en)
Other versions
JPH0992777A (ja
Inventor
英志 花田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP27484095A priority Critical patent/JP3192069B2/ja
Publication of JPH0992777A publication Critical patent/JPH0992777A/ja
Application granted granted Critical
Publication of JP3192069B2 publication Critical patent/JP3192069B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の技術分野】本発明はパッドに傾きや反りがなく
半導体チップ(以下、チップという)及び封止樹脂との
密着性が優れたリードフレームと、該リードフレームを
用いた半導体装置に関する。
【0002】
【従来の技術】半導体装置は、リードフレームのパッド
にチップを搭載後、チップ端子とインナーリードを例え
ば金属線を介して接続し、樹脂等でパッケージし、次い
でタイバーの切除、及びアウターリードの成形加工を行
い製造される。
【0003】半導体装置は、信頼性を確実にし使用寿命
を永くするのに封止樹脂とリードフレームの密着をよく
し剥離やクラックを発生させず、さらに水分の侵入を防
ぐようにしなけねばならない。斯かることからパッドの
裏面にディンプルと称される窪みが設けられている。
【0004】
【発明が解決しようとする課題】ディンプルの形成は封
止樹脂との密着を強める効果があるが、反面、パッドに
反りや傾きを生じることがある。特に、最近のような高
集積化によりチップのサイズが大きくなってくると、パ
ッドの反りや傾きの悪影響が無視できなくなり、チップ
の固着不良をまねき、チップ剥離を引き起こす。
【0005】また、チップをパッドに固着搭載する際、
液状あるいは流体状の接着剤が使用されるが、パッド表
面外に漏出することがあり固着不良の一因となってい
る。
【0006】本発明はパッドに反りや傾きがなく平坦度
がすぐれ、チップをしっかり固着して剥離を生じさせ
ず、併せて封止樹脂との密着性がよいリードフレーム、
及び信頼性にすぐれ寿命の永い半導体装置を得ることを
目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明に関わるリードフレームでは、半導体チップ
を搭載するパッドと、その周りにアウターリードに連な
るインナーリードを複数設けたリードフレームにおい
て、パッドにおける裏面の全域に亘って多数個のディン
プルを格子状に配置して形成するとともに、半導体チッ
プを搭載する表面の全域に亘ってディンプルより浅い多
数個の凹みを格子状に配置して形成することを特徴とし
ている。また、上記目的を達成するために、本発明に関
わる半導体装置では、パッドに搭載した半導体チップ
と、パッドの周りにアウターリードに連なるインナーリ
ードとをボンディングワイヤーで接続し、インナーリー
ド以内を樹脂封止した半導体装置において、パッドにお
ける裏面の全域に亘って多数個のディンプルを格子状に
配置して形成し、かつ半導体チップを搭載する表面の全
域に亘ってディンプルより浅い多数個の凹みを格子状に
配置して形成し、パッドの表面に接着剤を介して半導体
チップを固着搭載し、半導体チップとインナーリードと
を接続し、樹脂封止して成ることを特徴としている。
【0008】
【発明の実施の形態】本発明ではリードフレームのパッ
ドの裏面にディンプルを形成しているだけでなく、表面
側に前記ディンプルより浅い凹みを形成しているので、
裏面ディンプルによるパッドの反りや傾きが矯正され平
坦度が極めてすぐれる。また、パッド表面にチップを搭
載固着するために液状あるいは流体状の接着剤を使用す
るが、この際、接着剤がパッド表面の凹みに入り込みパ
ッド外に漏出することがなく、アンカ−の作用を奏し、
且つ全て本来の接着剤として機能してチップを強固に固
着する。
【0009】裏面のディンプル形成による反りや傾きは
表面側に凹みを比較的少数形成することで矯正できるの
で、加工歪を過度に与えず、且つ接着剤を必要以上使用
しないために前記ディンプルより低密度する方が好まし
い。
【0010】
【実施例】以下、本発明について実施例に基づき図面を
参照しつつ説明する。本発明に関わるリードフレーム
は、図2および図3に示す如く、パッド1の裏面側に多
数個のディンプル2が形成されており、これらディンプ
ル2はパッド1における裏面側の全域に亘って分散配
置、具体的には格子状に配置して形成されている。ま
た、チップ4を搭載するパッド1の表面側には、図1お
よび図3に示す如く、前記ディンプル2より深さの浅い
多数個の凹み3がチップ4の搭載面上に形成されてお
り、これら凹み3はパッド1における表面側の全域に亘
って分散配置、具体的には格子状に配置して形成されて
いる。さらに、上記凹み3は、パッド1の裏面側に対す
るディンプル2の形成密度よりも低い密度でパッド1の
表面側に形成されている。
【0011】前記のように裏面側だけでなく表面側に浅
い凹み3を形成したことにより、片面側だけのディンプ
ル2によるパッド1の反りや傾きの発生が矯正され、パ
ッド1は平坦度が極めてすぐれ例えば反りは数μm未満
となる。
【0012】パッド1の表面側にチップ4を搭載するの
に、ダイボンディング用のペ−スト、レジン等の液状或
は流体状の接着剤を塗布する。該接着剤はパッド1の面
からサポ−トバ−5に沿って漏出しようとするが、表面
側に凹み3を形成しているので、接着剤が捉えられる。
さらにパッド1にチップ4を貼付ける際、当該チップ4
をパッド1上で摺動させるが前記接着剤は一部が凹み3
に留められ、漏出することなく全て接着剤として作用す
る。また、凹み3に入り込んだ接着剤はアンカ−作用を
生じ、チップ4を強く接着し剥離するようなことがな
い。
【0013】搭載されたチップ4はその端子とパッド1
の周りに形成されたインナーリード6がボンディングワ
イヤ−9を介して接続される。次いで、インナーリード
6以内の前記パッド1、チップ4及びボンディングワイ
ヤ−9が脂封止され、パッケージとされる。なお、7は
アウターリード、8はタイバ−でこれは切除される。
【0014】
【発明の効果】本発明は前述のようにパッドは反りや傾
きがなく、チップを強く固着し、当該チップが大きくて
も剥離等は生ぜず信頼性の高いリードフレームが得られ
る。また、該リードフレームを用いた半導体装置は信頼
性が長期にわたってすぐれる。
【図面の簡単な説明】
【図1】本発明の1実施例におけるリードフレームの表
面側を示す図。
【図2】本発明の1実施例におけるリードフレームの裏
面側を示す図。
【図3】本発明の1実施例における半導体装置を示す
図。
【符号の説明】
1 パッド 2 ディンプル 3 凹み 4 チップ 5 サポ−トバ− 6 インナーリード 7 アウターリード 8 タイバ− 9 ボンディングワイヤ−

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体チップを搭載するパッドと、その
    周りにアウターリードに連なるインナーリードを複数設
    けたリードフレームであって、 前記パッドにおける裏面の全域に亘って多数個のディン
    プルを格子状に配置して形成するとともに、半導体チッ
    プを搭載する表面の全域に亘って前記ディンプルより浅
    い多数個の凹みを格子状に配置して形成することを特徴
    とするリードフレーム。
  2. 【請求項2】 前記パッドの表面側の凹みが裏面のディ
    ンプルより低密度で形成されていることを特徴する請求
    項1記載のリードフレーム。
  3. 【請求項3】 パッドに搭載した半導体チップと、前記
    パッドの周りにアウターリードに連なるインナーリード
    とをボンディングワイヤーで接続し、インナーリード以
    内を樹脂封止した半導体装置であって、 前記パッドにおける裏面の全域に亘って多数個のディン
    プルを格子状に配置して形成し、かつ半導体チップを搭
    載する表面の全域に亘って前記ディンプルより浅い多数
    個の凹みを格子状に配置して形成し、前記パッドの表面
    に接着剤を介して半導体チップを固着搭載し、半導体チ
    ップとインナーリードとを接続し、樹脂封止して成るこ
    とを特徴とする半導体装置。
  4. 【請求項4】 前記パッドの表面側の凹みが裏面のディ
    ンプルより低密度で形成され、当該表面に接着剤を介し
    て半導体チップを固着搭載した請求項3記載の半導体装
    置。
JP27484095A 1995-09-27 1995-09-27 リードフレーム及び半導体装置 Expired - Fee Related JP3192069B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27484095A JP3192069B2 (ja) 1995-09-27 1995-09-27 リードフレーム及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27484095A JP3192069B2 (ja) 1995-09-27 1995-09-27 リードフレーム及び半導体装置

Publications (2)

Publication Number Publication Date
JPH0992777A JPH0992777A (ja) 1997-04-04
JP3192069B2 true JP3192069B2 (ja) 2001-07-23

Family

ID=17547324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27484095A Expired - Fee Related JP3192069B2 (ja) 1995-09-27 1995-09-27 リードフレーム及び半導体装置

Country Status (1)

Country Link
JP (1) JP3192069B2 (ja)

Also Published As

Publication number Publication date
JPH0992777A (ja) 1997-04-04

Similar Documents

Publication Publication Date Title
JP3243116B2 (ja) 半導体装置
JP3012816B2 (ja) 樹脂封止型半導体装置およびその製造方法
US20020050640A1 (en) Semiconductor device
JP2001015668A (ja) 樹脂封止型半導体パッケージ
JP3192069B2 (ja) リードフレーム及び半導体装置
JPH08316372A (ja) 樹脂封止型半導体装置
JPH088388A (ja) リードフレームおよびそれを用いて構成された半導体装置
JP3424184B2 (ja) 樹脂封止型半導体装置
JP3229816B2 (ja) 樹脂封止型半導体装置の製造方法
JP3565114B2 (ja) 樹脂封止型半導体装置
JPH0992778A (ja) 半導体装置
JPH1056110A (ja) 半導体用プラスチックパッケージと半導体装置
JP3965767B2 (ja) 半導体チップの基板実装構造
JPH09116076A (ja) リードフレーム及び半導体装置
JP2003188332A (ja) 半導体装置およびその製造方法
JPH0778910A (ja) 半導体装置
JP3013611B2 (ja) 半導体装置の製造方法
JPH05308083A (ja) 半導体装置
JPH09223767A (ja) リードフレーム
JPH05291473A (ja) 樹脂封止型半導体装置およびそれに用いるリードフレーム
JP3018225B2 (ja) 半導体装置
JPH0679159U (ja) リ−ドフレ−ム
JP2001168261A (ja) 半導体装置
JPH04113658A (ja) 半導体装置
KR100370480B1 (ko) 반도체 패키지용 리드 프레임

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090525

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090525

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100525

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees