JPH04263462A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04263462A JPH04263462A JP3023351A JP2335191A JPH04263462A JP H04263462 A JPH04263462 A JP H04263462A JP 3023351 A JP3023351 A JP 3023351A JP 2335191 A JP2335191 A JP 2335191A JP H04263462 A JPH04263462 A JP H04263462A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、中間層（インターポー
ザ）を有する半導体装置及びその製造方法に関し、特に
多層セラミック基板を用いたマルチチップモジュールで
使用される中間層及びその製造方法に関する。
ザ）を有する半導体装置及びその製造方法に関し、特に
多層セラミック基板を用いたマルチチップモジュールで
使用される中間層及びその製造方法に関する。
【０００２】
【従来の技術】近年、電子部品の高密度化実装に伴い、
セラミック基板の使用は必要不可欠となっている。セラ
ミックは、Ｓｉとの熱膨張係数差が少ない。従って、Ｓ
ｉ素子搭載用基板としてセラミック基板を用いれば、ハ
ンダ付け時においてハンダ付け部に発生する応力、或い
はダイボンディング時においてＳｉ素子に発生する応力
を小さくすることができ、信頼性の高い接合部を有した
高密度実装の半導体装置を製造できる。
セラミック基板の使用は必要不可欠となっている。セラ
ミックは、Ｓｉとの熱膨張係数差が少ない。従って、Ｓ
ｉ素子搭載用基板としてセラミック基板を用いれば、ハ
ンダ付け時においてハンダ付け部に発生する応力、或い
はダイボンディング時においてＳｉ素子に発生する応力
を小さくすることができ、信頼性の高い接合部を有した
高密度実装の半導体装置を製造できる。
【０００３】従来の実装構造について図５を用いて説明
する。多層セラミック基板１上にバンプ２を介してセラ
ミック基板の中間層（インターポーザ）４が搭載され、
セラミック基板の中間層（インターポーザ）４上にバン
プ６を介してＬＳＩ素子８が搭載されている。セラミッ
ク基板の中間層（インターポーザ）４は、素子間の高速
な信号伝達を可能にするため、セラミック基板上に複数
の配線層を有している。これらの複数の配線層間の接続
、及び多層セラミック基板１、Ｓｉ素子８との接続のた
め、セラミック基板の中間層（インターポーザ）４には
、スルーホール等のいわゆるビアホールが形成されてい
る（図示せず）。
する。多層セラミック基板１上にバンプ２を介してセラ
ミック基板の中間層（インターポーザ）４が搭載され、
セラミック基板の中間層（インターポーザ）４上にバン
プ６を介してＬＳＩ素子８が搭載されている。セラミッ
ク基板の中間層（インターポーザ）４は、素子間の高速
な信号伝達を可能にするため、セラミック基板上に複数
の配線層を有している。これらの複数の配線層間の接続
、及び多層セラミック基板１、Ｓｉ素子８との接続のた
め、セラミック基板の中間層（インターポーザ）４には
、スルーホール等のいわゆるビアホールが形成されてい
る（図示せず）。
【０００４】従来より、セラミック基板の中間層（イン
ターポーザ）４にビアホールを形成するために、次のよ
うな方法が用いられている。厚膜の銅ペーストを印刷し
たグリーンシートに、ビアホール用の打ち抜きをしてか
ら積層して一体焼結させる方法、或いは導体膜やスルー
ホールの形成等に用いるリフトオフやエッチング等の薄
膜プロセス技術を応用した方法である。
ターポーザ）４にビアホールを形成するために、次のよ
うな方法が用いられている。厚膜の銅ペーストを印刷し
たグリーンシートに、ビアホール用の打ち抜きをしてか
ら積層して一体焼結させる方法、或いは導体膜やスルー
ホールの形成等に用いるリフトオフやエッチング等の薄
膜プロセス技術を応用した方法である。
【０００５】
【発明が解決しようとする課題】しかし、上記前者の方
法では、グリーンシートを焼成する際のシートの縮み、
反り、割れ等により発生する導体層のオープン不良を防
止するため、複雑な焼成条件のもとでビアホールのパタ
ーン形成を行わなければならないという問題がある。
法では、グリーンシートを焼成する際のシートの縮み、
反り、割れ等により発生する導体層のオープン不良を防
止するため、複雑な焼成条件のもとでビアホールのパタ
ーン形成を行わなければならないという問題がある。
【０００６】また、後者の方法では、レジスト膜の形成
、蒸着、蒸着膜のエッチング、レジスト膜の剥離等、種
々の工夫を必要とし、製造に長時間を要するという問題
がある。さらに、上述の方法では、より高密度の信号層
を形成することは困難である。またＳｉ素子の配線パタ
ーンがさらに微細化すると、現状では許容範囲にあるＳ
ｉとセラミックの熱膨張係数差が、今後問題になってく
ることが予想される。
、蒸着、蒸着膜のエッチング、レジスト膜の剥離等、種
々の工夫を必要とし、製造に長時間を要するという問題
がある。さらに、上述の方法では、より高密度の信号層
を形成することは困難である。またＳｉ素子の配線パタ
ーンがさらに微細化すると、現状では許容範囲にあるＳ
ｉとセラミックの熱膨張係数差が、今後問題になってく
ることが予想される。
【０００７】本発明の目的は、複雑な焼成条件を必要と
せず、容易にビアホールを形成でき、また搭載する素子
との熱膨張係数のミスマッチも起こさない中間層及びそ
の製造方法を提供することにある。
せず、容易にビアホールを形成でき、また搭載する素子
との熱膨張係数のミスマッチも起こさない中間層及びそ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、多層セラミ
ック基板と、前記多層セラミック基板上に設けられた中
間層（マルチチップモジュール）と、前記中間層（マル
チチップモジュール）上に複数搭載されたＳｉ素子とを
備えた半導体装置において、前記中間層（マルチチップ
モジュール）は、複数のＳｉ素子を搭載したＳｉ基板と
、前記Ｓｉ基板上に形成された配線層とを有し、前記中
間層（マルチチップモジュール）には、前記配線層を前
記多層セラミック基板に接続するための所定のテーパ形
状のビアホールが形成されていることを特徴とする半導
体装置によって達成される。
ック基板と、前記多層セラミック基板上に設けられた中
間層（マルチチップモジュール）と、前記中間層（マル
チチップモジュール）上に複数搭載されたＳｉ素子とを
備えた半導体装置において、前記中間層（マルチチップ
モジュール）は、複数のＳｉ素子を搭載したＳｉ基板と
、前記Ｓｉ基板上に形成された配線層とを有し、前記中
間層（マルチチップモジュール）には、前記配線層を前
記多層セラミック基板に接続するための所定のテーパ形
状のビアホールが形成されていることを特徴とする半導
体装置によって達成される。
【０００９】また、上記目的は、Ｓｉ基板の中間層（マ
ルチチップモジュール）にレーザを照射した後、所定の
処理時間でウエットエッチング処理を施して、所定のテ
ーパ形状を有し前記中間層（マルチチップモジュール）
を貫通するビアホールを形成する第１の工程と、前記ビ
アホール内壁に金属を蒸着するメタライズ処理を行い、
前記ビアホール内にハンダを蒸着してハンダバンプを形
成する第２の工程と、前記中間層（マルチチップモジュ
ール）を多層セラミック基板上に前記ハンダバンプを介
して接合し、前記中間層（マルチチップモジュール）上
に複数のＳｉ素子を搭載する第３の工程とを有すること
を特徴とした半導体装置の製造方法によって達成される
。
ルチチップモジュール）にレーザを照射した後、所定の
処理時間でウエットエッチング処理を施して、所定のテ
ーパ形状を有し前記中間層（マルチチップモジュール）
を貫通するビアホールを形成する第１の工程と、前記ビ
アホール内壁に金属を蒸着するメタライズ処理を行い、
前記ビアホール内にハンダを蒸着してハンダバンプを形
成する第２の工程と、前記中間層（マルチチップモジュ
ール）を多層セラミック基板上に前記ハンダバンプを介
して接合し、前記中間層（マルチチップモジュール）上
に複数のＳｉ素子を搭載する第３の工程とを有すること
を特徴とした半導体装置の製造方法によって達成される
。
【００１０】
【作用】本発明によれば、複雑な焼成条件を必要とせず
、容易にビアホールを形成することができ、また搭載す
る素子との熱膨張係数のミスマッチを起こさない中間層
を実現することができる。
、容易にビアホールを形成することができ、また搭載す
る素子との熱膨張係数のミスマッチを起こさない中間層
を実現することができる。
【００１１】
【実施例】本発明の一実施例による中間層（マルチチッ
プモジュール）及びその製造方法を図１乃至図４を用い
て説明する。本実施例による中間層（マルチチップモジ
ュール）を用いた実装構造を図１を用いて説明する。
プモジュール）及びその製造方法を図１乃至図４を用い
て説明する。本実施例による中間層（マルチチップモジ
ュール）を用いた実装構造を図１を用いて説明する。
【００１２】本実施例の実装構造は、多層セラミック基
板１上にバンプ２を介してＳｉ基板の中間層（マルチチ
ップモジュール）１０が搭載され、Ｓｉ基板の中間層（
マルチチップモジュール）１０上にバンプ６を介して複
数のＬＳＩ素子８が搭載されている構造である。Ｓｉ基
板の中間層（マルチチップモジュール）１０は、素子間
の高速な信号伝達を可能にするため、Ｓｉ基板上に複数
の配線層を有している。これらの複数の配線層間の接続
、及び多層セラミック基板１、Ｓｉ素子８との接続のた
め、Ｓｉ基板の中間層（マルチチップモジュール）１０
には、ビアホールが形成されている。
板１上にバンプ２を介してＳｉ基板の中間層（マルチチ
ップモジュール）１０が搭載され、Ｓｉ基板の中間層（
マルチチップモジュール）１０上にバンプ６を介して複
数のＬＳＩ素子８が搭載されている構造である。Ｓｉ基
板の中間層（マルチチップモジュール）１０は、素子間
の高速な信号伝達を可能にするため、Ｓｉ基板上に複数
の配線層を有している。これらの複数の配線層間の接続
、及び多層セラミック基板１、Ｓｉ素子８との接続のた
め、Ｓｉ基板の中間層（マルチチップモジュール）１０
には、ビアホールが形成されている。
【００１３】このように、中間層（マルチチップモジュ
ール）１０の基板材料にＬＳＩ素子８と同種のＳｉを用
いたことにより、より高密度の信号層を形成することが
可能になり、また中間層（マルチチップモジュール）１
０とＬＳＩ素子８との間に熱膨張係数差が生じないので
、Ｓｉ素子の配線パターンがさらに微細化しても、熱膨
張係数差による応力の発生という問題は生じない。
ール）１０の基板材料にＬＳＩ素子８と同種のＳｉを用
いたことにより、より高密度の信号層を形成することが
可能になり、また中間層（マルチチップモジュール）１
０とＬＳＩ素子８との間に熱膨張係数差が生じないので
、Ｓｉ素子の配線パターンがさらに微細化しても、熱膨
張係数差による応力の発生という問題は生じない。
【００１４】本実施例のマルチチップモジュール中間層
のビアホール形成方法を図２に示す。Ａｒ雰囲気中で、
パルス型Ｎｄ−ＹＡＧレーザ３０から、ミラー３２を介
してＸＹテーブル（図示せず）上のＳｉ基板３６に、レ
ーザ光を照射する。このときのレーザ照射条件は、レー
ザ光がＳｉ基板３６裏面に達しない程度の照射条件とし
、パルス幅３５０μｓ、焦点はずし量０ｍｍ、出力１５
Ｗ、レンズ焦点距離１００ｍｍである。シールドガスＡ
ｒは、ガス圧力１．５ｋｇ／ｃｍ−２、ガス流量３０ｌ
／ｍｉｎである。
のビアホール形成方法を図２に示す。Ａｒ雰囲気中で、
パルス型Ｎｄ−ＹＡＧレーザ３０から、ミラー３２を介
してＸＹテーブル（図示せず）上のＳｉ基板３６に、レ
ーザ光を照射する。このときのレーザ照射条件は、レー
ザ光がＳｉ基板３６裏面に達しない程度の照射条件とし
、パルス幅３５０μｓ、焦点はずし量０ｍｍ、出力１５
Ｗ、レンズ焦点距離１００ｍｍである。シールドガスＡ
ｒは、ガス圧力１．５ｋｇ／ｃｍ−２、ガス流量３０ｌ
／ｍｉｎである。
【００１５】ミラー３２で直角に曲げられたレーザ光は
、集光レンズ３４で集光されＳｉ基板３６に入射する。 Ｓｉ基板３６は、板厚が４００μｍの単結晶のＳｉ基板
である。Ｓｉ基板３６上に照射されるレーザ光は、例え
ば２００μｍ径、４００μｍピッチ、２１×２１マトリ
クスパターンのスポット照射である。
、集光レンズ３４で集光されＳｉ基板３６に入射する。 Ｓｉ基板３６は、板厚が４００μｍの単結晶のＳｉ基板
である。Ｓｉ基板３６上に照射されるレーザ光は、例え
ば２００μｍ径、４００μｍピッチ、２１×２１マトリ
クスパターンのスポット照射である。
【００１６】単結晶Ｓｉ基板３６のレーザ照射部分は、
溶融して母材と方位の異なるＳｉとなっている。次に、
このＳｉ基板３６をフッ酸系混酸エッチング液であるフ
ッ酸、硝酸、酢酸の混合液中に数分間浸漬してエッチン
グ処理を行う（図示せず）。Ｓｉ基板３６のレーザ光照
射により方位の変わったＳｉ部分がエッチング除去され
、ビアホール３８が形成される。エッチング時間は、サ
イドエッチング、及び板厚方向のエッチング量を抑える
ため、１〜６分程度が適当である。
溶融して母材と方位の異なるＳｉとなっている。次に、
このＳｉ基板３６をフッ酸系混酸エッチング液であるフ
ッ酸、硝酸、酢酸の混合液中に数分間浸漬してエッチン
グ処理を行う（図示せず）。Ｓｉ基板３６のレーザ光照
射により方位の変わったＳｉ部分がエッチング除去され
、ビアホール３８が形成される。エッチング時間は、サ
イドエッチング、及び板厚方向のエッチング量を抑える
ため、１〜６分程度が適当である。
【００１７】図３にエッチング時間とビアホール径の関
係を示す。横軸にビアホール径（μｍ）を、縦軸にエッ
チング時間（ｍｉｎ）を示す。図中、実線で示した直線
は形成されたビアホールの下孔径を、一点鎖線で示した
直線は上孔径を示している。エッチングによる下孔径の
拡がり速度が、上孔径の拡がり速度より大きいので、エ
ッチング時間が長くなるほど、下孔径と上孔径の差がな
くなってくる。このことを利用して、ビアホール３８に
任意のテーパを形成することができる。
係を示す。横軸にビアホール径（μｍ）を、縦軸にエッ
チング時間（ｍｉｎ）を示す。図中、実線で示した直線
は形成されたビアホールの下孔径を、一点鎖線で示した
直線は上孔径を示している。エッチングによる下孔径の
拡がり速度が、上孔径の拡がり速度より大きいので、エ
ッチング時間が長くなるほど、下孔径と上孔径の差がな
くなってくる。このことを利用して、ビアホール３８に
任意のテーパを形成することができる。
【００１８】同図より、３〜５分程度のエッチング時間
で所望のテーパ形状のビアホール３８が形成できること
が分かる。また、スルーホールを形成する場合には、前
述のレーザ照射条件中のレーザ出力を増加させることに
より可能である。図４に完成したＳｉ基板の中間層（マ
ルチチップモジュール）１０の部分断面図を示す。
で所望のテーパ形状のビアホール３８が形成できること
が分かる。また、スルーホールを形成する場合には、前
述のレーザ照射条件中のレーザ出力を増加させることに
より可能である。図４に完成したＳｉ基板の中間層（マ
ルチチップモジュール）１０の部分断面図を示す。
【００１９】Ｓｉ基板１２上に絶縁膜２４を介して配線
１４が形成され、その上部に絶縁膜２６が形成されてい
る。ビアホール３８内壁に、Ｔｉ層１６を厚さ０．１μ
ｍ、Ｃｕ層１８を厚さ０．２μｍ、Ｎｉ層１９を厚さ０
．１μｍ、Ａｕ層２０を厚さ０．１μｍだけ、この順に
蒸着してメタライズ処理を施している。その後、ビアホ
ール３８内にハンダ２２を蒸着し、多層セラミック基板
１との接合のためのハンダバンプを形成する。
１４が形成され、その上部に絶縁膜２６が形成されてい
る。ビアホール３８内壁に、Ｔｉ層１６を厚さ０．１μ
ｍ、Ｃｕ層１８を厚さ０．２μｍ、Ｎｉ層１９を厚さ０
．１μｍ、Ａｕ層２０を厚さ０．１μｍだけ、この順に
蒸着してメタライズ処理を施している。その後、ビアホ
ール３８内にハンダ２２を蒸着し、多層セラミック基板
１との接合のためのハンダバンプを形成する。
【００２０】図４においては、配線層が一層だけの中間
層（マルチチップモジュール）を示しているが、より複
数の配線層を有する中間層（マルチチップモジュール）
を形成することができるのはもちろんである。このよう
に、本実施例では、ビアホール形成工程を従来例よりも
大幅に削減できるとともに、レーザ照射エネルギ、エッ
チング液浸漬時間を適宜変えることにより、マトリクス
パターン（ビアホール径、ピッチ）、或いは、ビアホー
ル内面につけるテーパを所望の形状にすることが可能と
なる。また、異方性エッチング、薄膜プロセス等の微細
加工が可能であるため、より多層の信号層を形成するこ
とができる。さらに、基板材料に同種のＳｉを用いてい
るので、ＬＳＩ素子との熱膨張係数のミスマッチの問題
もなくなる。
層（マルチチップモジュール）を示しているが、より複
数の配線層を有する中間層（マルチチップモジュール）
を形成することができるのはもちろんである。このよう
に、本実施例では、ビアホール形成工程を従来例よりも
大幅に削減できるとともに、レーザ照射エネルギ、エッ
チング液浸漬時間を適宜変えることにより、マトリクス
パターン（ビアホール径、ピッチ）、或いは、ビアホー
ル内面につけるテーパを所望の形状にすることが可能と
なる。また、異方性エッチング、薄膜プロセス等の微細
加工が可能であるため、より多層の信号層を形成するこ
とができる。さらに、基板材料に同種のＳｉを用いてい
るので、ＬＳＩ素子との熱膨張係数のミスマッチの問題
もなくなる。
【００２１】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、ビアホール３８を形成するため
のレーザ照射をＡｒ雰囲気中で行ったが、大気中で行う
こともできる。
が可能である。例えば、ビアホール３８を形成するため
のレーザ照射をＡｒ雰囲気中で行ったが、大気中で行う
こともできる。
【００２２】
【発明の効果】以上の通り、本発明によれば、複雑な焼
成条件を必要とせず、容易にビアホールを形成すること
ができ、また搭載する素子との熱膨張係数のミスマッチ
を起こさない中間層（マルチチップモジュール）を実現
することができる。
成条件を必要とせず、容易にビアホールを形成すること
ができ、また搭載する素子との熱膨張係数のミスマッチ
を起こさない中間層（マルチチップモジュール）を実現
することができる。
【図１】本発明の一実施例によるマルチチップモジュー
ルを用いた実装構造を示す図である。
ルを用いた実装構造を示す図である。
【図２】本発明の一実施例によるマルチチップモジュー
ル中間層のビアホール形成方法を示す図である。
ル中間層のビアホール形成方法を示す図である。
【図３】エッチング時間とビアホール径の関係を示す図
である。
である。
【図４】本発明の一実施例によるマルチチップモジュー
ル中間層のビアホール形成方法を示す図である。
ル中間層のビアホール形成方法を示す図である。
【図５】従来のインターポーザを用いた実装構造を示す
図である。
図である。
１…多層セラミック基板
２…バンプ
４…セラミック基板の中間層（インターポーザ）６…バ
ンプ ８…ＬＳＩ素子 １０…Ｓｉ基板の中間層（マルチチップモジュール）１
２…Ｓｉ基板 １４…配線 １６…Ｔｉ層 １８…Ｃｕ層 １９…Ｎｉ層 ２０…Ａｕ層 ２２…ハンダ ２４…絶縁膜 ２６…絶縁膜 ３０…パルス型Ｎｄ−ＹＡＧレーザ ３２…ミラー ３４…集光レンズ ３６…Ｓｉ基板 ３８…ビアホール
ンプ ８…ＬＳＩ素子 １０…Ｓｉ基板の中間層（マルチチップモジュール）１
２…Ｓｉ基板 １４…配線 １６…Ｔｉ層 １８…Ｃｕ層 １９…Ｎｉ層 ２０…Ａｕ層 ２２…ハンダ ２４…絶縁膜 ２６…絶縁膜 ３０…パルス型Ｎｄ−ＹＡＧレーザ ３２…ミラー ３４…集光レンズ ３６…Ｓｉ基板 ３８…ビアホール
Claims (2)
- 【請求項１】 多層セラミック基板と、前記多層セラ
ミック基板上に設けられた中間層と、前記中間層上に搭
載されたＳｉ素子とを備えた半導体装置において、前記
中間層は、Ｓｉ基板と、前記Ｓｉ基板上に形成された配
線層とを有し、前記中間層には、前記配線層を前記多層
セラミック基板に接続するための所定のテーパ形状のビ
アホールが形成されていることを特徴とする半導体装置
。 - 【請求項２】 Ｓｉ基板の中間層にレーザを照射した
後、所定の処理時間でウエットエッチング処理を施して
、所定のテーパ形状を有し前記中間層を貫通するビアホ
ールを形成する第１の工程と、前記ビアホール内壁に金
属を蒸着するメタライズ処理を行い、前記ビアホール内
にハンダを埋込んでハンダバンプを形成する第２の工程
と、前記中間層を多層セラミック基板上に前記ハンダバ
ンプを介して接合し、前記中間層上にＳｉ素子を搭載す
る第３の工程とを有することを特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023351A JPH04263462A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023351A JPH04263462A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263462A true JPH04263462A (ja) | 1992-09-18 |
Family
ID=12108165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023351A Withdrawn JPH04263462A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263462A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111199889A (zh) * | 2020-01-10 | 2020-05-26 | 张正 | 一种半导体封装结构及其制备方法 |
-
1991
- 1991-02-18 JP JP3023351A patent/JPH04263462A/ja not_active Withdrawn
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Legal Events
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|---|---|---|---|
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