JP2523942B2 - ベアチップの実装構造 - Google Patents

ベアチップの実装構造

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Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、ハイブリッドIC等、回路基板上にベアチ
ップを実装するのに適した、特にベアチップを他の電子
部品と混載するのに適したベアチップの実装構造に関す
る。
（ロ）従来の技術 従来、ハイブリッドIC等において、回路基板上に、ベ
アチップ（例えばモノシリックIC）を他の電子部品（チ
ップ抵抗器、チップコンデンサ等）と共に実装したい場
合がある。
第３図は、従来のベアチップの実装構造を、その工程
を追いながら説明する図である。第３図（ａ）は、回路
基板16上に、銅箔により配線パターン18a、18b、18cを
形成し、配線パターン18b上にベアチップ14をダイボン
ディングした状態を示している。ベアチップ14と配線パ
ターン18aとは、ワイヤｗによりワイヤボンディングさ
れている。なお、配線パターン18a、18bは、ダイボンデ
ィング及びワイヤボンディングのため、金めっきが施さ
れている。
第３図（ｂ）は、ベアチップ14を、樹脂15で被覆し、
ベアチップ14及びワイヤｗを保護した状態を示してい
る。さらに、第３図（ｃ）は、配線パターン18c上に、
ディスペンサ（図示せず）によりクリームはんだ19を塗
布した状態を示している。
第３図（ｄ）は、配線パターン18c、18c上にチップ部
品20をマウントし、リフローを行い、チップ部品20と配
線パターン18c、18cとをはんだ19′ではんだ付けした状
態、すなわち従来のベアチップの実装構造を示してい
る。
第４図は、第３図（ｄ）と同じベアチップの実装構造
を得る他の工程を説明する図である。
第４図（ａ）は、回路基板16上に配線パターン18a、1
8b、18cを形成し、配線パターン18c上にクリームはんだ
19を印刷した状態を示している。配線パターン18a、18b
は、ダイボンディング及びワイヤボンディングのため金
めっきが施されているのは先と同様である。
第４図（ｂ）は、配線パターン18c、18c上にチップ部
品20をマウントし、リフローにより、はんだ19′ではん
だ付けをした状態を示している。リフロー終了後、回路
基板16は、ダイボンディング及びワイヤボンディングに
備えて洗浄処理が施される。
第４図（ｃ）は、配線パターン18b上に、ベアチップ1
4をダイボンディングし、このベアチップ14と、配線パ
ターン18aとをワイヤｗでワイヤボンディングした状態
を示している。ベアチップ14とワイヤｗを、樹脂15で被
覆すれば、第３図（ｄ）と同じ構造となる。
（ハ）発明が解決しようとする課題 ハイブリッドIC等では、有機基材、例えばガラスエポ
キシ等の回路基板が使用されることが多い。ところが有
機基材の回路基板中よりはガスが発生する。上記従来の
ベアチップの実装構造では、回路基板16上に直接ベアチ
ップ14が搭載されているから、このガスによりベアチッ
プ14上のアルミニウム配線が腐食していき、ベアチップ
14が劣化する問題点があった。
また、ベアチップ14を構成するシリコンと回路基板16
との熱膨張率が異なるため、温度変化（ヒートショッ
ク）により、ベアチップ14に応力が生じその特性が変化
する問題点があった。回路基板16に外力が加えられ、回
路基板16がそり変形する場合においても、ベアチップ14
に応力が生じ同様の問題点が生じる。
一方、従来のベアチップの実装構造は、製造工程との
関連において、以下の問題点を有している。第３図に示
す工程では、先にベアチップ14が搭載されるため、クリ
ームはんだ19を印刷で塗布することができず、ディスペ
ンサによらなければならない。しかし、ディスペンサに
よる塗布ではむるが生じやく、極小部品の搭載が困難と
なり、高密度化が図れない問題点があった。これに対し
て、第４図に示す工程では、後からベアチップ14を搭載
するため、配線パターン18a、18b上に洗浄の際のフラッ
クスが残留し、ワイヤボンディング不良や、ベアチップ
14の劣化が生じる問題点があった。
この発明は、上記に鑑みなされたもので、ベアチップ
の劣化、特性変化、ワイヤボンディング不良を防止し、
高密度の実装を可能とするベアチップの実装構造の提供
を目的としている。
（ニ）課題を解決するための手段 上記課題を解決するため、この発明のベアチップの実
装構造は、セラミックシートと、このセラミックシート
上に形成される第１の配線パターンと、前記セラミック
シート上にダイボンディングされ、前記第１の配線パタ
ーンとワイヤボンディングされるベアチップと、このベ
アチップを封止する樹脂とを備えると共に、有機基材か
らなる回路基板には、凹部又は貫通孔が備えられ、この
回路基板上の凹部又は貫通孔の周囲には、第２の配線パ
ターンが配備され、前記セラミックシートは、この回路
基板上に載置され、前記ベアチップが前記凹部又は貫通
孔内に収まると共に、前記第１の配線パターンは、これ
に対応する第２の配線パターン上に位置し、これら第１
の配線パターンと対応する第２の配線パターンとがリフ
ローはんだ付けされるものである。
（ホ）作用 この発明のベアチップの実装構造では、ベアチップが
回路基板上ではなく、ガスを発生しないセラミックシー
ト上に搭載されるため、ベアチップがガスの影響を受け
ることが少なくなる。
また、セラミックシートの熱膨張率は小さいため、ヒ
ートショックが加わっても、ベアチップには、ほとんど
応力が生じない。回路基板に外力が加わり、それが生じ
る場合であっても、ベアチップが直接回路基板上にダイ
ボンディングされているわけではないので、ベアチップ
にはその影響が及ぶことは少ない。
一方ベアチップが搭載されたセラミックシートは、あ
たかもパッケージのように機能し、他の電子部品と同時
にマウントされ、リフローはんだ付けされる。このた
め、回路基板の配線パターン（第２の配線パターンを含
む）上へ、クリームはんだを印刷で塗布することがで
き、クリームはんだの塗布ムラを防止でき、実装の高密
度化を図ることができる。
また、回路基板洗浄のフラックスが第２の配線パター
ン上に残留していても、ベアチップはワイヤボンディン
グ済みでしかも樹脂で封止されているので、このフラッ
クスの影響を受けることがなくなる。
（ヘ）実施例 この発明の一実施例を第１図及び第２図に基づいて以
下に説明する。
第２図（ａ）〜（ｄ）は、セラミックシートの加工工
程を説明する図である。第２図（ａ）は、大形のセラミ
ックシート10表面に、金膜により配線パターン3a、3bを
形成した状態を示している。配線パターン3a、3b、3cを
形成するには、金ペーストを印刷・焼成する厚膜技術、
あるいは真空蒸着、スパッタリング等の薄膜技術のいず
れを適用してもよい。セラミックシート10の裏面には、
溝状のブレイクライン２が形成されている。
第２図（ｂ）は、配線パターン3b上にベアチップ４を
ダイボンディングし、ベアチップ４と配線パターン3a、
3bとをワイヤｗでワイヤボンディングした状態を示して
いる。セラミックシート10は高温にも耐え、また、セラ
ミックシート10上には、その他の電子部品等が存在しな
いから、ワイヤボンディングの温度条件は自由に設定す
ることができる。
第２図（ｃ）は、ベアチップ４とワイヤｗが樹脂５で
封止される。この時、配線パターン3aはワイヤｗが接合
されている部分だけが樹脂５で封止され、その他の部分
は露出したままで残される。
第２図（ｄ）は、セラミックシート10をブレイクライ
ン２に沿って分割し、個々のセラミックシート１とした
状態を示している。
なお、第２図では先にダイボンディング、ワイヤボン
ディングを行った後、セラミックシート10を分割する工
程としているが、分割されたセラミックシートにベアチ
ップ４をダイボンディングし、ワイヤボンディングを行
う工程としてもよく、適宜設計変更可能である。また、
１つのセラミックシート上に、２以上のベアチップを搭
載することも可能である。
第１図（ａ）〜（ｄ）は、上記セラミックシート１を
他の電子部品10と共に、回路基板６上に実装する工程を
説明する図である。第１図（ａ）、ガラスエポキシ等の
有機基材の回路基板６に、貫通孔７及び配線パターン8
a、8bを形成した状態を示している。配線パターン8a、8
bは例えば銅箔よりなり、配線パターン8aは前記セラミ
ックシート１上の配線パターン3aに接続するものであ
り、貫通孔７の周囲に配備される。なお、この配線パタ
ーン8aには、金めっきを施す必要はない。一方、配線パ
ターン8bは、チップ部品10を実装するためのものであ
る。
第１図（ｂ）は、配線パターン8a、8b上にクリームは
んだ９を印刷により塗布した状態を示している。印刷に
よるため、クリームはんだ９の塗布むらがなく、高密度
化を図ることができる。
第１図（ｃ）は、回路基板６上にセラミックシート
１、チップ部品10をマウントした状態を示している。セ
ラミックシート１は、天地を逆にして、ベアチップ４及
び樹脂５が貫通孔７内に収まると共に、配線パターン3a
が、対応する配線パターン8a上に位置するようにマウン
トされる。また、チップ部品10の電極10aも、配線パタ
ーン8b上に位置するようにマウントされる。
第１図（ｄ）は、リフローを施し、配線パターン3aと
8a、配線パターン8bと電極10aをそれぞれはんだ９′で
はんだ付けした最終の状態を示している。
なお、この時点でベアチップ４の不良が発見された場
合には、セラミックシート１ごと新しいものに交換する
ことができるから、従来のように回路基板全体を破棄す
る必要はない。
また、この実施例では貫通孔７内に、ベアチップ４及
び樹脂５を収める構成としているが、回路基板６に座ぐ
り等により凹部を形成し、ベアチップ４及び樹脂５を収
める構成とすることもできる。
（ト）発明の効果 以上説明したように、この発明のベアチップの実装構
造は、セラミックシートと、このセラミックシート上に
形成される第１の配線パターンと、前記セラミックシー
ト上にダイボンディングされ、前記第１の配線パターン
とワイヤボンディングされるベアチップと、このベアチ
ップを封止する樹脂とを備えるとともに、有機基材から
なる回路基板には、凹部又は貫通孔が備えられ、この回
路基板上の凹部又は貫通孔の周囲には、第２の配線パタ
ーンが配備され、前記セラミックシートは、この回路基
板上に載置され、前記ベアチップが前記凹部又は貫通孔
内に収まると共に、前記第１の配線パターンは、これに
対応する第２の配線パターン上に位置し、これら第１の
配線パターンと対応する第２の配線パターンとがリフロ
ーはんだ付けされるものである。従って以下に列挙する
利点を有している。
i:回路基板を構成する有機基材から発生するガスによ
る、ベアチップの劣化が防止できる。
ii:ヒートショック、回路基板の反り等が加わっても、
ベアチップには応力がほとんど生じず、その特性変化を
防止できる。
iii:ベアチップのワイヤボンディングの温度条件を自由
に設定できる。
iv:ベアチップに不良があった場合に、手直しを行いや
すい。
v:クリームはんだが印刷により塗布できるため、塗布む
らが少なく、実装の高密度化を図ることができる。
vi:フラックス残留による、ワイヤボンディング不良及
びベアチップの劣化を防止することができる。
【図面の簡単な説明】
第１図（ａ）、第１図（ｂ）、第１図（ｃ）及び第１図
（ｄ）は、この発明の一実施例に係るベアチップの実装
構造の工程を説明する図、第２図（ａ）、第２図
（ｂ）、第２図（ｃ）及び第２図（ｄ）は、同ベアチッ
プの実装構造においてセラミックシート上へのベアチッ
プの搭載工程を説明する図、第３図（ａ）、第３図
（ｂ）、第３図（ｃ）及び第３図（ｄ）は、従来のベア
チップの実装構造の工程を説明する図、第４図（ａ）、
第４図（ｂ）及び第４図（ｃ）は、従来のベアチップの
実装構造の他の工程を説明する図である。 1:セラミックシート、 3a・3b:配線パターン、 4:ベアチップ、5:樹脂、 6:回路基板、7:貫通孔、 8a・8b:配線パターン、９′：はんだ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】セラミックシートと、このセラミックシー
    ト上に形成される第１の配線パターンと、前記セラミッ
    クシート上にダイボンディングされ、前記第１の配線パ
    ターンとワイヤボンディングされるベアチップと、この
    ベアチップを封止する樹脂とを備えると共に、有機基材
    からなる回路基板には、凹部又は貫通孔が備えられ、こ
    の回路基板上の凹部又は貫通孔の周囲には、第２の配線
    パターンが配備され、前記セラミックシートは、この回
    路基板上に載置され、前記ベアチップが前記凹部又は貫
    通孔内に収まると共に、前記第１の配線パターンは、こ
    れに対応する第２の配線パターン上に位置し、これら第
    １の配線パターンと対応する第２の配線パターンとがリ
    フローはんだ付けされるベアチップの実装構造。
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JP4030028B2 (ja) * 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
EP0851439B1 (en) * 1996-12-26 2002-03-06 Citizen Electronics Co., Ltd. Modular surface mount circuit device and a manufacturing method thereof
JP3093800U (ja) * 2002-11-01 2003-05-16 アルプス電気株式会社 電子ユニット

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