JPH03185754A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03185754A JPH03185754A JP1325133A JP32513389A JPH03185754A JP H03185754 A JPH03185754 A JP H03185754A JP 1325133 A JP1325133 A JP 1325133A JP 32513389 A JP32513389 A JP 32513389A JP H03185754 A JPH03185754 A JP H03185754A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 229910000679 solder Inorganic materials 0.000 abstract description 47
- 238000007493 shaping process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 238000009736 wetting Methods 0.000 abstract 3
- 229910020220 Pb—Sn Inorganic materials 0.000 abstract 1
- 230000002950 deficient Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 238000007747 plating Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000010953 base metal Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000013022 venting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の構造に関し、得に半導体素子を
リードフレーム上に搭載し、樹脂、セラミックス等によ
り射出してなる半導体装置の構造に関する。
リードフレーム上に搭載し、樹脂、セラミックス等によ
り射出してなる半導体装置の構造に関する。
従来、この種の半導体装置は第４図（ａ）に示されるよ
うに、半導体素子を封止したパッケージボディ３から露
出したリード１全体をはんだめっきした構造となってい
る０通常、この種の半導体装置の製造工程は、リードフ
レーム上への半導体素子のマウントおよびボンディング
、樹脂封止。
うに、半導体素子を封止したパッケージボディ３から露
出したリード１全体をはんだめっきした構造となってい
る０通常、この種の半導体装置の製造工程は、リードフ
レーム上への半導体素子のマウントおよびボンディング
、樹脂封止。
リード部はんだめっき、リード切断および整形からなる
。リードフレーム材としてはＦｅ−Ｎｉ合金またＣｏが
多く用いられるが、これらの材料は表面に酸化膜層が形
成されることによってはんだぬれ性が劣化するので、こ
れを防ぐためにリード部分全体にはんだめっき層を形成
する。
。リードフレーム材としてはＦｅ−Ｎｉ合金またＣｏが
多く用いられるが、これらの材料は表面に酸化膜層が形
成されることによってはんだぬれ性が劣化するので、こ
れを防ぐためにリード部分全体にはんだめっき層を形成
する。
上述した従来の半導体装置は、前述したようにパッケー
ジボディより露出したリード全体にはんだめっきが施さ
れるために、はんだねれ性が良好であると同時に、接続
とは関係のない部分にまではんだがまわりこむ不良が発
生し易くなる。第４図（ｂ）は回路基板８の電極９に良
好にはんだ接続がされた状態を示しており、第４図（Ｃ
）にはリード１上部にはんだが這い上がり、リード１と
電極９との接続が良好でない状態を示している。
ジボディより露出したリード全体にはんだめっきが施さ
れるために、はんだねれ性が良好であると同時に、接続
とは関係のない部分にまではんだがまわりこむ不良が発
生し易くなる。第４図（ｂ）は回路基板８の電極９に良
好にはんだ接続がされた状態を示しており、第４図（Ｃ
）にはリード１上部にはんだが這い上がり、リード１と
電極９との接続が良好でない状態を示している。
通常のプラスチックパッケージは、パッケージボディ層
が２＋ｍ＋以上であり、またリードピッチも１．２７ｍ
ｍ程度であるために、上記したような不良の発生は極め
て稀である。しかしながら、近年表面実装に利用されつ
つあるＴ Ｓ ＯＰ （Ｔｈ１ｎ ＳｍａｌｌＯｕｔｌ
ｉｎｅ Ｐａｃｋａｇｅｓ）では、パッケージ厚が約１
ｍｍであるためにリード下部の接触面からリード上部
の肩となっている部分までの高さが約０．５ｍ１１程度
しかない。従って、はんだの這い上がりが頻繁に発生す
るようになる。また、ＴＳＯＰのり−、ドピッチは０．
５〜０．６５＋ｍと小さいために回路基板上の電極も電
極幅が０．２〜０．３朋と極めて小さく、接続用に供給
されるはんだ量も微量である。従って、僅かなはんだの
這い上がりによって接続の不良が発生するようになる。
が２＋ｍ＋以上であり、またリードピッチも１．２７ｍ
ｍ程度であるために、上記したような不良の発生は極め
て稀である。しかしながら、近年表面実装に利用されつ
つあるＴ Ｓ ＯＰ （Ｔｈ１ｎ ＳｍａｌｌＯｕｔｌ
ｉｎｅ Ｐａｃｋａｇｅｓ）では、パッケージ厚が約１
ｍｍであるためにリード下部の接触面からリード上部
の肩となっている部分までの高さが約０．５ｍ１１程度
しかない。従って、はんだの這い上がりが頻繁に発生す
るようになる。また、ＴＳＯＰのり−、ドピッチは０．
５〜０．６５＋ｍと小さいために回路基板上の電極も電
極幅が０．２〜０．３朋と極めて小さく、接続用に供給
されるはんだ量も微量である。従って、僅かなはんだの
這い上がりによって接続の不良が発生するようになる。
また、このように電極ピッチの小さいパッケージ品のは
んだ修正は困難であり、接続不良箇所の発見と修正に多
くの工数を必要とする。
んだ修正は困難であり、接続不良箇所の発見と修正に多
くの工数を必要とする。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体素子をリードフレーム上
に搭載し、これを封止してなる半導体装置において、リ
ード部分にはんだぬれの良好な部分とはんだぬれの悪い
部分とを設けた構造を有している。はんだぬれ性の良好
な部分にははんだめっき層を形成し、はんだぬれ性を悪
くする部分にはソルダーレジスト層の形成、下地金属層
の露出、はんだねれ性の悪い金属層の形成等の方法を用
いる。
に搭載し、これを封止してなる半導体装置において、リ
ード部分にはんだぬれの良好な部分とはんだぬれの悪い
部分とを設けた構造を有している。はんだぬれ性の良好
な部分にははんだめっき層を形成し、はんだぬれ性を悪
くする部分にはソルダーレジスト層の形成、下地金属層
の露出、はんだねれ性の悪い金属層の形成等の方法を用
いる。
次に、本発明について図面を参照して説明する。第１図
（ａ）、（ｂ）は、本発明の第１の実施例を示すリード
近傍部分の外観図である。パッケージボディ３より突出
したリード１の上層部分等のはんだぬれ不要となる部分
に図に示すようにソルダーレジスト２による被覆を行な
う。ソルダーレジスト２は、リード１の切断・整形前に
１衾布しておくと容易に被覆することができる。また、
ソルダーレジストははんだめっき前に被覆しておく方が
望ましい。回路基板電極と接する部分および接続に必要
なはんだフィレットの形成に必要な部分には、従来のパ
ッケージと同様にはんだ（ｐｂ−５ｎ ）層あるいはＳ
ｎ層を形成する。プラスチ・ンク）＜ッケージの場合、
第１図（ａ）、（ｂ）を例にとるとパッケージボディ３
より水平に出たリード部分は０．５〜０．８ｍｍ＋、ま
たリードの上部層となっている部分と回路基板との距離
は０．５〜０．６ｍｍである。実際にはんだ接続に必要
となる部分は、回路基板と接する水平部分および接合面
から０．３ｍ＋ａ程度の部分である。リード整形前にソ
ルダーレジストを塗布する場合、リード整形精度が低下
することを防ぐために極力薄く塗布することが望ましく
、０．１關以下とする。
（ａ）、（ｂ）は、本発明の第１の実施例を示すリード
近傍部分の外観図である。パッケージボディ３より突出
したリード１の上層部分等のはんだぬれ不要となる部分
に図に示すようにソルダーレジスト２による被覆を行な
う。ソルダーレジスト２は、リード１の切断・整形前に
１衾布しておくと容易に被覆することができる。また、
ソルダーレジストははんだめっき前に被覆しておく方が
望ましい。回路基板電極と接する部分および接続に必要
なはんだフィレットの形成に必要な部分には、従来のパ
ッケージと同様にはんだ（ｐｂ−５ｎ ）層あるいはＳ
ｎ層を形成する。プラスチ・ンク）＜ッケージの場合、
第１図（ａ）、（ｂ）を例にとるとパッケージボディ３
より水平に出たリード部分は０．５〜０．８ｍｍ＋、ま
たリードの上部層となっている部分と回路基板との距離
は０．５〜０．６ｍｍである。実際にはんだ接続に必要
となる部分は、回路基板と接する水平部分および接合面
から０．３ｍ＋ａ程度の部分である。リード整形前にソ
ルダーレジストを塗布する場合、リード整形精度が低下
することを防ぐために極力薄く塗布することが望ましく
、０．１關以下とする。
第２図は、本発明の第２の実施例を示す外観図である。
リードフレーム材としてＦｅ−Ｎｉ合金を用いた場合、
リード（Ｆｅ−Ｎ１）５のはんだめっき前にレジストを
塗布しリード（Ｆｅ−Ｎ１）５部分にはんだめっき層が
形成されないようにする。リードのはんだめっき終了後
、レジストを剥離しＦｅ−Ｎｉ層を露出させる。Ｆｅ−
Ｎｉ Ｍは表面に酸化層が形成され、はんだめっき層を
形成した部分に比べてはんだぬれ性が悪くなる。このよ
うに、はんだめっきを必要とされる部分にのみめっきす
ることによっても、不必要なはんだの這い上がりを防止
することができる。この場合、リードのはんだめっきさ
れる部分は回路基板と接する０、５〜０．８＋ｕ＋の部
分と、基板接合面より０．３ｍｍ程度のところとする。
リード（Ｆｅ−Ｎ１）５のはんだめっき前にレジストを
塗布しリード（Ｆｅ−Ｎ１）５部分にはんだめっき層が
形成されないようにする。リードのはんだめっき終了後
、レジストを剥離しＦｅ−Ｎｉ層を露出させる。Ｆｅ−
Ｎｉ Ｍは表面に酸化層が形成され、はんだめっき層を
形成した部分に比べてはんだぬれ性が悪くなる。このよ
うに、はんだめっきを必要とされる部分にのみめっきす
ることによっても、不必要なはんだの這い上がりを防止
することができる。この場合、リードのはんだめっきさ
れる部分は回路基板と接する０、５〜０．８＋ｕ＋の部
分と、基板接合面より０．３ｍｍ程度のところとする。
第３図は、本発明の第３の実施例を示す外観図である。
リードフレームのはんだぬれ不要な部分に、半導体素子
の搭載前あるいははんだめっき前にはんだぬれ性の悪い
金属層を形成しておく。ここでは、はんだぬれ性の悪い
金属としてクロムをめっきした例を示す。リード（クロ
ムめっき）６部分を設けることは、レジストの塗布・剥
離工程を必要とするが、はんだの這い上がりは確実に防
止することができる。
の搭載前あるいははんだめっき前にはんだぬれ性の悪い
金属層を形成しておく。ここでは、はんだぬれ性の悪い
金属としてクロムをめっきした例を示す。リード（クロ
ムめっき）６部分を設けることは、レジストの塗布・剥
離工程を必要とするが、はんだの這い上がりは確実に防
止することができる。
本発明は、ＴＳＯＰやシュリンクＱＦＰなと０．５〜０
．６５開程度の微細なリードピッチを要するパッケージ
に適用して大きな効果が得られるが、リードが細くピッ
チの小さいパッケージへのソルダーレジストあるいはメ
ツキレジストの塗布をトランスファモールドパッケージ
後に行ない、薄く均一な膜を得ることはやや困難である
。これには、精度よく調整を行なったデイスペンサーを
用いるか、ベインティングあるいはスタンビイングとい
った方法を用いる必要がある。
．６５開程度の微細なリードピッチを要するパッケージ
に適用して大きな効果が得られるが、リードが細くピッ
チの小さいパッケージへのソルダーレジストあるいはメ
ツキレジストの塗布をトランスファモールドパッケージ
後に行ない、薄く均一な膜を得ることはやや困難である
。これには、精度よく調整を行なったデイスペンサーを
用いるか、ベインティングあるいはスタンビイングとい
った方法を用いる必要がある。
以上説明したように本発明は、半導体素子をリードフレ
ーム上に搭載し封止してなる半導体装置において、はん
だぬれの必要のないリード部分をソルダーレジストによ
るマスキング、はんだぬれ性の低い金属によるメタライ
ズ、あるいははんだめっきを行なわないエリアとするこ
とによって、実装時におけるはんだのリード端子上部へ
の不要なはんだの這い上がりを防止する。本発明は、特
にＴＳＯＰやシュリンクＱＦＰのようにリード先端部が
小さく、実装時に基板電極上へのはんだ供給量が制限さ
れる電子部品に対し、はんだの這い上がりによる接続不
良を防止する効果がある。
ーム上に搭載し封止してなる半導体装置において、はん
だぬれの必要のないリード部分をソルダーレジストによ
るマスキング、はんだぬれ性の低い金属によるメタライ
ズ、あるいははんだめっきを行なわないエリアとするこ
とによって、実装時におけるはんだのリード端子上部へ
の不要なはんだの這い上がりを防止する。本発明は、特
にＴＳＯＰやシュリンクＱＦＰのようにリード先端部が
小さく、実装時に基板電極上へのはんだ供給量が制限さ
れる電子部品に対し、はんだの這い上がりによる接続不
良を防止する効果がある。
第１図（ａ）は本発明の第１の実施例を示す側面外観図
、第１図（ｂ）は本発明の第１の実施例の部分外観図、
第２図は本発明の第２の実施例を示す部分外観図、第３
図は本発明の第３の実施例を示す部分外観図、第４図（
ａ）は従来のプラスチックパッケージ品の側面外観図、
第４図（ｂ）は従来のプラスチックパッケージ品が回路
基板電極上へ良好に接続された場合を示す部分外観図、
第４図（Ｃ）は従来のプラスチックパッケージ品の実装
後にはんだの違い上がりの発生した部分を示す外観図で
ある。 １・・・リード、２・・・ソルダーレジスト、３・・・
パッケージボディ、４・・・リード（表面Ｐｂ−５ｎ）
、５・・・リード（表面Ｆｅ−Ｎ１）、６・・・リード
（表面クロム〉、７・・・はんだ、８・・・回路基板、
９・・・電極。
、第１図（ｂ）は本発明の第１の実施例の部分外観図、
第２図は本発明の第２の実施例を示す部分外観図、第３
図は本発明の第３の実施例を示す部分外観図、第４図（
ａ）は従来のプラスチックパッケージ品の側面外観図、
第４図（ｂ）は従来のプラスチックパッケージ品が回路
基板電極上へ良好に接続された場合を示す部分外観図、
第４図（Ｃ）は従来のプラスチックパッケージ品の実装
後にはんだの違い上がりの発生した部分を示す外観図で
ある。 １・・・リード、２・・・ソルダーレジスト、３・・・
パッケージボディ、４・・・リード（表面Ｐｂ−５ｎ）
、５・・・リード（表面Ｆｅ−Ｎ１）、６・・・リード
（表面クロム〉、７・・・はんだ、８・・・回路基板、
９・・・電極。
Claims (1)
- 半導体素子をリードフレーム上に搭載し封止してなる
半導体装置において、リード部分にはんだぬれの良好な
部分とはんだぬれの悪い部分とを設けたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325133A JPH03185754A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325133A JPH03185754A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185754A true JPH03185754A (ja) | 1991-08-13 |
Family
ID=18173437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325133A Pending JPH03185754A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185754A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536909U (ja) * | 1991-10-19 | 1993-05-18 | 太陽誘電株式会社 | 誘電体共振器の端子構造 |
| JPH05335437A (ja) * | 1992-06-04 | 1993-12-17 | Nec Corp | 半導体装置 |
| JPH05343593A (ja) * | 1992-06-11 | 1993-12-24 | Nec Corp | 接続端子 |
| EP0898309A3 (en) * | 1997-08-20 | 2000-02-09 | CTS Corporation | An integrated circuit anti-bridging leads design |
| JP2005073000A (ja) * | 2003-08-26 | 2005-03-17 | Nippon Dempa Kogyo Co Ltd | 表面実装用の水晶振動子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230357B2 (ja) * | 1982-04-13 | 1987-07-01 | Niigata Engineering Co Ltd | |
| JPS62165960A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 電子部品のパツケ−ジ構造 |
| JPS6419756A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Electronic component having copper alloy lead |
-
1989
- 1989-12-14 JP JP1325133A patent/JPH03185754A/ja active Pending
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