JP2516394Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2516394Y2 JP2516394Y2 JP1988146753U JP14675388U JP2516394Y2 JP 2516394 Y2 JP2516394 Y2 JP 2516394Y2 JP 1988146753 U JP1988146753 U JP 1988146753U JP 14675388 U JP14675388 U JP 14675388U JP 2516394 Y2 JP2516394 Y2 JP 2516394Y2
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- Japan
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- semiconductor device
- solder
- burr
- resin
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は信頼性の高い実装、特に表面実装が可能な半
導体装置に関する。
導体装置に関する。
（ロ）従来の技術 近年、電子機器の小型化・高機能化に伴って半導体装
置にも一層軽薄短小化が望まれている。前記軽薄短小化
を実現する１つの手段として、プリント基板の電極パタ
ーン上に外部接続リードを対向接着する表面実装型のパ
ッケージが開発されている。
置にも一層軽薄短小化が望まれている。前記軽薄短小化
を実現する１つの手段として、プリント基板の電極パタ
ーン上に外部接続リードを対向接着する表面実装型のパ
ッケージが開発されている。
表面実装用にリードフォーミングされた樹脂封止型半
導体装置の例としては、所謂ミニモールドトランジスタ
が挙げられる。（例えば、特願昭63−178808）この様な
半導体装置の製造は、一般に肉厚0.1〜0.3mmの銅系又は
鉄系合金から成る板状材料を第３図に示すような形状に
抜き金型で打抜き加工（スタンピング）したリードフレ
ーム（１）を使用し、このリードフレーム（１）に半導
体チップ（２）をダイボンド、ワイヤボンドし、エポキ
シ樹脂（３）等より主要部を樹脂モールドし、リード
（４）を半田ディップした後個々に分割していた。
導体装置の例としては、所謂ミニモールドトランジスタ
が挙げられる。（例えば、特願昭63−178808）この様な
半導体装置の製造は、一般に肉厚0.1〜0.3mmの銅系又は
鉄系合金から成る板状材料を第３図に示すような形状に
抜き金型で打抜き加工（スタンピング）したリードフレ
ーム（１）を使用し、このリードフレーム（１）に半導
体チップ（２）をダイボンド、ワイヤボンドし、エポキ
シ樹脂（３）等より主要部を樹脂モールドし、リード
（４）を半田ディップした後個々に分割していた。
（ハ）考案が解決しようとする課題 しかしながら、上述した様な打ち抜き加工により得ら
れたリードフレーム（１）上の断面形状は、第４図に示
す如く裏面側（５）に鋭利な突起であるバリ（６）を生
じ、その為半田ディップ時において半田（７）がバリ
（６）部分に厚く付かず場合によっては下地が露出する
欠点があった。すると裏面側（５）を実装基板に密着さ
せる表面実装では半田濡れ性が悪化し、接着強度の信頼
性低下を招く。
れたリードフレーム（１）上の断面形状は、第４図に示
す如く裏面側（５）に鋭利な突起であるバリ（６）を生
じ、その為半田ディップ時において半田（７）がバリ
（６）部分に厚く付かず場合によっては下地が露出する
欠点があった。すると裏面側（５）を実装基板に密着さ
せる表面実装では半田濡れ性が悪化し、接着強度の信頼
性低下を招く。
その為従来は、リード（４）素材に表面にCu,Agメッ
キ等の処理を行ったり、半田（７）膜厚を全体的に厚く
する様工程管理を激しくする等の対策がとられていた
が、いずれもコスト高や煩雑さを招く。
キ等の処理を行ったり、半田（７）膜厚を全体的に厚く
する様工程管理を激しくする等の対策がとられていた
が、いずれもコスト高や煩雑さを招く。
（ニ）課題を解決するための手段 本考案は上記従来の課題を鑑み成されたもので、、少
なくともリード（４）のバリ（６）部分を面取りして全
ての角を鈍角に形成することにより、高い信頼性で表面
実装することが可能な半導体装置を提供するものであ
る。
なくともリード（４）のバリ（６）部分を面取りして全
ての角を鈍角に形成することにより、高い信頼性で表面
実装することが可能な半導体装置を提供するものであ
る。
（ホ）作用 本考案によれば、リード（４）断面が全て鈍角で構成
されるので、リード（４）全周に均一な膜厚で半田
（７）層を形成できる。
されるので、リード（４）全周に均一な膜厚で半田
（７）層を形成できる。
（へ）実施例 以下、本考案の一実施例を図面を参照しながら詳細に
説明する。
説明する。
本考案の半導体装置もまた、銅系又は鉄系の板状材料
から打ち抜き加工（スタンピング）により得られた第３
図の如きリードフレーム（１）を使用し、そのリード
（４）の裏面側（５）のバリ（６）は削り取ることによ
り角部を面取りする。そして、上記リードフレーム
（１）へ半導体チップ（２）をダイボンドして固着し、
ワイヤボンドして電気的接続を行い、樹脂モールドする
ことにより主要部を樹脂（３）で封止する。封止した後
半田ディップを行って樹脂（３）から突出したリード
（４）の表面に半田（７）層を形成し、続いて個々の半
導体装置を分離すると共にリードフォーミングを行って
リード（４）を表面実装に適した形状に折り曲げる。
尚、リード（４）の面取りは樹脂封止後半田ディップの
前に行っても良い。
から打ち抜き加工（スタンピング）により得られた第３
図の如きリードフレーム（１）を使用し、そのリード
（４）の裏面側（５）のバリ（６）は削り取ることによ
り角部を面取りする。そして、上記リードフレーム
（１）へ半導体チップ（２）をダイボンドして固着し、
ワイヤボンドして電気的接続を行い、樹脂モールドする
ことにより主要部を樹脂（３）で封止する。封止した後
半田ディップを行って樹脂（３）から突出したリード
（４）の表面に半田（７）層を形成し、続いて個々の半
導体装置を分離すると共にリードフォーミングを行って
リード（４）を表面実装に適した形状に折り曲げる。
尚、リード（４）の面取りは樹脂封止後半田ディップの
前に行っても良い。
斯様に製造された半導体装置のリード（４）の断面は
第１図に示す如く、裏面側（５）の角部（８）が面取り
されるので鋭利な突起は消失し、表面側（９）は上記ス
タンピングにより角が丸まっているので、リード（４）
断面の全周にわたりほぼ均一な厚みで半田（７）が付着
される。
第１図に示す如く、裏面側（５）の角部（８）が面取り
されるので鋭利な突起は消失し、表面側（９）は上記ス
タンピングにより角が丸まっているので、リード（４）
断面の全周にわたりほぼ均一な厚みで半田（７）が付着
される。
そして第２図に示す如く、半導体装置はプリント基板
（９）表面に形成された電極パターンに対してリード
（４）の裏面側（５）を対向接触させ、半田（10）で接
着することにより半導体装置本体を表面実装する。本考
案のリード（４）は前述した様に半田（７）が均一な膜
厚で形成されるので、実装用の半田（10）の濡れ性が高
く従って信頼性の高い半田付実装を行うことができる。
（９）表面に形成された電極パターンに対してリード
（４）の裏面側（５）を対向接触させ、半田（10）で接
着することにより半導体装置本体を表面実装する。本考
案のリード（４）は前述した様に半田（７）が均一な膜
厚で形成されるので、実装用の半田（10）の濡れ性が高
く従って信頼性の高い半田付実装を行うことができる。
（ト）考案の効果 以上説明した様に、本考案によればリード（４）表面
に均一な膜厚で半田（７）を付着することができるの
で、信頼性の高い表面実装が可能な半導体装置を提供で
きる利点を有する。
に均一な膜厚で半田（７）を付着することができるの
で、信頼性の高い表面実装が可能な半導体装置を提供で
きる利点を有する。
第１図は本考案を説明する為の断面図、第２図は表面実
装した半導体装置を示す断面図、第３図はリードフレー
ムを示す平面図、第４図は従来例を説明する為の断面図
である。
装した半導体装置を示す断面図、第３図はリードフレー
ムを示す平面図、第４図は従来例を説明する為の断面図
である。
Claims (1)
- 【請求項１】打ち抜き加工により得られたリードフレム
のリード部分に半田ディップを施し、リードのバリ面が
回路基板に対向するように前記リードを表面実装用に折
り曲げた半導体装置において、 少なくとも前記リード部分において前記バリが除去され
ており、前記リードの断面の全ての角が直角より鈍角を
成すことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988146753U JP2516394Y2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988146753U JP2516394Y2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267653U JPH0267653U (ja) | 1990-05-22 |
| JP2516394Y2 true JP2516394Y2 (ja) | 1996-11-06 |
Family
ID=31416536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988146753U Expired - Lifetime JP2516394Y2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516394Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635912A (ja) * | 1986-06-27 | 1988-01-11 | Mitsubishi Plastics Ind Ltd | 金属被覆合成樹脂成形品の製造方法 |
| JPS6318853U (ja) * | 1986-07-23 | 1988-02-08 |
-
1988
- 1988-11-10 JP JP1988146753U patent/JP2516394Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267653U (ja) | 1990-05-22 |
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