JP3003098B2 - チップの配線基板等実装方法 - Google Patents
チップの配線基板等実装方法Info
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
Description
【０００１】
【産業上の利用分野】本発明は、高精度で高密度な端子
接続が可能で、しかも作業性に優れたチップの配線基板
等実装方法に関するものである。
接続が可能で、しかも作業性に優れたチップの配線基板
等実装方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子等のチップを配線基板
に接続する実装方法としては、ワイヤボンディング法、
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）法、フリップチップ法が一般的に知られている。
に接続する実装方法としては、ワイヤボンディング法、
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）法、フリップチップ法が一般的に知られている。
【０００３】従来の接続法である、ワイヤボンディング
法を図６（ａ）に示す。図中、１は配線基板、２は半導
体素子等のチップ、３はボンディングワイヤである。ワ
イヤボンディング法は、配線基板１の上に搭載した半導
体素子等のチップ（以下、単に「チップ」とする）２を
Ａｕ（金）やＡｌ（アルミニウム）又はＣｕ（銅）等の
微小なボンディングワイヤ３を用いて接続する方法であ
り、現状では、直径約２０〜３０μｍのワイヤを用いて
ピッチを約１５０μｍ程度に縮めるのが限界である。
法を図６（ａ）に示す。図中、１は配線基板、２は半導
体素子等のチップ、３はボンディングワイヤである。ワ
イヤボンディング法は、配線基板１の上に搭載した半導
体素子等のチップ（以下、単に「チップ」とする）２を
Ａｕ（金）やＡｌ（アルミニウム）又はＣｕ（銅）等の
微小なボンディングワイヤ３を用いて接続する方法であ
り、現状では、直径約２０〜３０μｍのワイヤを用いて
ピッチを約１５０μｍ程度に縮めるのが限界である。
【０００４】従来の接続法である、ＴＡＢ法を図６
（ｂ）に示す。ＴＡＢ法は、配線基板１の上に搭載した
チップ２をＡｕ（金）或いはＣｕ（銅）にＡｕ（金）メ
ッキを施したリード端子４を用いて接続する方法であ
り、現状では、端子幅約５０μｍのリード端子でピッチ
を約１００μｍに縮めるのが限界である。
（ｂ）に示す。ＴＡＢ法は、配線基板１の上に搭載した
チップ２をＡｕ（金）或いはＣｕ（銅）にＡｕ（金）メ
ッキを施したリード端子４を用いて接続する方法であ
り、現状では、端子幅約５０μｍのリード端子でピッチ
を約１００μｍに縮めるのが限界である。
【０００５】さらに、従来のフリップチップ法を図６
（ｃ）に示す。フリップチップ法は、配線基板１の上に
搭載したチップ２を微小なバンプ５を用いて接続する方
法である。
（ｃ）に示す。フリップチップ法は、配線基板１の上に
搭載したチップ２を微小なバンプ５を用いて接続する方
法である。
【０００６】
【発明が解決しようとする課題】前記ワイヤボンディン
グ法やＴＡＢ法では、前述したようにその端子間の距離
に限界が存在し、また、半導体素子等の各側端から直接
端子取り出しが出来ないため、高密度な端子接続が不可
能である。そのため、フリップチップ法が採用される場
合が増加してきた。
グ法やＴＡＢ法では、前述したようにその端子間の距離
に限界が存在し、また、半導体素子等の各側端から直接
端子取り出しが出来ないため、高密度な端子接続が不可
能である。そのため、フリップチップ法が採用される場
合が増加してきた。
【０００７】前記フリップチップ法においては、高密度
な多端子の端子接続が可能で、しかも、接続長が短いた
め、接続部の浮遊容量や寄生インダクタンスを除去でき
ることから、高速信号の伝送に適した高密度端子接続技
術として重要な技術となってきている（文献例：Ｓ．
Ｋ．Ｒａｙ，Ｋ．Ｂｅｃｋｈａｍ ａｎｄ Ｒ．ｍａｓ
ｔｅｒ，“Ｆｌｉｐ−Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ａｄｖａ
ｎｃｅｄ Ｔｈｅｒｍａｌ Ｃｏｎｄｕｃｔｉｏｎ Ｍ
ｏｄｕｌｅｓ”， ４１ｓｔ ＥＣＴＣ， ｐ．７７２
−７７８， １９９１．）。
な多端子の端子接続が可能で、しかも、接続長が短いた
め、接続部の浮遊容量や寄生インダクタンスを除去でき
ることから、高速信号の伝送に適した高密度端子接続技
術として重要な技術となってきている（文献例：Ｓ．
Ｋ．Ｒａｙ，Ｋ．Ｂｅｃｋｈａｍ ａｎｄ Ｒ．ｍａｓ
ｔｅｒ，“Ｆｌｉｐ−Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ａｄｖａ
ｎｃｅｄ Ｔｈｅｒｍａｌ Ｃｏｎｄｕｃｔｉｏｎ Ｍ
ｏｄｕｌｅｓ”， ４１ｓｔ ＥＣＴＣ， ｐ．７７２
−７７８， １９９１．）。
【０００８】しかしながら、このような従来のフリップ
チップ法では、半導体基板に半導体素子等を形成した
後、電極端子の直上に直接はんだバンプを形成する工程
が必要となるため、工程が複雑で歩留まりが悪く、生産
性に劣るという問題点が存在した。ここにおいて本発明
は、前記従来のフリップチップ法の問題点を解消し、工
程を簡略化し、しかも、作業性に優れたチップの配線基
板等実装方法を提供せんとするものである。
チップ法では、半導体基板に半導体素子等を形成した
後、電極端子の直上に直接はんだバンプを形成する工程
が必要となるため、工程が複雑で歩留まりが悪く、生産
性に劣るという問題点が存在した。ここにおいて本発明
は、前記従来のフリップチップ法の問題点を解消し、工
程を簡略化し、しかも、作業性に優れたチップの配線基
板等実装方法を提供せんとするものである。
【０００９】
【課題を解決するための手段】前記課題の解決は、本発
明の次に列挙する新規な特徴的手法を採用することによ
り解決される。即ち、本発明の第一の特徴は、はんだバ
ンプを用いて半導体素子等のチップからの端子取り出し
を行うフリップチップ法において、はんだぬれ性が劣る
転写用基板の上に、直接、適宜方法で所望の形状・ピッ
チで複数点在したはんだ層を形成し、又は、前記転写用
基板の上に適宜方法ではんだぬれ性に優れ目標としてい
るはんだバンプ直径より少許小さい直径で所望のピッチ
で複数点在する下地金属の上に適宜方法で所望の形状の
はんだ層を形成し、当該形成したはんだ層を真空中或い
は水素等の還元雰囲気中或いはフラックス雰囲気中で加
熱溶融しボール状のはんだバンプを形成し、当該はんだ
バンプと対向する位置に半導体素子等のチップの電極部
をアライメントし、前記はんだバンプを真空中或いは水
素等の還元雰囲気中或いはフラックス雰囲気中で加熱溶
融することにより、前記はんだバンプを前記半導体素子
等のチップの前記電極部に転写し、前記はんだバンプを
転写した前記半導体素子等のチップを、当該半導体素子
等のチップを搭載する配線基板或いは他の半導体素子等
のチップの電極部と対向する位置にアライメントし、再
度前記はんだバンプを真空中或いは水素等の還元雰囲気
中或いはフラックス雰囲気中で加熱溶融し、前記はんだ
バンプを前記半導体素子等のチップと前記配線基板或い
は他の半導体素子等のチップの間を端子接続してなるチ
ップの配線基板等実装方法である。
明の次に列挙する新規な特徴的手法を採用することによ
り解決される。即ち、本発明の第一の特徴は、はんだバ
ンプを用いて半導体素子等のチップからの端子取り出し
を行うフリップチップ法において、はんだぬれ性が劣る
転写用基板の上に、直接、適宜方法で所望の形状・ピッ
チで複数点在したはんだ層を形成し、又は、前記転写用
基板の上に適宜方法ではんだぬれ性に優れ目標としてい
るはんだバンプ直径より少許小さい直径で所望のピッチ
で複数点在する下地金属の上に適宜方法で所望の形状の
はんだ層を形成し、当該形成したはんだ層を真空中或い
は水素等の還元雰囲気中或いはフラックス雰囲気中で加
熱溶融しボール状のはんだバンプを形成し、当該はんだ
バンプと対向する位置に半導体素子等のチップの電極部
をアライメントし、前記はんだバンプを真空中或いは水
素等の還元雰囲気中或いはフラックス雰囲気中で加熱溶
融することにより、前記はんだバンプを前記半導体素子
等のチップの前記電極部に転写し、前記はんだバンプを
転写した前記半導体素子等のチップを、当該半導体素子
等のチップを搭載する配線基板或いは他の半導体素子等
のチップの電極部と対向する位置にアライメントし、再
度前記はんだバンプを真空中或いは水素等の還元雰囲気
中或いはフラックス雰囲気中で加熱溶融し、前記はんだ
バンプを前記半導体素子等のチップと前記配線基板或い
は他の半導体素子等のチップの間を端子接続してなるチ
ップの配線基板等実装方法である。
【００１０】本発明の第二の特徴は、転写用基板或いは
下地金属の上にはんだ層を形成した後に、前記はんだ層
と対向する位置に半導体素子等のチップの電極部をアラ
イメントし、前記はんだ層を真空中或いは水素等の還元
雰囲気中或いはフラックス雰囲気中で加熱溶融すること
によりボール状のはんだバンプを形成し、同時に前記半
導体素子等のチップの電極部に前記はんだバンプを転写
し、前記はんだバンプを転写した前記半導体素子等のチ
ップを、当該半導体素子等のチップを搭載する配線基板
或いは他の半導体素子等のチップの電極部と対向する位
置にアライメントし、再度前記はんだバンプを真空中或
いは水素等の還元雰囲気中或いはフラックス雰囲気中で
加熱溶融し、前記はんだバンプを前記半導体素子等のチ
ップと前記配線基板或いは他の半導体素子等のチップの
間を端子接続してなるチップの配線基板等実装方法であ
る。
下地金属の上にはんだ層を形成した後に、前記はんだ層
と対向する位置に半導体素子等のチップの電極部をアラ
イメントし、前記はんだ層を真空中或いは水素等の還元
雰囲気中或いはフラックス雰囲気中で加熱溶融すること
によりボール状のはんだバンプを形成し、同時に前記半
導体素子等のチップの電極部に前記はんだバンプを転写
し、前記はんだバンプを転写した前記半導体素子等のチ
ップを、当該半導体素子等のチップを搭載する配線基板
或いは他の半導体素子等のチップの電極部と対向する位
置にアライメントし、再度前記はんだバンプを真空中或
いは水素等の還元雰囲気中或いはフラックス雰囲気中で
加熱溶融し、前記はんだバンプを前記半導体素子等のチ
ップと前記配線基板或いは他の半導体素子等のチップの
間を端子接続してなるチップの配線基板等実装方法であ
る。
【００１１】本発明の第三の特徴は、金属基板に所望の
形状ではんだぬれ性が劣る金属をメタライズしてはんだ
のダムを形成した基板、或いは転写用基板に所望の形状
・ピッチで複数点在する窪みを化学エッチングや反応性
イオンエッチング等適宜方法で形成した基板の何れかの
基板上に、真空蒸着法或いはめっき法で所望の形状・ピ
ッチで複数点在したはんだ層を形成し、当該形成したは
んだ層を真空中或いは水素等の還元雰囲気中或いはフラ
ックス雰囲気中で加熱溶融しボール状のはんだバンプを
形成し、当該はんだバンプと対向する位置に半導体素子
等のチップの電極部をアライメントし、前記はんだバン
プを真空中或いは水素等の還元雰囲気中或いはフラック
ス雰囲気中で加熱溶融することにより、前記はんだバン
プを前記半導体素子等のチップの前記電極部に転写し、
前記はんだバンプを転写した前記半導体素子等のチップ
を、当該半導体素子等のチップを搭載する配線基板或い
は他の半導体素子等のチップの電極部と対向する位置に
アライメントし、再度前記はんだバンプを真空中或いは
水素等の還元雰囲気中或いはフラックス雰囲気中で加熱
溶融し、前記はんだバンプを前記半導体素子等のチップ
と前記配線基板或いは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
形状ではんだぬれ性が劣る金属をメタライズしてはんだ
のダムを形成した基板、或いは転写用基板に所望の形状
・ピッチで複数点在する窪みを化学エッチングや反応性
イオンエッチング等適宜方法で形成した基板の何れかの
基板上に、真空蒸着法或いはめっき法で所望の形状・ピ
ッチで複数点在したはんだ層を形成し、当該形成したは
んだ層を真空中或いは水素等の還元雰囲気中或いはフラ
ックス雰囲気中で加熱溶融しボール状のはんだバンプを
形成し、当該はんだバンプと対向する位置に半導体素子
等のチップの電極部をアライメントし、前記はんだバン
プを真空中或いは水素等の還元雰囲気中或いはフラック
ス雰囲気中で加熱溶融することにより、前記はんだバン
プを前記半導体素子等のチップの前記電極部に転写し、
前記はんだバンプを転写した前記半導体素子等のチップ
を、当該半導体素子等のチップを搭載する配線基板或い
は他の半導体素子等のチップの電極部と対向する位置に
アライメントし、再度前記はんだバンプを真空中或いは
水素等の還元雰囲気中或いはフラックス雰囲気中で加熱
溶融し、前記はんだバンプを前記半導体素子等のチップ
と前記配線基板或いは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
【００１２】
【作用】本発明は、前記のような手法を講じ、半導体素
子等の電極部の直上にはんだバンプを形成するのではな
く、はんだぬれ性に劣る転写用基板上にボール状のはん
だバンプを前もって形成した後、半導体素子等の電極部
に転写し、これを配線基板上に実装搭載する構成手法を
採用しているため、形状やピッチなどの異なる各種半導
体素子の電極上に所望のはんだバンプを形成できるの
で、配線基板に実装搭載することができる。また、半導
体素子以外の基板上に、前もって良品のはんだバンプを
形成しているため、工程の歩留まり並びに生産性の向上
が期待できる。
子等の電極部の直上にはんだバンプを形成するのではな
く、はんだぬれ性に劣る転写用基板上にボール状のはん
だバンプを前もって形成した後、半導体素子等の電極部
に転写し、これを配線基板上に実装搭載する構成手法を
採用しているため、形状やピッチなどの異なる各種半導
体素子の電極上に所望のはんだバンプを形成できるの
で、配線基板に実装搭載することができる。また、半導
体素子以外の基板上に、前もって良品のはんだバンプを
形成しているため、工程の歩留まり並びに生産性の向上
が期待できる。
【００１３】
【実施例】（実施例１） 本発明の第一実施例を図１につき説明する。図１は本実
施例の作業手順の各進捗段階を説明した図である。図
中、６ははんだぬれ性の劣る転写用基板、７は下地金
属、８ははんだ層、９ははんだバンプ、１０，１１は下
地電極である。なお、前記従来法で用いる部品と同一の
部品には、同符号を付した。
施例の作業手順の各進捗段階を説明した図である。図
中、６ははんだぬれ性の劣る転写用基板、７は下地金
属、８ははんだ層、９ははんだバンプ、１０，１１は下
地電極である。なお、前記従来法で用いる部品と同一の
部品には、同符号を付した。
【００１４】まず、はんだぬれ性の劣る材料として、例
えば、シリコン，チタン，モリブデン等からなる転写用
基板６の上に、真空蒸着法等により、狙いとしているは
んだバンプ９直径より小さい直径で所望のピッチ間隔を
置いて、複数点在した下地金属７として、例えばＴｉ／
Ｐｔ／Ａｕを形成する［図１（ａ）参照］。
えば、シリコン，チタン，モリブデン等からなる転写用
基板６の上に、真空蒸着法等により、狙いとしているは
んだバンプ９直径より小さい直径で所望のピッチ間隔を
置いて、複数点在した下地金属７として、例えばＴｉ／
Ｐｔ／Ａｕを形成する［図１（ａ）参照］。
【００１５】次に、下地金属７の上にフィルム状の厚膜
レジスト（例えば、デュポン社の商品名「リストン」）
或いは液状のレジスト（例えば、シプレー社のＡＺ系レ
ジスト）を用いて穴あけして真空蒸着法等によりはんだ
を形成した後、リフトオフ技術により前記レジストを除
去し、はんだ層８を形成する［図１（ｂ）参照］。次
に、これを真空中或いは水素等の還元雰囲気中、又はフ
ラックス雰囲気中で加熱溶融しボール状のはんだバンプ
９を形成する［図１（ｃ）参照］。
レジスト（例えば、デュポン社の商品名「リストン」）
或いは液状のレジスト（例えば、シプレー社のＡＺ系レ
ジスト）を用いて穴あけして真空蒸着法等によりはんだ
を形成した後、リフトオフ技術により前記レジストを除
去し、はんだ層８を形成する［図１（ｂ）参照］。次
に、これを真空中或いは水素等の還元雰囲気中、又はフ
ラックス雰囲気中で加熱溶融しボール状のはんだバンプ
９を形成する［図１（ｃ）参照］。
【００１６】次に、はんだバンプ９と対向する位置に下
地電極１０を形成したチップ２を、はんだバンプ９を形
成した転写用基板６とチップ２を電極１０が対向するよ
うにアラインメントする［図１（ｄ）参照。］。次に、
真空中或いは水素等の還元雰囲気中、又はフラックス雰
囲気中で加熱溶融し［図１（ｅ）参照］、転写用基板６
とチップ２を引き離し、ボール状のはんだバンプ９をチ
ップ２の下地電極１０に転写する［図１（ｆ）参照］。
地電極１０を形成したチップ２を、はんだバンプ９を形
成した転写用基板６とチップ２を電極１０が対向するよ
うにアラインメントする［図１（ｄ）参照。］。次に、
真空中或いは水素等の還元雰囲気中、又はフラックス雰
囲気中で加熱溶融し［図１（ｅ）参照］、転写用基板６
とチップ２を引き離し、ボール状のはんだバンプ９をチ
ップ２の下地電極１０に転写する［図１（ｆ）参照］。
【００１７】最後に、ボール状のはんだバンプ９を転写
したチップ２を下地電極１１が形成された配線基板１上
にアライメントし［図１（ｇ）参照］、真空中或いは水
素等の還元雰囲気中、又はフラックス雰囲気中で加熱溶
融することによりはんだバンプ９との接続実装を行う
［図１（ｈ）参照］。
したチップ２を下地電極１１が形成された配線基板１上
にアライメントし［図１（ｇ）参照］、真空中或いは水
素等の還元雰囲気中、又はフラックス雰囲気中で加熱溶
融することによりはんだバンプ９との接続実装を行う
［図１（ｈ）参照］。
【００１８】（実施例２） 本発明の第二実施例を図２につき説明する。図２は第二
実施例の作業手順の各進捗段階を説明した図である。第
二実施例は、前記第一実施例における工程の簡略化のた
めにボール状のはんだバンプ９を形成する工程を省略し
たものであり、前記第一実施例と同様に図２（ａ）工程
を経てはんだ層８を形成した後［図２（ｂ）参照］、は
んだ層８と対向する位置に下地電極１０を形成したチッ
プ２を、はんだ層８を形成した転写用基板６とチップ２
を電極が対向するようにアライメントし［図２（ｃ）参
照］、真空中或いは水素等の還元雰囲気中、又はフラッ
クス雰囲気中で加熱溶融の後［図２（ｄ）参照］、転写
用基板６とチップ２を引き離し、ボール状のはんだバン
プ９をチップ２の下地電極１０に転写し［図２（ｅ）参
照］、爾後工程は第一実施例と同一手順を踏んで実行さ
れる［図２（ｆ）〜（ｇ）参照］。
実施例の作業手順の各進捗段階を説明した図である。第
二実施例は、前記第一実施例における工程の簡略化のた
めにボール状のはんだバンプ９を形成する工程を省略し
たものであり、前記第一実施例と同様に図２（ａ）工程
を経てはんだ層８を形成した後［図２（ｂ）参照］、は
んだ層８と対向する位置に下地電極１０を形成したチッ
プ２を、はんだ層８を形成した転写用基板６とチップ２
を電極が対向するようにアライメントし［図２（ｃ）参
照］、真空中或いは水素等の還元雰囲気中、又はフラッ
クス雰囲気中で加熱溶融の後［図２（ｄ）参照］、転写
用基板６とチップ２を引き離し、ボール状のはんだバン
プ９をチップ２の下地電極１０に転写し［図２（ｅ）参
照］、爾後工程は第一実施例と同一手順を踏んで実行さ
れる［図２（ｆ）〜（ｇ）参照］。
【００１９】（実施例３） 本発明の第三実施例を図３に示す。図３は、第三実施例
の作業手順の各進捗段階を説明する図である。第三実施
例は、第二実施例より更に工程を簡略化するため、転写
用基板６上に形成する下地金属７の形成工程を省略した
ものであり、はんだぬれ性に劣る材料として、例えばシ
リコン，チタン，モリブデン等からなる転写用基板６の
上に、フィルム状の厚膜レジスト（例えば、デュポン社
の商品名「リストン」）或いは液状のレジスト（例え
ば、シプレー社のＡＺ系レジスト）を用いて所望の形状
・ピッチで穴あけを行った後、真空蒸着法等によりはん
だを形成し、リフトオフ技術により当該レジストを除去
することにより、はんだ層８を形成する［図３（ａ）参
照］。
の作業手順の各進捗段階を説明する図である。第三実施
例は、第二実施例より更に工程を簡略化するため、転写
用基板６上に形成する下地金属７の形成工程を省略した
ものであり、はんだぬれ性に劣る材料として、例えばシ
リコン，チタン，モリブデン等からなる転写用基板６の
上に、フィルム状の厚膜レジスト（例えば、デュポン社
の商品名「リストン」）或いは液状のレジスト（例え
ば、シプレー社のＡＺ系レジスト）を用いて所望の形状
・ピッチで穴あけを行った後、真空蒸着法等によりはん
だを形成し、リフトオフ技術により当該レジストを除去
することにより、はんだ層８を形成する［図３（ａ）参
照］。
【００２０】この後、はんだ層８と対向する位置に下地
電極１０を形成したチップ２を、はんだ層８を形成した
転写用基板６とチップ２とを電極が対向するようにアラ
イメントし［図３（ｂ）参照］、真空中或いは水素等の
還元雰囲気中、又はフラックス雰囲気中で加熱溶融の後
［図３（ｃ）参照］、転写用基板６とチップ２とを引き
離し、ボール状のはんだバンプ９をチップ２の下地電極
１０に転写する［図３（ｄ）参照］方法である。次い
で、爾後工程は前記第二実施例と同一手順を踏んで実行
される［図３（ｅ）〜（ｆ）参照］。
電極１０を形成したチップ２を、はんだ層８を形成した
転写用基板６とチップ２とを電極が対向するようにアラ
イメントし［図３（ｂ）参照］、真空中或いは水素等の
還元雰囲気中、又はフラックス雰囲気中で加熱溶融の後
［図３（ｃ）参照］、転写用基板６とチップ２とを引き
離し、ボール状のはんだバンプ９をチップ２の下地電極
１０に転写する［図３（ｄ）参照］方法である。次い
で、爾後工程は前記第二実施例と同一手順を踏んで実行
される［図３（ｅ）〜（ｆ）参照］。
【００２１】なお、前記第一から第三実施例では、はん
だぬれ性に劣る材料としてシリコン，チタン，モリブデ
ン等の転写用基板６として用いたが、石英やガラス等の
無機材料又はポリイミド等の有機材料からなる転写用基
板６を用いることもできる。
だぬれ性に劣る材料としてシリコン，チタン，モリブデ
ン等の転写用基板６として用いたが、石英やガラス等の
無機材料又はポリイミド等の有機材料からなる転写用基
板６を用いることもできる。
【００２２】又、図４（ａ）（ｂ）に示すように、金属
基板の全面または一部を所望の形状にメタライズするこ
とによりはんだぬれ性の劣るはんだのダム１２を形成し
た転写用基板６を用いることも、図５（ａ）（ｂ）に示
すように、はんだぬれ性の劣る材料で形成した基板、無
機材料基板あるいは有機材料基板の上に所望の形状・ピ
ッチで複数点在した窪み１３を化学エッチングや反応性
イオンエッチングで形成した基板を用いることもでき
る。
基板の全面または一部を所望の形状にメタライズするこ
とによりはんだぬれ性の劣るはんだのダム１２を形成し
た転写用基板６を用いることも、図５（ａ）（ｂ）に示
すように、はんだぬれ性の劣る材料で形成した基板、無
機材料基板あるいは有機材料基板の上に所望の形状・ピ
ッチで複数点在した窪み１３を化学エッチングや反応性
イオンエッチングで形成した基板を用いることもでき
る。
【００２３】
【発明の効果】以上のように、本発明は、半導体素子等
の電極部の直上にはんだバンプを形成するのではなく、
はんだぬれ性の劣る転写用基板上にはんだバンプを前も
って形成した後、半導体素子等の電極部に転写する方法
であるため、従来のフォトリソグラフィー技術により、
転写用基板上に微小かつ高精度で所望のピッチや素子サ
イズに容易に対応できるはんだが形成でき、はんだを加
熱溶融しボール状のはんだバンプを形成した後、このよ
うなボール状のはんだバンプを形成した転写用基板上に
半導体素子等のチップを載せ、再度加熱溶融することに
より、ボール状のはんだバンプを転写用基板から半導体
素子等の電極部に一度に転写することができ、さらに配
線基板や他の半導体素子等のチップに、作業性よく接続
実装することが出来る。また、半導体素子以外の基板上
に、前もって良品のはんだバンプを形成しているため、
工程の歩留まりならびに生産性の向上が計れる等、優れ
た有用性を発揮する。
の電極部の直上にはんだバンプを形成するのではなく、
はんだぬれ性の劣る転写用基板上にはんだバンプを前も
って形成した後、半導体素子等の電極部に転写する方法
であるため、従来のフォトリソグラフィー技術により、
転写用基板上に微小かつ高精度で所望のピッチや素子サ
イズに容易に対応できるはんだが形成でき、はんだを加
熱溶融しボール状のはんだバンプを形成した後、このよ
うなボール状のはんだバンプを形成した転写用基板上に
半導体素子等のチップを載せ、再度加熱溶融することに
より、ボール状のはんだバンプを転写用基板から半導体
素子等の電極部に一度に転写することができ、さらに配
線基板や他の半導体素子等のチップに、作業性よく接続
実装することが出来る。また、半導体素子以外の基板上
に、前もって良品のはんだバンプを形成しているため、
工程の歩留まりならびに生産性の向上が計れる等、優れ
た有用性を発揮する。
【図１】本発明の第一実施例の作業手順を説明する図で
あって、（ａ）〜（ｈ）は各進捗段階を示す。
あって、（ａ）〜（ｈ）は各進捗段階を示す。
【図２】本発明の第二実施例の作業手順を説明する図で
あって、（ａ）〜（ｇ）は各進捗段階を示す。
あって、（ａ）〜（ｇ）は各進捗段階を示す。
【図３】本発明の第三実施例の作業手順を説明する図で
あって、（ａ）〜（ｆ）は各進捗段階を示す。
あって、（ａ）〜（ｆ）は各進捗段階を示す。
【図４】転写用基板の代わりに、はんだぬれ性に劣る金
属を全面又は一部に所望の形状からなるメタライズを施
してはんだのダムを形成した基板を用いた場合の本発明
の他の実施例であって、（ａ）及び（ｂ）はその一部手
順説明図である。
属を全面又は一部に所望の形状からなるメタライズを施
してはんだのダムを形成した基板を用いた場合の本発明
の他の実施例であって、（ａ）及び（ｂ）はその一部手
順説明図である。
【図５】転写用基板の上に、所望の形状・ピッチで複数
点在する窪みを化学エッチングや反応性イオンエッチン
グで形成した基板を用いた場合の本発明のさらに別の実
施例であって、（ａ）及び（ｂ）はその一部手順説明図
である。
点在する窪みを化学エッチングや反応性イオンエッチン
グで形成した基板を用いた場合の本発明のさらに別の実
施例であって、（ａ）及び（ｂ）はその一部手順説明図
である。
【図６】従来の技術を示す図で、（ａ）はワイヤボンデ
ィング法，（ｂ）はＴＡＢ法，（ｃ）は従来のフリップ
チップ法を示す図である。
ィング法，（ｂ）はＴＡＢ法，（ｃ）は従来のフリップ
チップ法を示す図である。
１…配線基板 ２…半導体素子等のチップ ３…ボンディングワイヤ ４…リード端子 ５，９…はんだバンプ ６…転写用基板 ７…下地金属 ８…はんだ層 １０，１１…下地電極 １２…はんだのダム １３…窪み
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−104232（ＪＰ，Ａ) 特開 平２−294036（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 311 H01L 21/60
Claims (3)
- 【請求項１】はんだバンプを用いて半導体素子等のチッ
プからの端子取り出しを行うフリップチップ法におい
て、はんだぬれ性が劣る転写用基板の上に、直接、適宜
方法で所望の形状・ピッチで複数点在したはんだ層を形
成し、又は、前記転写用基板の上に適宜方法ではんだぬ
れ性に優れ目標としているはんだバンプ直径より少許小
さい直径で所望のピッチで複数点在する下地金属の上に
適宜方法で所望の形状のはんだ層を形成し、当該形成し
たはんだ層を真空中或いは水素等の還元雰囲気中或いは
フラックス雰囲気中で加熱溶融しボール状のはんだバン
プを形成し、当該はんだバンプと対向する位置に半導体
素子等のチップの電極部をアライメントし、前記はんだ
バンプを真空中或いは水素等の還元雰囲気中或いはフラ
ックス雰囲気中で加熱溶融することにより、前記はんだ
バンプを前記半導体素子等のチップの前記電極部に転写
し、前記はんだバンプを転写した前記半導体素子等のチ
ップを、当該半導体素子等のチップを搭載する配線基板
或いは他の半導体素子等のチップの電極部と対向する位
置にアライメントし、再度前記はんだバンプを真空中或
いは水素等の還元雰囲気中或いはフラックス雰囲気中で
加熱溶融し、前記はんだバンプを前記半導体素子等のチ
ップと前記配線基板或いは他の半導体素子等のチップの
間を端子接続することを特徴とするチップの配線基板等
実装方法 - 【請求項２】転写用基板或いは下地金属の上にはんだ層
を形成した後に、前記はんだ層と対向する位置に半導体
素子等のチップの電極部をアライメントし、前記はんだ
層を真空中或いは水素等の還元雰囲気中或いはフラック
ス雰囲気中で加熱溶融することによりボール状のはんだ
バンプを形成し、同時に前記半導体素子等のチップの電
極部に前記はんだバンプを転写し、前記はんだバンプを
転写した前記半導体素子等のチップを、当該半導体素子
等のチップを搭載する配線基板或いは他の半導体素子等
のチップの電極部と対向する位置にアライメントし、再
度前記はんだバンプを真空中或いは水素等の還元雰囲気
中或いはフラックス雰囲気中で加熱溶融し、前記はんだ
バンプを前記半導体素子等のチップと前記配線基板或い
は他の半導体素子等のチップの間を端子接続することを
特徴とするチップの配線基板等実装方法 - 【請求項３】金属基板に所望の形状ではんだぬれ性が劣
る金属をメタライズしてはんだのダムを形成した基板、
或いは転写用基板に所望の形状・ピッチで複数点在する
窪みを化学エッチングや反応性イオンエッチング等適宜
方法で形成した基板の何れかの基板上に、真空蒸着法或
いはめっき法で所望の形状・ピッチで複数点在したはん
だ層を形成し、当該形成したはんだ層を真空中或いは水
素等の還元雰囲気中或いはフラックス雰囲気中で加熱溶
融しボール状のはんだバンプを形成し、当該はんだバン
プと対向する位置に半導体素子等のチップの電極部をア
ライメントし、前記はんだバンプを真空中或いは水素等
の還元雰囲気中或いはフラックス雰囲気中で加熱溶融す
ることにより、前記はんだバンプを前記半導体素子等の
チップの前記電極部に転写し、前記はんだバンプを転写
した前記半導体素子等のチップを、当該半導体素子等の
チップを搭載する配線基板或いは他の半導体素子等のチ
ップの電極部と対向する位置にアライメントし、再度前
記はんだバンプを真空中或いは水素等の還元雰囲気中或
いはフラックス雰囲気中で加熱溶融し、前記はんだバン
プを前記半導体素子等のチップと前記配線基板或いは他
の半導体素子等のチップの間を端子接続することを特徴
とするチップの配線基板等実装方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33528791A JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33528791A JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166880A JPH05166880A (ja) | 1993-07-02 |
| JP3003098B2 true JP3003098B2 (ja) | 2000-01-24 |
Family
ID=18286836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33528791A Expired - Lifetime JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003098B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU5283399A (en) * | 1998-07-15 | 2000-02-07 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for transferring solder to a device and/or testing the device |
| WO2006112384A1 (ja) | 2005-04-15 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法 |
-
1991
- 1991-12-18 JP JP33528791A patent/JP3003098B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05166880A (ja) | 1993-07-02 |
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