JPH05166880A - チップの配線基板等実装方法 - Google Patents
チップの配線基板等実装方法Info
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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- H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
Abstract
(57)【要約】 （修正有）
【目的】 作業性に優れたチップの配線基板等実装方法
を提供する。 【構成】 はんだバンプ９を用いて半導体素子等のチッ
プ２から端子１０取り出しを行うフリップチップ法にお
いて、はんだとはんだぬれ性に劣る転写用基板６の上
に、直接、適宜方法で所望の形状・ピッチからなる複数
のドット状のはんだ層８を形成し、真空中あるいは水素
などの還元雰囲気中あるいはフラックス雰囲気中で加熱
溶融しドット状のはんだバンプ９を形成し、前記はんだ
バンプ９を真空中あるいは水素等の還元雰囲気中あるい
はフラックス雰囲気中で加熱溶融することにより半導体
素子等のチップ２の前記電極部１０に転写する。それを
半導体素子チップ２を搭載する配線基板１あるいは他の
半導体素子のチップ２の電極部１０と対向する位置にア
ライメントし、真空中あるいは水素等の還元雰囲気中あ
るいはフラックス雰囲気中で加熱溶融し、端子接続す
る。
を提供する。 【構成】 はんだバンプ９を用いて半導体素子等のチッ
プ２から端子１０取り出しを行うフリップチップ法にお
いて、はんだとはんだぬれ性に劣る転写用基板６の上
に、直接、適宜方法で所望の形状・ピッチからなる複数
のドット状のはんだ層８を形成し、真空中あるいは水素
などの還元雰囲気中あるいはフラックス雰囲気中で加熱
溶融しドット状のはんだバンプ９を形成し、前記はんだ
バンプ９を真空中あるいは水素等の還元雰囲気中あるい
はフラックス雰囲気中で加熱溶融することにより半導体
素子等のチップ２の前記電極部１０に転写する。それを
半導体素子チップ２を搭載する配線基板１あるいは他の
半導体素子のチップ２の電極部１０と対向する位置にア
ライメントし、真空中あるいは水素等の還元雰囲気中あ
るいはフラックス雰囲気中で加熱溶融し、端子接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は、高精度で高密度な端子
接続が可能で、しかも作業性に優れたチップの配線基板
等実装方法に関するものである。
接続が可能で、しかも作業性に優れたチップの配線基板
等実装方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子等のチップを配線基板
に接続する実装方法としては、ワイヤボンディング法、
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）法、フリップチップ法が一般的に知られている。
に接続する実装方法としては、ワイヤボンディング法、
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）法、フリップチップ法が一般的に知られている。
【０００３】従来の接続法である、ワイヤボンディング
法を図６（ａ）に示す。図中、１は配線基板、２は半導
体素子等のチップ、３はボンディングワイヤである。ワ
イヤボンディング法は、配線基板１の上に搭載した半導
体素子等のチップ（以下、単に「チップ」とする）２を
Ａｕ（金）やＡｌ（アルミニウム）又はＣｕ（銅）等の
微小なボンディングワイヤ３を用いて接続する方法であ
り、現状では、直径約２０〜３０μｍのワイヤを用いて
ピッチを約１５０μｍ程度に縮めるのが限界である。
法を図６（ａ）に示す。図中、１は配線基板、２は半導
体素子等のチップ、３はボンディングワイヤである。ワ
イヤボンディング法は、配線基板１の上に搭載した半導
体素子等のチップ（以下、単に「チップ」とする）２を
Ａｕ（金）やＡｌ（アルミニウム）又はＣｕ（銅）等の
微小なボンディングワイヤ３を用いて接続する方法であ
り、現状では、直径約２０〜３０μｍのワイヤを用いて
ピッチを約１５０μｍ程度に縮めるのが限界である。
【０００４】従来の接続法である、ＴＡＢ法を図６
（ｂ）に示す。ＴＡＢ法は、配線基板１の上に搭載した
チップ２をＡｕ（金）或いはＣｕ（銅）にＡｕ（金）メ
ッキを施したリード端子４を用いて接続する方法であ
り、現状では、端子幅約５０μｍのリード端子でピッチ
を約１００μｍに縮めるのが限界である。
（ｂ）に示す。ＴＡＢ法は、配線基板１の上に搭載した
チップ２をＡｕ（金）或いはＣｕ（銅）にＡｕ（金）メ
ッキを施したリード端子４を用いて接続する方法であ
り、現状では、端子幅約５０μｍのリード端子でピッチ
を約１００μｍに縮めるのが限界である。
【０００５】さらに、従来のフリップチップ法を図６
（ｃ）に示す。フリップチップ法は、配線基板１の上に
搭載したチップ２を微小なバンプ５を用いて接続する方
法である。
（ｃ）に示す。フリップチップ法は、配線基板１の上に
搭載したチップ２を微小なバンプ５を用いて接続する方
法である。
【０００６】
【発明が解決しようとする課題】前記ワイヤボンディン
グ法やＴＡＢ法では、前述したようにその端子間の距離
に限界が存在し、また、半導体素子等の各側端から直接
端子取り出しが出来ないため、高密度な端子接続が不可
能である。そのため、フリップチップ法が採用される場
合が増加してきた。
グ法やＴＡＢ法では、前述したようにその端子間の距離
に限界が存在し、また、半導体素子等の各側端から直接
端子取り出しが出来ないため、高密度な端子接続が不可
能である。そのため、フリップチップ法が採用される場
合が増加してきた。
【０００７】前記フリップチップ法においては、高密度
な多端子の端子接続が可能で、しかも、接続長が短いた
め、接続部の浮遊容量や寄生インダクタンスを除去でき
ることから、高速信号の伝送に適した高密度端子接続技
術として重要な技術となってきている（文献例：Ｓ．
Ｋ．Ｒａｙ，Ｋ．Ｂｅｃｋｈａｍ ａｎｄ Ｒ．ｍａｓ
ｔｅｒ，“Ｆｌｉｐ−Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ａｄｖａ
ｎｃｅｄ Ｔｈｅｒｍａｌ Ｃｏｎｄｕｃｔｉｏｎ Ｍ
ｏｄｕｌｅｓ”， ４１ｓｔ ＥＣＴＣ， ｐ．７７２
−７７８， １９９１．）。
な多端子の端子接続が可能で、しかも、接続長が短いた
め、接続部の浮遊容量や寄生インダクタンスを除去でき
ることから、高速信号の伝送に適した高密度端子接続技
術として重要な技術となってきている（文献例：Ｓ．
Ｋ．Ｒａｙ，Ｋ．Ｂｅｃｋｈａｍ ａｎｄ Ｒ．ｍａｓ
ｔｅｒ，“Ｆｌｉｐ−Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ａｄｖａ
ｎｃｅｄ Ｔｈｅｒｍａｌ Ｃｏｎｄｕｃｔｉｏｎ Ｍ
ｏｄｕｌｅｓ”， ４１ｓｔ ＥＣＴＣ， ｐ．７７２
−７７８， １９９１．）。
【０００８】しかしながら、このような従来のフリップ
チップ法では、半導体基板に半導体素子等を形成した
後、電極端子の直上に直接はんだバンプを形成する工程
が必要となるため、工程が複雑で歩留まりが悪く、生産
性に劣るという問題点が存在した。ここにおいて本発明
は、前記従来のフリップチップ法の問題点を解消し、工
程を簡略化し、しかも、作業性に優れたチップの配線基
板等実装方法を提供せんとするものである。
チップ法では、半導体基板に半導体素子等を形成した
後、電極端子の直上に直接はんだバンプを形成する工程
が必要となるため、工程が複雑で歩留まりが悪く、生産
性に劣るという問題点が存在した。ここにおいて本発明
は、前記従来のフリップチップ法の問題点を解消し、工
程を簡略化し、しかも、作業性に優れたチップの配線基
板等実装方法を提供せんとするものである。
【０００９】
【課題を解決するための手段】前記課題の解決は、本発
明の次に列挙する新規な特徴的手法を採用することによ
り解決される。即ち、本発明の第一の特徴は、はんだバ
ンプを用いて半導体素子等のチップからの端子取り出し
を行うフリップチップ法において、はんだとはんだぬれ
性に劣る転写用基板の上に、直接、適宜方法で所望の形
状・ピッチからなる複数のドット状のはんだ層を形成
し、又は、前記転写用基板の上に適宜方法で前記はんだ
とのぬれ性に優れ目標としているはんだバンプ直径より
少許小さい直径で所望のピッチからなる複数のドット状
の下地金属の上に適宜方法で所望の形状からなるはんだ
層を形成し、当該はんだ層を形成した後にはんだ層を真
空中あるいは水素などの還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融しドット状のはんだバンプを形成
し、当該はんだバンプと対向する位置に半導体素子等の
チップの電極部をアライメントし、前記はんだバンプを
真空中あるいは水素等の還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融することにより、はんだバンプを
前記半導体素子等のチップの前記電極部に転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続することを特徴とするチップの配線基板等実装
方法である。
明の次に列挙する新規な特徴的手法を採用することによ
り解決される。即ち、本発明の第一の特徴は、はんだバ
ンプを用いて半導体素子等のチップからの端子取り出し
を行うフリップチップ法において、はんだとはんだぬれ
性に劣る転写用基板の上に、直接、適宜方法で所望の形
状・ピッチからなる複数のドット状のはんだ層を形成
し、又は、前記転写用基板の上に適宜方法で前記はんだ
とのぬれ性に優れ目標としているはんだバンプ直径より
少許小さい直径で所望のピッチからなる複数のドット状
の下地金属の上に適宜方法で所望の形状からなるはんだ
層を形成し、当該はんだ層を形成した後にはんだ層を真
空中あるいは水素などの還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融しドット状のはんだバンプを形成
し、当該はんだバンプと対向する位置に半導体素子等の
チップの電極部をアライメントし、前記はんだバンプを
真空中あるいは水素等の還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融することにより、はんだバンプを
前記半導体素子等のチップの前記電極部に転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続することを特徴とするチップの配線基板等実装
方法である。
【００１０】本発明の第二の特徴は、転写用基板あるい
は下地金属の上にはんだ層を形成した後に、前記はんだ
層と対向する位置に半導体素子等のチップの電極部をア
ライメントし、前記はんだ層を真空中あるいは水素等の
還元雰囲気中あるいはフラックス雰囲気中で加熱溶融す
ることによりはんだバンプを形成し、同時に前記半導体
素子等のチップの電極部にはんだバンプを転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
は下地金属の上にはんだ層を形成した後に、前記はんだ
層と対向する位置に半導体素子等のチップの電極部をア
ライメントし、前記はんだ層を真空中あるいは水素等の
還元雰囲気中あるいはフラックス雰囲気中で加熱溶融す
ることによりはんだバンプを形成し、同時に前記半導体
素子等のチップの電極部にはんだバンプを転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
【００１１】本発明の第三の特徴は、前記転写用基板の
代わりに、はんだぬれ性に劣る金属を全面又は一部に所
望の形状からなるメタライズを施してはんだのダムを形
成した金属基板、あるいは、前記転写用基板に所望の形
状・ピッチからなる複数のドット状の窪みを化学エッチ
ングや反応性イオンエッチング等適宜方法で形成した基
板を用い、前記基板の上に真空蒸着法あるいはめっき法
で所望の形状・ピッチからなる複数のドット状のはんだ
を形成し、当該はんだ層を形成した後にはんだ層を真空
中あるいは水素などの還元雰囲気中あるいはフラックス
雰囲気中で加熱溶融しドット状のはんだバンプを形成
し、当該はんだバンプと対向する位置に半導体素子等の
チップの電極部をアライメントし、前記はんだバンプを
真空中あるいは水素等の還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融することにより、はんだバンプを
前記半導体素子等のチップの前記電極部に転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
代わりに、はんだぬれ性に劣る金属を全面又は一部に所
望の形状からなるメタライズを施してはんだのダムを形
成した金属基板、あるいは、前記転写用基板に所望の形
状・ピッチからなる複数のドット状の窪みを化学エッチ
ングや反応性イオンエッチング等適宜方法で形成した基
板を用い、前記基板の上に真空蒸着法あるいはめっき法
で所望の形状・ピッチからなる複数のドット状のはんだ
を形成し、当該はんだ層を形成した後にはんだ層を真空
中あるいは水素などの還元雰囲気中あるいはフラックス
雰囲気中で加熱溶融しドット状のはんだバンプを形成
し、当該はんだバンプと対向する位置に半導体素子等の
チップの電極部をアライメントし、前記はんだバンプを
真空中あるいは水素等の還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融することにより、はんだバンプを
前記半導体素子等のチップの前記電極部に転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続してなるチップの配線基板等実装方法である。
【００１２】
【作用】本発明は、前記のような手法を講じ、半導体素
子等の電極部の直上にはんだバンプを形成するのではな
く、ハンダのぬれ性に劣る転写用基板上にはんだバンプ
を前もって形成した後、半導体素子等の電極部に転写
し、さらにこれを配線基板上に実装搭載する構成手法を
採用しているため、形状やピッチなどの異なる各種半導
体素子の電極上に所望のはんだバンプを形成でき、さら
に、配線基板に実装搭載することができる。また、半導
体素子以外の基板上に、前もって良品のはんだバンプを
形成しているため、工程の歩留まり並びに生産性の向上
が期待できる。
子等の電極部の直上にはんだバンプを形成するのではな
く、ハンダのぬれ性に劣る転写用基板上にはんだバンプ
を前もって形成した後、半導体素子等の電極部に転写
し、さらにこれを配線基板上に実装搭載する構成手法を
採用しているため、形状やピッチなどの異なる各種半導
体素子の電極上に所望のはんだバンプを形成でき、さら
に、配線基板に実装搭載することができる。また、半導
体素子以外の基板上に、前もって良品のはんだバンプを
形成しているため、工程の歩留まり並びに生産性の向上
が期待できる。
【００１３】
【実施例】（実施例１）本発明の第一実施例を図１につ
き説明する。図１は本実施例の作業手順の各進捗段階を
説明した図である。図中、６はハンダとのぬれ性におい
て劣る転写用基板、７は下地金属、８ははんだ層、９は
はんだバンプ、１０，１１は下地電極である。なお、前
記従来法で用いる部品と同一の部品には、同符号を付し
た。
き説明する。図１は本実施例の作業手順の各進捗段階を
説明した図である。図中、６はハンダとのぬれ性におい
て劣る転写用基板、７は下地金属、８ははんだ層、９は
はんだバンプ、１０，１１は下地電極である。なお、前
記従来法で用いる部品と同一の部品には、同符号を付し
た。
【００１４】まず、ハンダとのぬれ性に劣る材料とし
て、例えば、シリコン，チタン，モリブデン等からなる
転写用基板６の上に、真空蒸着法等により、狙いとして
いるはんだバンプ９直径より小さい直径で所望のピッチ
間隔を置いて、複数枚のドット状の下地金属７として、
例えばＴｉ／Ｐｔ／Ａｕを形成する［図１（ａ）参
照］。
て、例えば、シリコン，チタン，モリブデン等からなる
転写用基板６の上に、真空蒸着法等により、狙いとして
いるはんだバンプ９直径より小さい直径で所望のピッチ
間隔を置いて、複数枚のドット状の下地金属７として、
例えばＴｉ／Ｐｔ／Ａｕを形成する［図１（ａ）参
照］。
【００１５】次に、下地金属７の上にフィルム状の厚膜
レジスト（例えば、デュポン社の商品名「リストン」）
あるいは液状のレジスト（例えば、シプレー社のＡＺ系
レジスト）を用いて穴あけし真空蒸着法等によりはんだ
を形成した後、リフトオフ技術により前記レジストを除
去し、はんだ層８を形成する［図１（ｂ）参照］。次
に、これを真空中あるいは水素等の還元雰囲気中、又は
フラックス雰囲気中で加熱溶融しドット状のはんだバン
プ９を形成する［図１（ｃ）参照］。
レジスト（例えば、デュポン社の商品名「リストン」）
あるいは液状のレジスト（例えば、シプレー社のＡＺ系
レジスト）を用いて穴あけし真空蒸着法等によりはんだ
を形成した後、リフトオフ技術により前記レジストを除
去し、はんだ層８を形成する［図１（ｂ）参照］。次
に、これを真空中あるいは水素等の還元雰囲気中、又は
フラックス雰囲気中で加熱溶融しドット状のはんだバン
プ９を形成する［図１（ｃ）参照］。
【００１６】次に、はんだバンプ９と対向する位置に下
地電極１０を形成したチップ２を、はんだバンプ９を形
成した転写用基板６とチップ２を電極１０が対向するよ
うにアラインメントする［図１（ｄ）参照。］。次に、
真空中あるいは水素等の還元雰囲気中、又はフラックス
雰囲気中で加熱溶融し［図１（ｅ）参照］、転写用基板
６とチップ２を引き離し、はんだバンプ９をチップ２の
下地電極１０に転写する［図１（ｆ）参照］。
地電極１０を形成したチップ２を、はんだバンプ９を形
成した転写用基板６とチップ２を電極１０が対向するよ
うにアラインメントする［図１（ｄ）参照。］。次に、
真空中あるいは水素等の還元雰囲気中、又はフラックス
雰囲気中で加熱溶融し［図１（ｅ）参照］、転写用基板
６とチップ２を引き離し、はんだバンプ９をチップ２の
下地電極１０に転写する［図１（ｆ）参照］。
【００１７】最後に、はんだバンプ９を転写したチップ
２を下地電極１１を形成した配線基板１上にアライメン
トし［図１（ｇ）参照］、真空中あるいは水素等の還元
雰囲気中、又はフラックス雰囲気中で加熱溶融すること
によりはんだバンプ９との接続実装を行う［図１（ｈ）
参照］。
２を下地電極１１を形成した配線基板１上にアライメン
トし［図１（ｇ）参照］、真空中あるいは水素等の還元
雰囲気中、又はフラックス雰囲気中で加熱溶融すること
によりはんだバンプ９との接続実装を行う［図１（ｈ）
参照］。
【００１８】（実施例２）本発明の第二実施例を図２に
つき説明する。図２は本実施例の作業手順の各進捗段階
を説明した図である。本実施例は、前記第一実施例にお
ける工程の簡略化のためにはんだバンプ９を形成する工
程を省略したものであり、前記第一実施例と同様に図２
（ａ）工程を経てはんだ層８を形成した後［図２（ｂ）
参照］、はんだバンプ９と対向する位置に下地電極１０
を形成したチップ２を、はんだバンプ９を形成した転写
用基板６とチップ２を電極が対向するようにアライメン
トし［図２（ｃ）参照］、真空中あるいは水素等の還元
雰囲気中、又はフラックス雰囲気中で加熱溶融の後［図
２（ｄ）参照］、転写用基板６とチップ２を引き離し、
はんだバンプ９をチップ２の下地電極１０に転写する
［図２（ｅ）参照］方法である。なお、爾後工程は前記
第一実施例と同一手順を踏んで実行される［図２（ｆ）
〜（ｇ）参照］。
つき説明する。図２は本実施例の作業手順の各進捗段階
を説明した図である。本実施例は、前記第一実施例にお
ける工程の簡略化のためにはんだバンプ９を形成する工
程を省略したものであり、前記第一実施例と同様に図２
（ａ）工程を経てはんだ層８を形成した後［図２（ｂ）
参照］、はんだバンプ９と対向する位置に下地電極１０
を形成したチップ２を、はんだバンプ９を形成した転写
用基板６とチップ２を電極が対向するようにアライメン
トし［図２（ｃ）参照］、真空中あるいは水素等の還元
雰囲気中、又はフラックス雰囲気中で加熱溶融の後［図
２（ｄ）参照］、転写用基板６とチップ２を引き離し、
はんだバンプ９をチップ２の下地電極１０に転写する
［図２（ｅ）参照］方法である。なお、爾後工程は前記
第一実施例と同一手順を踏んで実行される［図２（ｆ）
〜（ｇ）参照］。
【００１９】（実施例３）本発明の第三実施例を図３に
示す。図３は、本実施例の作業手順の各進捗段階を説明
する図である。本実施例は、前記第二実施例より更に工
程を簡略化するため、転写用基板６上に形成する下地金
属７の形成工程を省略したものであり、はんだとのぬれ
性に劣る材料として、例えばシリコン，チタン，モリブ
デン等からなる転写用基板６の上に、フィルム状の厚膜
レジスト（例えば、デュポン社の商品名「リストン」）
あるいは液状のレジスト（例えば、シプレー社のＡＺ系
レジスト）を用いて所望の形状・ピッチからなる穴あけ
を行った後、真空蒸着法等によりはんだを形成し、リフ
トオフ技術により前記レジストを除去することにより、
はんだ層８を形成する［図３（ａ）参照］。
示す。図３は、本実施例の作業手順の各進捗段階を説明
する図である。本実施例は、前記第二実施例より更に工
程を簡略化するため、転写用基板６上に形成する下地金
属７の形成工程を省略したものであり、はんだとのぬれ
性に劣る材料として、例えばシリコン，チタン，モリブ
デン等からなる転写用基板６の上に、フィルム状の厚膜
レジスト（例えば、デュポン社の商品名「リストン」）
あるいは液状のレジスト（例えば、シプレー社のＡＺ系
レジスト）を用いて所望の形状・ピッチからなる穴あけ
を行った後、真空蒸着法等によりはんだを形成し、リフ
トオフ技術により前記レジストを除去することにより、
はんだ層８を形成する［図３（ａ）参照］。
【００２０】この後、はんだバンプ９と対向する位置に
下地電極１０を形成したチップ２を、はんだバンプ９を
形成した転写用基板６とチップ２とを電極が対向するよ
うにアライメントし［図３（ｂ）参照］、真空中あるい
は水素等の還元雰囲気中、またはフラックス雰囲気中で
加熱溶融の後［図３（ｃ）参照］、転写用基板６とチッ
プ２とを引き離し、はんだバンプ９をチップ２の下地電
極１０に転写する［図３（ｄ）参照］方法である。次い
で、爾後工程は前記第二実施例と同一手順を踏んで実行
される［図３（ｅ）〜（ｆ）参照］。
下地電極１０を形成したチップ２を、はんだバンプ９を
形成した転写用基板６とチップ２とを電極が対向するよ
うにアライメントし［図３（ｂ）参照］、真空中あるい
は水素等の還元雰囲気中、またはフラックス雰囲気中で
加熱溶融の後［図３（ｃ）参照］、転写用基板６とチッ
プ２とを引き離し、はんだバンプ９をチップ２の下地電
極１０に転写する［図３（ｄ）参照］方法である。次い
で、爾後工程は前記第二実施例と同一手順を踏んで実行
される［図３（ｅ）〜（ｆ）参照］。
【００２１】なお、前記第一から第三実施例では、はん
だとのぬれ性に劣る材料としてシリコン，チタン，モリ
ブデン等を転写用基板６として用いたが、これに代わ
り、石英やガラス等の無機材料を用いても良いし、ポリ
イミド等の有機材料を転写用基板６として用いることが
出来るのは、言うまでもない。
だとのぬれ性に劣る材料としてシリコン，チタン，モリ
ブデン等を転写用基板６として用いたが、これに代わ
り、石英やガラス等の無機材料を用いても良いし、ポリ
イミド等の有機材料を転写用基板６として用いることが
出来るのは、言うまでもない。
【００２２】又、図４（ａ）（ｂ）に示すように、はん
だぬれ性に劣る基板あるいは石英やガラス等の無機材料
基板あるいはポリイミド等の有機材料基板等に代えて、
はんだのぬれ性に劣る金属を全面または一部に所望の形
状からなるメタライズを施し、はんだのダム１２を形成
した転写用基板６を用いることも出来る。さらに、図５
（ａ）（ｂ）に示すように、前記ぬれ性に劣る材料で形
成した基板あるいは前記無機材料基板あるいは有機材料
基板の上に所望の形状・ピッチからなる複数のドット状
の窪み１３を化学エッチングや反応性イオンエッチング
で形成した基板を用いることもできる。
だぬれ性に劣る基板あるいは石英やガラス等の無機材料
基板あるいはポリイミド等の有機材料基板等に代えて、
はんだのぬれ性に劣る金属を全面または一部に所望の形
状からなるメタライズを施し、はんだのダム１２を形成
した転写用基板６を用いることも出来る。さらに、図５
（ａ）（ｂ）に示すように、前記ぬれ性に劣る材料で形
成した基板あるいは前記無機材料基板あるいは有機材料
基板の上に所望の形状・ピッチからなる複数のドット状
の窪み１３を化学エッチングや反応性イオンエッチング
で形成した基板を用いることもできる。
【００２３】
【発明の効果】以上のように、本発明は、半導体素子等
の電極部の直上にはんだバンプを形成するのではなく、
はんだのぬれ性に劣る転写用基板上にはんだバンプを前
もって形成した後、半導体素子等の電極部に転写する方
法であるため、従来のフォトリソグラフィー技術によ
り、転写用基板上に微小かつ高精度で所望のピッチや素
子サイズに容易に対応できるはんだが形成でき、はんだ
を加熱溶融しはんだバンプを形成した後、このようなは
んだバンプを形成した転写用基板上に半導体素子等のチ
ップを載せ、再度はんだを加熱溶融することにより、は
んだバンプを転写用基板から半導体素子等の電極部に一
度に転写することができ、さらに配線基板や他の半導体
素子等のチップに、作業性よく接続実装することが出来
る。また、半導体素子以外の基板上に、前もって良品の
はんだバンプを形成しているため、工程の歩留まりなら
びに生産性の向上が計れる等、優れた有用性を発揮す
る。
の電極部の直上にはんだバンプを形成するのではなく、
はんだのぬれ性に劣る転写用基板上にはんだバンプを前
もって形成した後、半導体素子等の電極部に転写する方
法であるため、従来のフォトリソグラフィー技術によ
り、転写用基板上に微小かつ高精度で所望のピッチや素
子サイズに容易に対応できるはんだが形成でき、はんだ
を加熱溶融しはんだバンプを形成した後、このようなは
んだバンプを形成した転写用基板上に半導体素子等のチ
ップを載せ、再度はんだを加熱溶融することにより、は
んだバンプを転写用基板から半導体素子等の電極部に一
度に転写することができ、さらに配線基板や他の半導体
素子等のチップに、作業性よく接続実装することが出来
る。また、半導体素子以外の基板上に、前もって良品の
はんだバンプを形成しているため、工程の歩留まりなら
びに生産性の向上が計れる等、優れた有用性を発揮す
る。
【図１】本発明の第一実施例の作業手順を説明する図で
あって、（ａ）〜（ｈ）は各進捗段階を示す。
あって、（ａ）〜（ｈ）は各進捗段階を示す。
【図２】本発明の第二実施例の作業手順を説明する図で
あって、（ａ）〜（ｇ）は各進捗段階を示す。
あって、（ａ）〜（ｇ）は各進捗段階を示す。
【図３】本発明の第三実施例の作業手順を説明する図で
あって、（ａ）〜（ｆ）は各進捗段階を示す。
あって、（ａ）〜（ｆ）は各進捗段階を示す。
【図４】転写用基板の代わりに、はんだぬれ性に劣る金
属を全面又は一部に所望の形状からなるメタライズを施
してはんだのダムを形成した金属基板を用いた場合の本
発明の他の実施例であって、（ａ）及び（ｂ）はその一
部手順説明図である。
属を全面又は一部に所望の形状からなるメタライズを施
してはんだのダムを形成した金属基板を用いた場合の本
発明の他の実施例であって、（ａ）及び（ｂ）はその一
部手順説明図である。
【図５】転写用基板の上に、所望の形状・ピッチからな
る複数のドット状の窪みを化学エッチングや反応性イオ
ンエッチングで形成した基板を用いた場合の本発明のさ
らに別の実施例であって、（ａ）及び（ｂ）はその一部
手順説明図である。
る複数のドット状の窪みを化学エッチングや反応性イオ
ンエッチングで形成した基板を用いた場合の本発明のさ
らに別の実施例であって、（ａ）及び（ｂ）はその一部
手順説明図である。
【図６】従来の技術を示す図で、（ａ）はワイヤボンデ
ィング法，（ｂ）はＴＡＢ法，（ｃ）は従来のフリップ
チップ法を示す図である。
ィング法，（ｂ）はＴＡＢ法，（ｃ）は従来のフリップ
チップ法を示す図である。
１…配線基板 ２…半導体素子等のチップ ３…ボンディングワイヤ ４…リード端子 ５，９…はんだバンプ ６…転写用基板 ７…下地金属 ８…はんだ層 １０，１１…下地電極
Claims (3)
- 【請求項１】はんだバンプを用いて半導体素子等のチッ
プからの端子取り出しを行うフリップチップ法におい
て、はんだとはんだぬれ性に劣る転写用基板の上に、直
接、適宜方法で所望の形状・ピッチからなる複数のドッ
ト状のはんだ層を形成し、又は、前記転写用基板の上に
適宜方法で前記はんだとのぬれ性に優れ目標としている
はんだバンプ直径より少許小さい直径で所望のピッチか
らなる複数のドット状の下地金属の上に適宜方法で所望
の形状からなるはんだ層を形成し、当該はんだ層を形成
した後にはんだ層を真空中あるいは水素などの還元雰囲
気中あるいはフラックス雰囲気中で加熱溶融しドット状
のはんだバンプを形成し、当該はんだバンプと対向する
位置に半導体素子等のチップの電極部をアライメント
し、前記はんだバンプを真空中あるいは水素等の還元雰
囲気中あるいはフラックス雰囲気中で加熱溶融すること
により、はんだバンプを前記半導体素子等のチップの前
記電極部に転写し、前記はんだバンプを転写した前記半
導体素子等のチップを、当該半導体素子等のチップを搭
載する配線基板あるいは他の半導体素子等のチップの電
極部と対向する位置にアライメントし、再度前記はんだ
層を真空中あるいは水素等の還元雰囲気中あるいはフラ
ックス雰囲気中で加熱溶融し、前記はんだバンプを前記
半導体素子等のチップと前記配線基板あるいは他の半導
体素子等のチップの間を端子接続することを特徴とする
チップの配線基板等実装方法 - 【請求項２】転写用基板あるいは下地金属の上にはんだ
層を形成した後に、前記はんだ層と対向する位置に半導
体素子等のチップの電極部をアライメントし、前記はん
だ層を真空中あるいは水素等の還元雰囲気中あるいはフ
ラックス雰囲気中で加熱溶融することによりはんだバン
プを形成し、同時に前記半導体素子等のチップの電極部
にはんだバンプを転写し、前記はんだバンプを転写した
前記半導体素子等のチップを、当該半導体素子等のチッ
プを搭載する配線基板あるいは他の半導体素子等のチッ
プの電極部と対向する位置にアライメントし、再度前記
はんだ層を真空中あるいは水素等の還元雰囲気中あるい
はフラックス雰囲気中で加熱溶融し、前記はんだバンプ
を前記半導体素子等のチップと前記配線基板あるいは他
の半導体素子等のチップの間を端子接続することを特徴
とするチップの配線基板等実装方法 - 【請求項３】はんだぬれ性に劣る金属を全面又は一部に
所望の形状からなるメタライズを施してはんだのダムを
形成した金属基板、あるいは、前記転写用基板に所望の
形状・ピッチからなる複数のドット状の窪みを化学エッ
チングや反応性イオンエッチング等適宜方法で形成した
基板を用い、前記基板の上に真空蒸着法あるいはめっき
法で所望の形状・ピッチからなる複数のドット状のはん
だを形成し、当該はんだ層を形成した後にはんだ層を真
空中あるいは水素などの還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融しドット状のはんだバンプを形成
し、当該はんだバンプと対向する位置に半導体素子等の
チップの電極部をアライメントし、前記はんだバンプを
真空中あるいは水素等の還元雰囲気中あるいはフラック
ス雰囲気中で加熱溶融することにより、はんだバンプを
前記半導体素子等のチップの前記電極部に転写し、前記
はんだバンプを転写した前記半導体素子等のチップを、
当該半導体素子等のチップを搭載する配線基板あるいは
他の半導体素子等のチップの電極部と対向する位置にア
ライメントし、再度前記はんだ層を真空中あるいは水素
等の還元雰囲気中あるいはフラックス雰囲気中で加熱溶
融し、前記はんだバンプを前記半導体素子等のチップと
前記配線基板あるいは他の半導体素子等のチップの間を
端子接続することを特徴とするチップの配線基板等実装
方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33528791A JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33528791A JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166880A true JPH05166880A (ja) | 1993-07-02 |
| JP3003098B2 JP3003098B2 (ja) | 2000-01-24 |
Family
ID=18286836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33528791A Expired - Lifetime JP3003098B2 (ja) | 1991-12-18 | 1991-12-18 | チップの配線基板等実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003098B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004578A1 (en) * | 1998-07-15 | 2000-01-27 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Method for transferring solder to a device and/or testing the device |
| US8033016B2 (en) | 2005-04-15 | 2011-10-11 | Panasonic Corporation | Method for manufacturing an electrode and electrode component mounted body |
-
1991
- 1991-12-18 JP JP33528791A patent/JP3003098B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004578A1 (en) * | 1998-07-15 | 2000-01-27 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Method for transferring solder to a device and/or testing the device |
| US6409073B1 (en) | 1998-07-15 | 2002-06-25 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Method for transfering solder to a device and/or testing the device |
| US8033016B2 (en) | 2005-04-15 | 2011-10-11 | Panasonic Corporation | Method for manufacturing an electrode and electrode component mounted body |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3003098B2 (ja) | 2000-01-24 |
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