JPH07122589A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07122589A JPH07122589A JP26449893A JP26449893A JPH07122589A JP H07122589 A JPH07122589 A JP H07122589A JP 26449893 A JP26449893 A JP 26449893A JP 26449893 A JP26449893 A JP 26449893A JP H07122589 A JPH07122589 A JP H07122589A
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- insulating material
- photosensitive insulating
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 個別に分断された半導体素子を、複雑なバン
プ形成を行うことなく、スルーホールを形成した基板に
フリップチップ接続することによって、製造コストを低
減し、生産性を向上させた半導体装置を提供する。 【構成】 感光性絶縁材料３を介して、半導体素子１を
スルーホール部５が形成された遮光性の配線基板２にフ
リップチップ接続する。配線基板２の裏面より光を照射
させて、スルーホール部の感光性絶縁材料３を選択的に
除去し、半導体素子１の電極部４を露出させて、感光性
絶縁材料３が除去された部分に半田などの導電材７を充
填し、半導体素子１と配線基板２の電気的接続を得る。
プ形成を行うことなく、スルーホールを形成した基板に
フリップチップ接続することによって、製造コストを低
減し、生産性を向上させた半導体装置を提供する。 【構成】 感光性絶縁材料３を介して、半導体素子１を
スルーホール部５が形成された遮光性の配線基板２にフ
リップチップ接続する。配線基板２の裏面より光を照射
させて、スルーホール部の感光性絶縁材料３を選択的に
除去し、半導体素子１の電極部４を露出させて、感光性
絶縁材料３が除去された部分に半田などの導電材７を充
填し、半導体素子１と配線基板２の電気的接続を得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】ベアチップをフェイスダウン状態で配線
基板に搭載するフリップチップ実装は高密度実装が可能
であり、信号伝達遅延が少ないなど、多くの長所を有す
る実装方法であり、今後ますます需要の伸びが期待され
ている。フリップチップ接続は、図３に示すように半導
体素子１の電極部４上に形成された半田，金等のバンプ
８を介して半導体素子１と導体配線６を有する配線基板
２が接続される構造になっているため、使用環境の温度
変化や素子の発熱に伴って、バンプ部に素子と基板の熱
膨張差に起因する繰り返しひずみが重畳し、最終的には
破断に至るという欠点があり、このため、素子の材料と
熱膨張係数差が少なく、ソリやうねりのないセラミック
製の基板を使用することが多かった。さらに、高い信頼
性が要求されるものには、半導体素子１と配線基板２の
間隙を適切な封止樹脂９で充填する方法がとられてい
る。
基板に搭載するフリップチップ実装は高密度実装が可能
であり、信号伝達遅延が少ないなど、多くの長所を有す
る実装方法であり、今後ますます需要の伸びが期待され
ている。フリップチップ接続は、図３に示すように半導
体素子１の電極部４上に形成された半田，金等のバンプ
８を介して半導体素子１と導体配線６を有する配線基板
２が接続される構造になっているため、使用環境の温度
変化や素子の発熱に伴って、バンプ部に素子と基板の熱
膨張差に起因する繰り返しひずみが重畳し、最終的には
破断に至るという欠点があり、このため、素子の材料と
熱膨張係数差が少なく、ソリやうねりのないセラミック
製の基板を使用することが多かった。さらに、高い信頼
性が要求されるものには、半導体素子１と配線基板２の
間隙を適切な封止樹脂９で充填する方法がとられてい
る。
【０００３】また、特開平５−４７８４７に示すよう
に、細密ピッチのＩＣチップをフレキシブル基板に実装
するため、ポリイミドテープに穴あけを行い、バンプを
穴内に設けた技術が開示されている。
に、細密ピッチのＩＣチップをフレキシブル基板に実装
するため、ポリイミドテープに穴あけを行い、バンプを
穴内に設けた技術が開示されている。
【０００４】
【発明が解決しようとする課題】ところで、今後、優れ
た特徴を有するフリップチップ実装方式が広く普及する
には、製造技術の向上、製造コストの低減等が大きな課
題となっている。従来のフリップチップ実装方法は、上
記のように高価なセラミック製の基板を使用したり、繁
雑なバンプ形成工程を経る必要があり、コストや生産性
の面ではおのずから限界があった。
た特徴を有するフリップチップ実装方式が広く普及する
には、製造技術の向上、製造コストの低減等が大きな課
題となっている。従来のフリップチップ実装方法は、上
記のように高価なセラミック製の基板を使用したり、繁
雑なバンプ形成工程を経る必要があり、コストや生産性
の面ではおのずから限界があった。
【０００５】また、フリップチップ接続に使用される基
板の種類については、セラミック以外にシリコン基板や
プリント基板等の使用も可能であるが、さらにフリップ
チップ実装の用途を広げる意味においては、スルーホー
ルが形成されたフレキシブル基板をはじめ、様々な基板
への適用が望まれる。しかしながら、フレキシブル基板
では、基板に素子を搭載する際に基板のうねりやソリが
障害となり、良好に素子と基板を接続することが困難で
あった。
板の種類については、セラミック以外にシリコン基板や
プリント基板等の使用も可能であるが、さらにフリップ
チップ実装の用途を広げる意味においては、スルーホー
ルが形成されたフレキシブル基板をはじめ、様々な基板
への適用が望まれる。しかしながら、フレキシブル基板
では、基板に素子を搭載する際に基板のうねりやソリが
障害となり、良好に素子と基板を接続することが困難で
あった。
【０００６】また、フリップチップ接続を行うために
は、バンプ付きの素子を入手するか、もしくは素子を形
成したウェーハを入手してバンプを形成する必要がある
が、現状ではいずれも入手が困難であるといった問題点
があった。
は、バンプ付きの素子を入手するか、もしくは素子を形
成したウェーハを入手してバンプを形成する必要がある
が、現状ではいずれも入手が困難であるといった問題点
があった。
【０００７】一方、特開平５−４７８４７に示されてい
るように、テープキャリアのインナーリードボンディン
グの場合、リードの材料が銅、バンプの材料が金である
とすると、この時の接続条件は、ボンディングツール温
度が５００℃前後、ボンディング時間１秒程度と予測さ
れ、かなりの高温で実装することになる。その結果、基
板の変形により接続が著しく困難になると予想される。
るように、テープキャリアのインナーリードボンディン
グの場合、リードの材料が銅、バンプの材料が金である
とすると、この時の接続条件は、ボンディングツール温
度が５００℃前後、ボンディング時間１秒程度と予測さ
れ、かなりの高温で実装することになる。その結果、基
板の変形により接続が著しく困難になると予想される。
【０００８】そこで本発明の目的は、ウェハーから分断
された素子単体にバンプを形成することなく直接基板に
フリップチップ接続することによって、低コストで生産
性に優れた信頼性の高い半導体装置を提供すること、さ
らにソリやうねりの生じやすいフィルム状のフレキシブ
ル基板や薄型のプリント基板へ半導体素子をフリップチ
ップ接続した半導体装置及びその製造方法を提供するこ
とにある。
された素子単体にバンプを形成することなく直接基板に
フリップチップ接続することによって、低コストで生産
性に優れた信頼性の高い半導体装置を提供すること、さ
らにソリやうねりの生じやすいフィルム状のフレキシブ
ル基板や薄型のプリント基板へ半導体素子をフリップチ
ップ接続した半導体装置及びその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
電極部を有する素子と、導体配線と電気的に接続された
スルーホール部を有する配線基板と、上記素子と上記配
線基板との間に感光性絶縁材料とを備え、上記電極部と
上記スルーホール部が対向する位置に整合され、かつ導
体材により電気的に接続されたことを特徴とする。
電極部を有する素子と、導体配線と電気的に接続された
スルーホール部を有する配線基板と、上記素子と上記配
線基板との間に感光性絶縁材料とを備え、上記電極部と
上記スルーホール部が対向する位置に整合され、かつ導
体材により電気的に接続されたことを特徴とする。
【００１０】本発明の半導体装置の製造方法は、電極部
を有する素子もしくは導体配線と電気的に接続されたス
ルーホール部を有する配線基板上に感光性絶縁材料を形
成する工程と、上記電極部と上記スルーホール部とを位
置合わせして上記素子と上記配線基板とを接着する工程
と、上記配線基板をマスクにして上記スルーホール部に
光を照射して上記感光性絶縁材料を感光して選択的に除
去し上記電極部を露出する工程と、上記電極部と上記ス
ルーホール部とを導電材により接続する工程と、を特徴
とする。
を有する素子もしくは導体配線と電気的に接続されたス
ルーホール部を有する配線基板上に感光性絶縁材料を形
成する工程と、上記電極部と上記スルーホール部とを位
置合わせして上記素子と上記配線基板とを接着する工程
と、上記配線基板をマスクにして上記スルーホール部に
光を照射して上記感光性絶縁材料を感光して選択的に除
去し上記電極部を露出する工程と、上記電極部と上記ス
ルーホール部とを導電材により接続する工程と、を特徴
とする。
【００１１】
【作用】ウェーハから分断された半導体素子単体を直
接、基板に搭載するので、入手困難なバンプ付半導体素
子もしくは素子を形成したウェーハにバンプを形成する
ことが不要になり、低コスト化が図れる。
接、基板に搭載するので、入手困難なバンプ付半導体素
子もしくは素子を形成したウェーハにバンプを形成する
ことが不要になり、低コスト化が図れる。
【００１２】また、スルーホールが形成されたフィルム
状のフレキシブル基板や薄型のプリント基板にフリップ
チップ接続が可能となり、フリップチップ実装の用途が
広がる。
状のフレキシブル基板や薄型のプリント基板にフリップ
チップ接続が可能となり、フリップチップ実装の用途が
広がる。
【００１３】また、半田による接続方法を用いたとして
も接続に要する温度は、高々２００℃程度であり、比較
的低温で実装が可能となるので接続が容易となる。
も接続に要する温度は、高々２００℃程度であり、比較
的低温で実装が可能となるので接続が容易となる。
【００１４】さらに、半導体素子と配線基板の間に感光
性樹脂等の感光性絶縁材料が充填されているため、機械
的強度及び耐湿信頼性が向上する。
性樹脂等の感光性絶縁材料が充填されているため、機械
的強度及び耐湿信頼性が向上する。
【００１５】
【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。
説明する。
【００１６】図１に、本実施例に係る半導体装置の断面
構造を示す。ここで、１は半導体素子、２は遮光性の配
線基板、３は感光性絶縁材料、４は半導体素子の電極
部、５はスルーホール部、６は導体配線、７は半田から
なる導電材を示している。
構造を示す。ここで、１は半導体素子、２は遮光性の配
線基板、３は感光性絶縁材料、４は半導体素子の電極
部、５はスルーホール部、６は導体配線、７は半田から
なる導電材を示している。
【００１７】図２に、本実施例に係る半導体装置の製造
方法を示す。まず、個別に分断された半導体素子１もし
くはスルーホール５の形成された配線基板１に、例えば
感光性ポリイミドなどの半透明もしくは透明の感光性絶
縁材料３を塗布し、半導体素子１の電極部４と、電極部
４に対向する位置に設けられた基板のスルーホール部５
とを位置決めしたのち、半導体素子を配線基板２に仮接
続する。このとき、配線基板２を半導体素子搭載装置の
テーブル（図示せず）に、例えば真空吸着させるなど、
配線基板２の平坦性が保たれた状態で半導体素子１を配
線基板２に搭載すれば、真空吸着を解除しても感光性絶
縁材料３の粘着性によって半導体素子１と配線基板２が
仮固定された状態に保つことが可能となる（図２
（ａ））。次に、感光性絶縁材料３を硬化させ、半導体
素子１と配線基板２を固定する。さらに、配線基板２の
裏面（半導体素子１の搭載されていない面）から光を照
射する。このとき、基板のスルーホール部５を通って、
感光性絶縁材料３に光が照射され、その他の部分は光が
配線基板２に遮断されるために、半導体素子１と配線基
板２の間に介在している感光性絶縁材料３は基板２のス
ルーホール部５だけが感光されることになる（図２
（ｂ））。すなわち、配線基板２をフォトマスクの代替
えとして使用する。
方法を示す。まず、個別に分断された半導体素子１もし
くはスルーホール５の形成された配線基板１に、例えば
感光性ポリイミドなどの半透明もしくは透明の感光性絶
縁材料３を塗布し、半導体素子１の電極部４と、電極部
４に対向する位置に設けられた基板のスルーホール部５
とを位置決めしたのち、半導体素子を配線基板２に仮接
続する。このとき、配線基板２を半導体素子搭載装置の
テーブル（図示せず）に、例えば真空吸着させるなど、
配線基板２の平坦性が保たれた状態で半導体素子１を配
線基板２に搭載すれば、真空吸着を解除しても感光性絶
縁材料３の粘着性によって半導体素子１と配線基板２が
仮固定された状態に保つことが可能となる（図２
（ａ））。次に、感光性絶縁材料３を硬化させ、半導体
素子１と配線基板２を固定する。さらに、配線基板２の
裏面（半導体素子１の搭載されていない面）から光を照
射する。このとき、基板のスルーホール部５を通って、
感光性絶縁材料３に光が照射され、その他の部分は光が
配線基板２に遮断されるために、半導体素子１と配線基
板２の間に介在している感光性絶縁材料３は基板２のス
ルーホール部５だけが感光されることになる（図２
（ｂ））。すなわち、配線基板２をフォトマスクの代替
えとして使用する。
【００１８】次に、このスルーホール部５の感光された
部分を現像液によって溶解する。このとき、スルーホー
ル部５の感光性絶縁材料３が円柱状に除去され、半導体
素子１の電極部４と配線基板２のスルーホール部５が位
置決めされているので、スルーホール部５を配線基板２
裏面からみると、半導体素子１の電極部４が露出された
状態になる。通常、素子の電極の材料はアルミニウムが
使用されており、直接半田による接続を行うことができ
ないので、中間金属層と呼ばれる半田の拡散防止と濡れ
性向上を目的とした金属層（図示せず）をスパッタリン
グや真空蒸着によって形成する。
部分を現像液によって溶解する。このとき、スルーホー
ル部５の感光性絶縁材料３が円柱状に除去され、半導体
素子１の電極部４と配線基板２のスルーホール部５が位
置決めされているので、スルーホール部５を配線基板２
裏面からみると、半導体素子１の電極部４が露出された
状態になる。通常、素子の電極の材料はアルミニウムが
使用されており、直接半田による接続を行うことができ
ないので、中間金属層と呼ばれる半田の拡散防止と濡れ
性向上を目的とした金属層（図示せず）をスパッタリン
グや真空蒸着によって形成する。
【００１９】次に、スルーホール部５に印刷などの手法
によって半田からなる導電材７を供給し、半田からなる
導電材７を溶融凝固させる。本発明において使用される
配線基板２は、スルーホール部５内面に形成された導電
材７が、基板の表面もしくは基板の内部に形成された導
体配線６と電気的に接続されているので、半導体素子１
と配線基板２とが電気的に接続されることになる。さら
に、スルーホール部５以外の余分な金属層をエッチング
等により除去するが、このとき、中間金属層だけを溶解
し、半田を溶解しないエッチング液を用いることによ
り、自動的に不要な金属層だけが選択的にエッチングで
きる。以上で一連の工程が完了する（図２（ｃ））。こ
こでは、単一の半導体素子を基板に搭載する方法を示し
たが、同様の方法で複数の半導体素子をひとつの基板に
搭載することも可能である。
によって半田からなる導電材７を供給し、半田からなる
導電材７を溶融凝固させる。本発明において使用される
配線基板２は、スルーホール部５内面に形成された導電
材７が、基板の表面もしくは基板の内部に形成された導
体配線６と電気的に接続されているので、半導体素子１
と配線基板２とが電気的に接続されることになる。さら
に、スルーホール部５以外の余分な金属層をエッチング
等により除去するが、このとき、中間金属層だけを溶解
し、半田を溶解しないエッチング液を用いることによ
り、自動的に不要な金属層だけが選択的にエッチングで
きる。以上で一連の工程が完了する（図２（ｃ））。こ
こでは、単一の半導体素子を基板に搭載する方法を示し
たが、同様の方法で複数の半導体素子をひとつの基板に
搭載することも可能である。
【００２０】また、上記実施例においては、半導体素子
の電極部と基板のスルーホール部との接続は、半田を用
いて行っているが、例えば、印刷などによってスルーホ
ール部だけに選択的に供給した導電性ペーストを硬化さ
せることによって接続を行うことも可能であるし、金な
どの材料を蒸着やメッキによって選択的にスルーホール
部に供給することによっても可能である。
の電極部と基板のスルーホール部との接続は、半田を用
いて行っているが、例えば、印刷などによってスルーホ
ール部だけに選択的に供給した導電性ペーストを硬化さ
せることによって接続を行うことも可能であるし、金な
どの材料を蒸着やメッキによって選択的にスルーホール
部に供給することによっても可能である。
【００２１】さらに、図３に示す従来の半導体素子のフ
リップチップ接続によれば、あらかじめ半導体素子にバ
ンプを形成する必要があるが、本発明では繁雑なバンプ
形成工程を省略することが可能であり、基板のソリやう
ねりの発生しやすいフレキシブル基板や薄型のプリント
基板へのフリップチップ接続も容易にできる。
リップチップ接続によれば、あらかじめ半導体素子にバ
ンプを形成する必要があるが、本発明では繁雑なバンプ
形成工程を省略することが可能であり、基板のソリやう
ねりの発生しやすいフレキシブル基板や薄型のプリント
基板へのフリップチップ接続も容易にできる。
【００２２】
【発明の効果】本発明は、感光性絶縁材料を介して半導
体素子をスルーホールを形成した基板にフリップチップ
接続し、スルーホール部の感光性材料を選択的に除去し
た後、露出された半導体素子の電極部とスルーホール部
を導電性材料によって接続するものである。したがっ
て、本発明によれば、バンプ付きの半導体素子を入手す
ること、もしくは、素子を形成した半導体ウェーハを入
手した後、繁雑なバンプ工程を経ることなくフリップチ
ップ接続を行うことが可能となる。また、比較的低温で
実装できるためソリやうねりの発生しやすいフレキシブ
ル基板や薄型のプリント基板へのフリップチップ接続が
容易になる。
体素子をスルーホールを形成した基板にフリップチップ
接続し、スルーホール部の感光性材料を選択的に除去し
た後、露出された半導体素子の電極部とスルーホール部
を導電性材料によって接続するものである。したがっ
て、本発明によれば、バンプ付きの半導体素子を入手す
ること、もしくは、素子を形成した半導体ウェーハを入
手した後、繁雑なバンプ工程を経ることなくフリップチ
ップ接続を行うことが可能となる。また、比較的低温で
実装できるためソリやうねりの発生しやすいフレキシブ
ル基板や薄型のプリント基板へのフリップチップ接続が
容易になる。
【００２３】さらに、半導体素子と配線基板間に感光性
絶縁材料があるため、機械的強度及び耐湿信頼性が向上
すると共に、製造工程を簡略化できる。
絶縁材料があるため、機械的強度及び耐湿信頼性が向上
すると共に、製造工程を簡略化できる。
【図１】本発明の実施例に係る半導体装置の断面構造を
説明するための図である。
説明するための図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明するための図である。
説明するための図である。
【図３】従来のフリップチップ方式によって製造された
半導体装置の断面を説明するための図である。
半導体装置の断面を説明するための図である。
１ 半導体素子 ２ 配線基板 ３ 感光性絶縁材料 ４ 電極部 ５ スルーホール部 ６ 導体配線 ７ 導電材 ８ バンプ ９ 封止樹脂
Claims (2)
- 【請求項１】 電極部を有する素子と、導体配線と電気
的に接続されたスルーホール部を有する配線基板と、上
記素子と上記配線基板との間に感光性絶縁材料とを備
え、上記電極部と上記スルーホール部が対向する位置に
整合され、かつ導電材により電気的に接続されたことを
特徴とする半導体装置。 - 【請求項２】 電極部を有する素子もしくは導体配線と
電気的に接続されたスルーホール部を有する配線基板上
に感光性絶縁材料を形成する工程と、 上記電極部と上記スルーホール部とを位置合わせして上
記素子と上記配線基板とを接着する工程と、 上記配線基板をマスクにして上記スルーホール部に光を
照射して上記感光性絶縁材料を感光して選択的に除去し
上記電極部を露出する工程と、 上記電極部と上記スルーホール部とを導電材により接続
する工程と、を特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449893A JPH07122589A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449893A JPH07122589A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122589A true JPH07122589A (ja) | 1995-05-12 |
Family
ID=17404077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26449893A Pending JPH07122589A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122589A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269551B1 (ko) * | 1996-07-18 | 2000-10-16 | 가네꼬 히사시 | 반도체 패키지 장치 및 그 제조 방법(Packaged semiconductor device and method of manufacturing the same) |
| US6744122B1 (en) | 1999-10-04 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
| US8026584B2 (en) | 2007-10-18 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof |
-
1993
- 1993-10-22 JP JP26449893A patent/JPH07122589A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269551B1 (ko) * | 1996-07-18 | 2000-10-16 | 가네꼬 히사시 | 반도체 패키지 장치 및 그 제조 방법(Packaged semiconductor device and method of manufacturing the same) |
| US6744122B1 (en) | 1999-10-04 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
| US8026584B2 (en) | 2007-10-18 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof |
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