JPH0548269A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
- Publication number
- JPH0548269A JPH0548269A JP20284491A JP20284491A JPH0548269A JP H0548269 A JPH0548269 A JP H0548269A JP 20284491 A JP20284491 A JP 20284491A JP 20284491 A JP20284491 A JP 20284491A JP H0548269 A JPH0548269 A JP H0548269A
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- Japan
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- via hole
- insulating layer
- lower conductor
- yag laser
- conductor
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- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 多層配線基板のビアホール形成法にＹＡＧレ
ーザを用いることで直径１００μｍ以下のビアホールを
形成し、更にそのビアホール部の上下導体間の接続を安
定させるものである。 【構成】 多層配線基板の製造方法において、下部導体
２を有するベース基板１の上面全体に絶縁層３を形成し
た後、前記絶縁層３の下部導体２上の部分にＹＡＧレー
ザによりビアホール６を設け、その後前記絶縁層３上に
前記ビアホール６を通して下部導体２に接続される上部
導体５を形成するものである。
ーザを用いることで直径１００μｍ以下のビアホールを
形成し、更にそのビアホール部の上下導体間の接続を安
定させるものである。 【構成】 多層配線基板の製造方法において、下部導体
２を有するベース基板１の上面全体に絶縁層３を形成し
た後、前記絶縁層３の下部導体２上の部分にＹＡＧレー
ザによりビアホール６を設け、その後前記絶縁層３上に
前記ビアホール６を通して下部導体２に接続される上部
導体５を形成するものである。
Description
【０００１】
【産業上の利用分野】本発明は多層プリント配線基板等
の多層配線基板の製造方法に関するものである。
の多層配線基板の製造方法に関するものである。
【０００２】
【従来の技術】近年、電子部品の小型軽量化の要求にと
もない、多層プリント配線基板の配線幅やスルーホー
ル，ビアホール径の縮小化が行われている。パターン形
成においては、主としてスクリーン印刷法が用いられて
おり、技術動向として、従来、配線幅１５０μｍであっ
たものが、最近のスクリーンマスクの開発により配線幅
７５μｍ程度のプリント配線基板の量産が可能になって
きた。一方、ビアホールについては、径が２００〜３０
０μｍのものが量産されているが、今後縮小化されても
スクリーンの制約上１５０μｍが限界と考えられてい
る。
もない、多層プリント配線基板の配線幅やスルーホー
ル，ビアホール径の縮小化が行われている。パターン形
成においては、主としてスクリーン印刷法が用いられて
おり、技術動向として、従来、配線幅１５０μｍであっ
たものが、最近のスクリーンマスクの開発により配線幅
７５μｍ程度のプリント配線基板の量産が可能になって
きた。一方、ビアホールについては、径が２００〜３０
０μｍのものが量産されているが、今後縮小化されても
スクリーンの制約上１５０μｍが限界と考えられてい
る。
【０００３】このようなスクリーン印刷法を用いたビア
ホール形成について図面を用いて説明する。図２はスク
リーン印刷法でビアホールを形成する場合の構成を示す
ものである。１はベース基板、２は下部導体、３は絶縁
層、４はビアホール部、５は上部導体である。
ホール形成について図面を用いて説明する。図２はスク
リーン印刷法でビアホールを形成する場合の構成を示す
ものである。１はベース基板、２は下部導体、３は絶縁
層、４はビアホール部、５は上部導体である。
【０００４】このような構成での製造工程は、まず図２
（ａ）に示すようにベース基板１上に下部導体２を形成
し、次に図２（ｂ）に示すようにスクリーン印刷により
ビアホール部４のパターンを有する絶縁層３を形成す
る。更にその後図２（ｃ）に示すように上部導体５を絶
縁層３上に形成するとともに、ビアホール部４を通して
上下の導体の接続を行い、回路を形成する。
（ａ）に示すようにベース基板１上に下部導体２を形成
し、次に図２（ｂ）に示すようにスクリーン印刷により
ビアホール部４のパターンを有する絶縁層３を形成す
る。更にその後図２（ｃ）に示すように上部導体５を絶
縁層３上に形成するとともに、ビアホール部４を通して
上下の導体の接続を行い、回路を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなスクリーン印刷によるビアホール形成の場合、スク
リーン版のビアホール解像度に限界があり、ビアホール
の最小径は１５０μｍ程度が限界であると考えられてい
る。
うなスクリーン印刷によるビアホール形成の場合、スク
リーン版のビアホール解像度に限界があり、ビアホール
の最小径は１５０μｍ程度が限界であると考えられてい
る。
【０００６】また、絶縁層をエッチングしてビアホール
を形成するフォトリソ工法では、ビアホール径を１００
μｍ以下にできる厚膜の絶縁材料の選択に制限があり、
容易に形成できなく、そのため量産性が悪く、コストが
高くなるという課題がある。
を形成するフォトリソ工法では、ビアホール径を１００
μｍ以下にできる厚膜の絶縁材料の選択に制限があり、
容易に形成できなく、そのため量産性が悪く、コストが
高くなるという課題がある。
【０００７】本発明はこのような問題点を解決するもの
で、直径１００μｍ以下のビアホールを容易に形成でき
るようにすることを目的とする。
で、直径１００μｍ以下のビアホールを容易に形成でき
るようにすることを目的とする。
【０００８】
【課題を解決するための手段】この課題を解決するため
に本発明の多層配線基板の製造方法は、下部導体を有す
るベース基板の上面全体に絶縁層を形成した後、前記絶
縁層の下部導体上の部分にＹＡＧレーザによりビアホー
ルを設け、その後前記絶縁層上に前記ビアホールを通し
て下部導体に接続される上部導体を形成するものであ
る。
に本発明の多層配線基板の製造方法は、下部導体を有す
るベース基板の上面全体に絶縁層を形成した後、前記絶
縁層の下部導体上の部分にＹＡＧレーザによりビアホー
ルを設け、その後前記絶縁層上に前記ビアホールを通し
て下部導体に接続される上部導体を形成するものであ
る。
【０００９】
【作用】このＹＡＧレーザを用いることにより、直径１
００μｍ以下のビアホールが容易に形成されることとな
る。
００μｍ以下のビアホールが容易に形成されることとな
る。
【００１０】
【実施例】（実施例１）以下、本発明の一実施例につい
て図面を用いて説明をする。
て図面を用いて説明をする。
【００１１】図１は本発明の一実施例による多層プリン
ト配線基板の製造工程の要部を示すもので、図１におい
て図２と同一部分については同一番号を付している。す
なわち、本発明においては、下部導体２を有するベース
基板１の上面全体に絶縁層３を形成した後、ＹＡＧレー
ザを用いて絶縁層３の下部導体２上の部分にビアホール
６を設けたものである。
ト配線基板の製造工程の要部を示すもので、図１におい
て図２と同一部分については同一番号を付している。す
なわち、本発明においては、下部導体２を有するベース
基板１の上面全体に絶縁層３を形成した後、ＹＡＧレー
ザを用いて絶縁層３の下部導体２上の部分にビアホール
６を設けたものである。
【００１２】次に、本発明の多層プリント配線基板につ
いて具体的に説明する。まず図１（ａ）に示すようにア
ルミナセラミック基板（純度９６wt％）上に下部導体２
（Ａｇ−Ｐｄペースト）をスクリーン印刷で形成し、焼
成炉にてピーク温度８００℃〜８７０℃のピーク時間６
分〜１０分（昇温速度５０℃〜８０℃／分）の条件で焼
成した。下部導体２の厚みは６〜１０μｍである。
いて具体的に説明する。まず図１（ａ）に示すようにア
ルミナセラミック基板（純度９６wt％）上に下部導体２
（Ａｇ−Ｐｄペースト）をスクリーン印刷で形成し、焼
成炉にてピーク温度８００℃〜８７０℃のピーク時間６
分〜１０分（昇温速度５０℃〜８０℃／分）の条件で焼
成した。下部導体２の厚みは６〜１０μｍである。
【００１３】次に図１（ｂ）に示すように絶縁ペースト
をスクリーン印刷で塗膜を形成し、焼成炉にてピーク温
度８４０℃〜８７０℃、ピーク時間８分〜１０分（昇温
速度５０℃〜１００℃／分）の条件で焼成した。絶縁層
３の厚みは、下部導体２上で３０μｍ〜４０μｍであっ
た。
をスクリーン印刷で塗膜を形成し、焼成炉にてピーク温
度８４０℃〜８７０℃、ピーク時間８分〜１０分（昇温
速度５０℃〜１００℃／分）の条件で焼成した。絶縁層
３の厚みは、下部導体２上で３０μｍ〜４０μｍであっ
た。
【００１４】次に図１（ｃ）に示すようにＹＡＧレーザ
を用い、１ｗ〜１０ｗの出力のレーザ光でビアホール６
を開ける。特に、レーザ照射時に飛散する加工くずがサ
ンプルに付着しないように加工部付近の空気の強制吸引
を行う。加工後のビアホールの深さと直径を（表１）に
示す。
を用い、１ｗ〜１０ｗの出力のレーザ光でビアホール６
を開ける。特に、レーザ照射時に飛散する加工くずがサ
ンプルに付着しないように加工部付近の空気の強制吸引
を行う。加工後のビアホールの深さと直径を（表１）に
示す。
【００１５】
【表１】
【００１６】次に図１（ｄ）に示すように上部導体５を
スクリーン印刷で形成し、焼成炉にてピーク温度８００
℃〜８７０℃、ピーク時間６分〜１０分（昇温速度５０
℃〜８０℃／分）の条件で焼成した。ここで、ＹＡＧレ
ーザのパワーの変動によるビアホールの形状を安定させ
る目的で下部導体２の厚みを厚くするために、下部導体
２を２回印刷したサンプル（焼成厚み１２μｍ〜１５μ
ｍ）も同時に作成した。この場合のＹＡＧレーザ加工後
のビアホールの形状データを（表２）に示す。
スクリーン印刷で形成し、焼成炉にてピーク温度８００
℃〜８７０℃、ピーク時間６分〜１０分（昇温速度５０
℃〜８０℃／分）の条件で焼成した。ここで、ＹＡＧレ
ーザのパワーの変動によるビアホールの形状を安定させ
る目的で下部導体２の厚みを厚くするために、下部導体
２を２回印刷したサンプル（焼成厚み１２μｍ〜１５μ
ｍ）も同時に作成した。この場合のＹＡＧレーザ加工後
のビアホールの形状データを（表２）に示す。
【００１７】
【表２】
【００１８】上記の方法で作成したサンプルの上下導体
間の接続部の信頼性の評価結果について述べる。Ｆ．Ｏ
（初期オープン：接合不良）について（表１），（表
２）に示すように下部導体の厚みに関係なくＹＡＧレー
ザの出力が１ｗ〜４ｗではビアホールの接合不良が発生
した。これは、出力が小さいため、ビアホールの深さが
下部導体まで届かなかったためだと思われる。５ｗ〜１
０ｗまでは上下導体の接合不良は発生しなかった。
間の接続部の信頼性の評価結果について述べる。Ｆ．Ｏ
（初期オープン：接合不良）について（表１），（表
２）に示すように下部導体の厚みに関係なくＹＡＧレー
ザの出力が１ｗ〜４ｗではビアホールの接合不良が発生
した。これは、出力が小さいため、ビアホールの深さが
下部導体まで届かなかったためだと思われる。５ｗ〜１
０ｗまでは上下導体の接合不良は発生しなかった。
【００１９】次に環境試験である温度サイクル試験（−
３０℃３０分間、１００℃３０分間、常温１０分間）で
２５０サイクル後の結果について述べる。出力５ｗのも
のは２５０サイクルでオープン不良が発生した。また、
出力６ｗ以上のものについて２５０サイクル後で下部導
体の１回印刷のものは出力９ｗ，１０ｗで接合不良が発
生したが、下部導体の２回印刷のものは接合不良は発生
しなかった。このことから下部導体が薄いもの（１回印
刷品）はパワーを掛けすぎると下部導体が過剰に損傷を
受けて上下導体間の接合性が悪くなったと言える。ビア
ホールの直径は４４μｍ〜５９μｍ程度で１００μｍ以
下のビアホールを形成することができた。
３０℃３０分間、１００℃３０分間、常温１０分間）で
２５０サイクル後の結果について述べる。出力５ｗのも
のは２５０サイクルでオープン不良が発生した。また、
出力６ｗ以上のものについて２５０サイクル後で下部導
体の１回印刷のものは出力９ｗ，１０ｗで接合不良が発
生したが、下部導体の２回印刷のものは接合不良は発生
しなかった。このことから下部導体が薄いもの（１回印
刷品）はパワーを掛けすぎると下部導体が過剰に損傷を
受けて上下導体間の接合性が悪くなったと言える。ビア
ホールの直径は４４μｍ〜５９μｍ程度で１００μｍ以
下のビアホールを形成することができた。
【００２０】以上の結果からＹＡＧレーザにより約５０
μｍ程度のビアホールを形成することが可能であり、ま
た、スクリーン印刷の条件を変えたり、２回印刷をして
下部導体の膜厚を厚くすることにより、ＹＡＧレーザの
パワーの許容範囲が広がり、ビアホール部の上下導体間
の接続の信頼性を向上させることができる。
μｍ程度のビアホールを形成することが可能であり、ま
た、スクリーン印刷の条件を変えたり、２回印刷をして
下部導体の膜厚を厚くすることにより、ＹＡＧレーザの
パワーの許容範囲が広がり、ビアホール部の上下導体間
の接続の信頼性を向上させることができる。
【００２１】さらに、ＹＡＧレーザによるビアホール形
成法は、スクリーン印刷工法でビアホール形成する場合
と比較して、絶縁層のビアホール部の周辺に発生するメ
ニスカス（部分的に印刷塗膜の厚みが厚くなる現象）が
でなく、絶縁層の平坦性に優れているため、今後ＩＣの
フェイスダウン実装技術に不可欠である平坦性の追求に
とって非常に有利である。また、ＹＡＧレーザが厚膜Ｈ
ＩＣ基板の抵抗体のトリミングに使用されることより、
たとえば、内部抵抗体のトリミングとビアホールの形成
を同時に行うこともできる。
成法は、スクリーン印刷工法でビアホール形成する場合
と比較して、絶縁層のビアホール部の周辺に発生するメ
ニスカス（部分的に印刷塗膜の厚みが厚くなる現象）が
でなく、絶縁層の平坦性に優れているため、今後ＩＣの
フェイスダウン実装技術に不可欠である平坦性の追求に
とって非常に有利である。また、ＹＡＧレーザが厚膜Ｈ
ＩＣ基板の抵抗体のトリミングに使用されることより、
たとえば、内部抵抗体のトリミングとビアホールの形成
を同時に行うこともできる。
【００２２】なお、本実施例では、Ａｇ−Ｐｄ系厚膜多
層基板について述べてきたが、Ｃｕ系厚膜多層基板につ
いても同様な結果が得られる。また、多層配線基板の積
層方法が印刷多層でなくとも絶縁層を１層積層する毎に
ＹＡＧレーザで加工できる工程で、かつ絶縁層がＹＡＧ
レーザで加工できるもので下部導体膜厚が６μｍ程度あ
れば本発明の方法を適用することが可能である。
層基板について述べてきたが、Ｃｕ系厚膜多層基板につ
いても同様な結果が得られる。また、多層配線基板の積
層方法が印刷多層でなくとも絶縁層を１層積層する毎に
ＹＡＧレーザで加工できる工程で、かつ絶縁層がＹＡＧ
レーザで加工できるもので下部導体膜厚が６μｍ程度あ
れば本発明の方法を適用することが可能である。
【００２３】さらに導体膜及び絶縁体膜の形成について
本実施例ではスクリーン印刷法で行う場合を説明した
が、ペーストの粘度調整をすることで描画法，凹版オフ
セット印刷法でも使用可能である。また、薄膜工法のス
パッタ，蒸着等の膜形成法を用いることも可能である。
本実施例ではスクリーン印刷法で行う場合を説明した
が、ペーストの粘度調整をすることで描画法，凹版オフ
セット印刷法でも使用可能である。また、薄膜工法のス
パッタ，蒸着等の膜形成法を用いることも可能である。
【００２４】
【発明の効果】以上のように本発明による多層配線基板
の製造方法によれば、直径１００μｍ以下のビアホール
を容易に形成することができる。
の製造方法によれば、直径１００μｍ以下のビアホール
を容易に形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の一実施例における多
層配線基板の製造方法を示す断面図
層配線基板の製造方法を示す断面図
【図２】（ａ）〜（ｃ）は従来の多層配線基板の製造方
法を示す断面図
法を示す断面図
１ ベース基板 ２ 下部導体 ３ 絶縁層 ５ 上部導体 ６ ビアホール
Claims (2)
- 【請求項１】下部導体を有するベース基板の上面全体に
絶縁層を形成した後、前記絶縁層の下部導体上の部分に
ＹＡＧレーザによりビアホールを設け、その後前記絶縁
層上に前記ビアホールを通して下部導体に接続される上
部導体を形成する多層配線基板の製造方法。 - 【請求項２】下部導体のビアホール形成部分の厚みを厚
くした請求項１記載の多層配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284491A JPH0548269A (ja) | 1991-08-13 | 1991-08-13 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284491A JPH0548269A (ja) | 1991-08-13 | 1991-08-13 | 多層配線基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548269A true JPH0548269A (ja) | 1993-02-26 |
Family
ID=16464132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284491A Pending JPH0548269A (ja) | 1991-08-13 | 1991-08-13 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019789A1 (en) * | 1998-09-28 | 2000-04-06 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| JP2005122091A (ja) * | 2003-09-26 | 2005-05-12 | Mitsumi Electric Co Ltd | 光デバイス及び光デバイスユニット |
-
1991
- 1991-08-13 JP JP20284491A patent/JPH0548269A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019789A1 (en) * | 1998-09-28 | 2000-04-06 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| US7504719B2 (en) | 1998-09-28 | 2009-03-17 | Ibiden Co., Ltd. | Printed wiring board having a roughened surface formed on a metal layer, and method for producing the same |
| US7535095B1 (en) | 1998-09-28 | 2009-05-19 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| US7994433B2 (en) | 1998-09-28 | 2011-08-09 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| US8006377B2 (en) | 1998-09-28 | 2011-08-30 | Ibiden Co., Ltd. | Method for producing a printed wiring board |
| US8018045B2 (en) | 1998-09-28 | 2011-09-13 | Ibiden Co., Ltd. | Printed circuit board |
| US8020291B2 (en) | 1998-09-28 | 2011-09-20 | Ibiden Co., Ltd. | Method of manufacturing a printed wiring board |
| US8030577B2 (en) | 1998-09-28 | 2011-10-04 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| US8093507B2 (en) | 1998-09-28 | 2012-01-10 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| US8533943B2 (en) | 1998-09-28 | 2013-09-17 | Ibiden Co., Ltd. | Printed wiring board and method for producing the same |
| JP2005122091A (ja) * | 2003-09-26 | 2005-05-12 | Mitsumi Electric Co Ltd | 光デバイス及び光デバイスユニット |
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