JPS6356922A - Icチツプの基板への取付け方法 - Google Patents
Icチツプの基板への取付け方法Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 10
- 229910000679 solder Inorganic materials 0.000 claims abstract description 65
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000006023 eutectic alloy Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/10158—Shape being other than a cuboid at the passive surface
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- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、IC(集積回路)を基板に取付ける方法の改
善に関するものである。
善に関するものである。
[従来の技術]
集積回路にはICチップを基板に取付けた構成のものが
ある。集積回路では、ミクロン単位の寸法でパターンが
形成されているため、ICチップは基板に対して高精度
で位置決めされていることが望ましい。
ある。集積回路では、ミクロン単位の寸法でパターンが
形成されているため、ICチップは基板に対して高精度
で位置決めされていることが望ましい。
従来、このような位置決めに用いる装置として、例えば
、第4図に示すようなマスク・アライナがあった。
、第4図に示すようなマスク・アライナがあった。
図で、1はXYステージであり、XY方向くX−x′力
方向それと直交する方向)に位置が可変である。
方向それと直交する方向)に位置が可変である。
2はステージ1上に載せられた基板、3は基板2に接着
剤4で接着されたICチップである。
剤4で接着されたICチップである。
5はICチップ3に形成するパターンが画かれた基準マ
スクである。
スクである。
6は紫外線を照射する照射源である。この照射源6は接
着剤4を溶かすのに用いる。
着剤4を溶かすのに用いる。
7はコントローラであり、XYステージ1の位置と照射
源6の駆動を制御する。
源6の駆動を制御する。
このような装置で、基準マスク5に対して基ヱ2とチッ
プ3を位置合わせし、接着剤4で固定する。
プ3を位置合わせし、接着剤4で固定する。
[発明が解決しようとする問題点〕
このようなマスクアライナでは、接着剤4が硬化する前
に、ICチップ3を基板2に対して位置決めする。この
位置決めは、ビンセット8を用いて手動で行ったり、精
密駆動装置を用いて行ったりしていた。
に、ICチップ3を基板2に対して位置決めする。この
位置決めは、ビンセット8を用いて手動で行ったり、精
密駆動装置を用いて行ったりしていた。
しかし、手動による位置決めでは精度に限界があり、ま
た精密駆動装置による位置決めでは機構が極めて複雑に
なるという問題点が生ずる。
た精密駆動装置による位置決めでは機構が極めて複雑に
なるという問題点が生ずる。
本発明は上述した問題点を解決するためになされたもの
であり、簡単な構成により高精度でICチップを位置決
めできるICチップの基板への取付は方法を提供するこ
とを目的とする。
であり、簡単な構成により高精度でICチップを位置決
めできるICチップの基板への取付は方法を提供するこ
とを目的とする。
[問題点を解決するための手段]
本発明は、
ICチップを基板面上の所定の位置に取付ける方法にお
いて、 前記基板とICチップについて、 一方にはICチップの取付は位置に応じた位置に球形状
の半田で構成した半田バンプを形成するとともに、他方
には前記半田バンプと対向する位置に半田で構成されて
いて半田バンプを受け+qる凹型状の半田パターンを形
成し、 前記半田バンプを半田パターンに挿入した状態で半田部
分を加熱して溶融し、半田の表面張力を利用してICチ
ップと基板の間の位置決めをすることを特徴とするIC
チップの基板への取付は方法である。
いて、 前記基板とICチップについて、 一方にはICチップの取付は位置に応じた位置に球形状
の半田で構成した半田バンプを形成するとともに、他方
には前記半田バンプと対向する位置に半田で構成されて
いて半田バンプを受け+qる凹型状の半田パターンを形
成し、 前記半田バンプを半田パターンに挿入した状態で半田部
分を加熱して溶融し、半田の表面張力を利用してICチ
ップと基板の間の位置決めをすることを特徴とするIC
チップの基板への取付は方法である。
[実施例]
以下、図面を用いて本発明を説明する。
第1図は本発明にかかるICチップの基板への取付は方
法の一実論例に用いる岳板とICチップの構成断面図で
ある。
法の一実論例に用いる岳板とICチップの構成断面図で
ある。
図で、1oはICチップ、20は基板である。
ICチップ10の表面と裏面には絶縁層11が形成され
ている。表面は回路パターン面になっていて、絶縁層1
1の下には集積回路例えばセンサ部の集積回路12が形
成されている。裏面は基板20への取付は面になってい
て、センサ部12に対して所定の関係の位置に半田で構
成された球形状の半田バンプ13が形成されている。1
4はクロム層であり、半田バンプ13とICチップ10
の裏面の間に形成されている。
ている。表面は回路パターン面になっていて、絶縁層1
1の下には集積回路例えばセンサ部の集積回路12が形
成されている。裏面は基板20への取付は面になってい
て、センサ部12に対して所定の関係の位置に半田で構
成された球形状の半田バンプ13が形成されている。1
4はクロム層であり、半田バンプ13とICチップ10
の裏面の間に形成されている。
このような構成のICチップ10は、例えば第2図に示
すような両面露光器を用いて製造される。
すような両面露光器を用いて製造される。
すなわち、この露光器は、ミラーMを利用してICチッ
プ10の両面に光を当て、両面の光の当たる位置のずれ
を光学的合成回路Aを覗いて検知し、ずれが0になるよ
うに光学的合成回路をIIするものである。
プ10の両面に光を当て、両面の光の当たる位置のずれ
を光学的合成回路Aを覗いて検知し、ずれが0になるよ
うに光学的合成回路をIIするものである。
再び第1図にもどり、基板20には、ICチップ10の
取付は位置に応じた位置であって半田バンプ13に対向
する位置に四部21が設けられている。この凹部11上
にはクロム層22が形成され、更にその上には半田バン
プ13を受け得る形状の半田パターン23が形成されて
いる。
取付は位置に応じた位置であって半田バンプ13に対向
する位置に四部21が設けられている。この凹部11上
にはクロム層22が形成され、更にその上には半田バン
プ13を受け得る形状の半田パターン23が形成されて
いる。
このようなICチップの基板への取付けは次のようにし
て行われる。
て行われる。
すなわち、半田パターン23内に半田バンプ13が挿入
されるように基板20上にICチップ10を置く。この
状態で、例えば赤外線ヒータ等で半田バンプ13と半田
パターン23を加熱すると、半田が溶融し、溶融した半
田の表面張力でICチップ10が基板20に対して位置
決めされる。すなわち、半田によりセルフ・アライメン
トされる。
されるように基板20上にICチップ10を置く。この
状態で、例えば赤外線ヒータ等で半田バンプ13と半田
パターン23を加熱すると、半田が溶融し、溶融した半
田の表面張力でICチップ10が基板20に対して位置
決めされる。すなわち、半田によりセルフ・アライメン
トされる。
そして、半田が冷えるとICチップの位置が固定される
。
。
このとき、例えばp+ =p2=l)3となり、所望の
位置決め精度が得られる。
位置決め精度が得られる。
このような半田のセルフ・アライメントによれば例えば
±10μmの誤差範囲でICチップを位置決めできる。
±10μmの誤差範囲でICチップを位置決めできる。
第3図は本発明にかかる方法の他の実施例に用いるIC
チップと基板の構成断面図である。図で、第1図と同一
のものは同−符弓を付ける。
チップと基板の構成断面図である。図で、第1図と同一
のものは同−符弓を付ける。
第3図では、ICチップ10の半田バンプ13が形成さ
れた面と同一面側に受光部の集積回路12が設けられて
いる。このため、ICチップ10を基板20に取付ける
と、受光部12は基板で覆われてしまう。そこで、基板
20の受光部12と対向する部分に穴が明けて入射開口
部24を形成した。
れた面と同一面側に受光部の集積回路12が設けられて
いる。このため、ICチップ10を基板20に取付ける
と、受光部12は基板で覆われてしまう。そこで、基板
20の受光部12と対向する部分に穴が明けて入射開口
部24を形成した。
このようなICチップと基板によっても第1図の実施例
と同様にしてセルフ・アライメントが行われる。
と同様にしてセルフ・アライメントが行われる。
なお、ICチップを7レイとして構成し、例えばフォト
ダイオードアレイ、LEDアレイ、ラインプリンタ用サ
ーマルヘッド等にしてもよい。
ダイオードアレイ、LEDアレイ、ラインプリンタ用サ
ーマルヘッド等にしてもよい。
また、バンプ13とパターン23を半田の替わりにAu
−8i共晶合金(金とシリコンの共晶合金)にしてもよ
い。
−8i共晶合金(金とシリコンの共晶合金)にしてもよ
い。
また、ICデツプ10を基板20に取付けたときに半田
バンプ13によりICチップ10と基板20の間に生じ
る隙間にエポキシを充填してもよい。これによって、十
分な取付は強度を確保できる。
バンプ13によりICチップ10と基板20の間に生じ
る隙間にエポキシを充填してもよい。これによって、十
分な取付は強度を確保できる。
また、ICチップ10に半田パターンを形成し、基板2
0に半田バンプを形成した構成にしてもよい。
0に半田バンプを形成した構成にしてもよい。
また、第3図の実施例では集積回路12は受光部の集積
回路に限らず発光部、発熱部等の集積回路であってもよ
い。
回路に限らず発光部、発熱部等の集積回路であってもよ
い。
また、第3図の実施例で入射間口部24を透明ガラスで
構成しても、基板20全体を透明ガラスで構成してもよ
い。
構成しても、基板20全体を透明ガラスで構成してもよ
い。
[効果]
本発明によれば、集積回路に対して位置決めされた半田
バンプと半田パターンを設け、ICチップの基板への取
付けの際には、溶融した半田の表面張力を利用して1C
チツプ10を位置決めしている。このため、半田のセル
フ・アライン効果を利用でき、簡単な構成により高精度
で[Cチップを位置決めできる。第1図の実施例では、
集積回路12と半田バンプ13の間、半田バンプ13と
基板20の間で位置決めがされているため、集積回路と
半田バンプの形成面が異なるICチップ10を基板20
に対して位置決めできる。
バンプと半田パターンを設け、ICチップの基板への取
付けの際には、溶融した半田の表面張力を利用して1C
チツプ10を位置決めしている。このため、半田のセル
フ・アライン効果を利用でき、簡単な構成により高精度
で[Cチップを位置決めできる。第1図の実施例では、
集積回路12と半田バンプ13の間、半田バンプ13と
基板20の間で位置決めがされているため、集積回路と
半田バンプの形成面が異なるICチップ10を基板20
に対して位置決めできる。
また、第3図の実施例では、基板20の集積回路12に
対向する位置が熱と光を通す構成になっているため、受
光部、発光部、発熱部等の集積回路と半田バンプの形勢
面が同一のICチップを基板に取付けることができる。
対向する位置が熱と光を通す構成になっているため、受
光部、発光部、発熱部等の集積回路と半田バンプの形勢
面が同一のICチップを基板に取付けることができる。
第1図は本発明にかかる方法の一実施例に用いる基板と
ICチップの構成断面図、第2図は第1図のICチップ
の製造に用いる装置の一例を示した図、第3図は本発明
にかかる方法の他の実施例に用いる基板とICチップの
構成断面図、第4図はICチップを基板に取付けるのに
用いる装置の一例を示した図である。 10・・・ICチップ、13・・・半田バンプ、20・
・・基板、23・・・半田パターン。 第3図 X −X’ j
ICチップの構成断面図、第2図は第1図のICチップ
の製造に用いる装置の一例を示した図、第3図は本発明
にかかる方法の他の実施例に用いる基板とICチップの
構成断面図、第4図はICチップを基板に取付けるのに
用いる装置の一例を示した図である。 10・・・ICチップ、13・・・半田バンプ、20・
・・基板、23・・・半田パターン。 第3図 X −X’ j
Claims (1)
- 【特許請求の範囲】 ICチップを基板面上の所定の位置に取付ける方法にお
いて、 前記基板とICチップについて、 一方にはICチップの取付け位置に応じた位置に球形状
の半田で構成した半田バンプを形成するとともに、他方
には前記半田バンプと対向する位置に半田で構成されて
いて半田バンプを受け得る凹型状の半田パターンを形成
し、 前記半田バンプを半田パターンに挿入した状態で半田部
分を加熱して溶融し、半田の表面張力を利用してICチ
ップと基板の間の位置決めをすることを特徴とするIC
チップの基板への取付け方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202548A JPH0680702B2 (ja) | 1986-08-28 | 1986-08-28 | Icチツプの基板への取付け方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202548A JPH0680702B2 (ja) | 1986-08-28 | 1986-08-28 | Icチツプの基板への取付け方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6356922A true JPS6356922A (ja) | 1988-03-11 |
JPH0680702B2 JPH0680702B2 (ja) | 1994-10-12 |
Family
ID=16459324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61202548A Expired - Lifetime JPH0680702B2 (ja) | 1986-08-28 | 1986-08-28 | Icチツプの基板への取付け方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0680702B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758149A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | チップ部品の実装方法 |
WO2005024945A1 (ja) * | 2003-09-01 | 2005-03-17 | Fujitsu Limited | 集積回路部品及び実装方法 |
JP2008244180A (ja) * | 2007-03-28 | 2008-10-09 | Kyocera Corp | 実装構造体およびその製造方法 |
JP2016206437A (ja) * | 2015-04-23 | 2016-12-08 | 三菱電機株式会社 | 波長多重光通信モジュールの製造方法 |
JP2017168503A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 電子部品の製造方法及び電子部品の製造装置 |
-
1986
- 1986-08-28 JP JP61202548A patent/JPH0680702B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
IBM JOURNAL OF RESEARCH AND DEVELOPMENT=1969 * |
PROCEEDINGS OF THE 22ND ELECTRONIC COMPONENTS CONFERENCE=1972 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758149A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | チップ部品の実装方法 |
WO2005024945A1 (ja) * | 2003-09-01 | 2005-03-17 | Fujitsu Limited | 集積回路部品及び実装方法 |
US7375429B2 (en) | 2003-09-01 | 2008-05-20 | Fujitsu Limited | Integrated circuit component and mounting method thereof |
JP2008244180A (ja) * | 2007-03-28 | 2008-10-09 | Kyocera Corp | 実装構造体およびその製造方法 |
JP2016206437A (ja) * | 2015-04-23 | 2016-12-08 | 三菱電機株式会社 | 波長多重光通信モジュールの製造方法 |
JP2017168503A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 電子部品の製造方法及び電子部品の製造装置 |
CN107195556A (zh) * | 2016-03-14 | 2017-09-22 | 东芝存储器株式会社 | 电子零件的制造方法及电子零件的制造装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0680702B2 (ja) | 1994-10-12 |
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