CN108682666A - 集成电路芯片内部电路节点测试结构及其引出测试方法 - Google Patents

集成电路芯片内部电路节点测试结构及其引出测试方法 Download PDF

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Abstract

本发明公开了一种集成电路芯片内部电路节点测试结构，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。本发明还公开了一种集成电路芯片内部电路节点引出测试方法。本发明的集成电路芯片内部电路节点测试结构能适用于各种芯片，能降低测试工作量，降低测试成本的集成电路芯片内部电路节点测试结构。

Description

集成电路芯片内部电路节点测试结构及其引出测试方法
技术领域
本发明涉及半导体领域，特别是涉及一种集成电路芯片内部电路节点测试结构。本发明还涉及一种集成电路芯片内部电路节点引出测试方法。
背景技术
在集成电路分析中，为了对芯片内部电路节点的信号进行测量，需要将芯片内部电路节点与外部测量之间建立连接
对芯片内部电路节点引出测试主要采用以下三种方法：
方法一：通过聚焦离子束(FIB)在芯片表面靠近待测量芯片内部电路节点附近淀积金属生成一个衬垫(Pad)，并利用聚焦离子束(FIB)切割/金属淀积功能将芯片内部电路节点与所述Pad进行连接。然后再利用探针与Pad接触进而实现对芯片内部电路节点信号的测量。该方法的缺点是聚焦离子束(FIB)和淀积衬垫(Pad)的工作量较大，成本较高。
方法二：在芯片设计阶段，即考虑到重要芯片内部电路节点信号的衬垫(Pad)引出，在版图设计中预留所述重要信号对应的衬垫(Pad)引出。这种方法的缺点是会受芯片布线影响，使用对象有局限。
方法三：利用芯片原有的功能管脚衬垫(Pad)，通过聚焦离子束(FIB)切断原有连接，再将该衬垫(Pad)连接到芯片内部电路节点上去。该方法缺点是需要有可用的功能管脚衬垫(Pad)，并且当待测量的芯片内部电路节点距离被利用衬垫(Pad)较远时，聚焦离子束(FIB)连接路径较长，工作量也会较大
发明内容
本发明要解决的技术问题提供一种能适用于各种芯片，能降低测试工作量，降低测试成本的集成电路芯片内部电路节点测试结构。本发明还提供一种集成电路芯片内部电路节点引出测试方法。
为解决上述技术问题，本发明提供的集成电路芯片内部电路节点测试结构，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。
可选择的，所述冗余衬垫均匀的设置在顶层金属层的非布线区域。
可选择的，所述冗余衬垫随机的设置在顶层金属层的非布线区域。
可选择的，每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫。
可选择的，任意一个所述冗余衬垫能通过聚焦离子束切割和金属淀积工艺与其最近的芯片内部电路节点形成电性连接。
本发明提供一种集成电路芯片内部电路节点引出测试方法，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
可选择的，所述冗余衬垫均匀的设置在顶层金属层的非布线区域。
可选择的，所述冗余衬垫随机的设置在顶层金属层的非布线区域。
可选择的，每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫。
本发明在芯片设计阶段，在芯片顶层金属层非布线区设计冗余衬垫，该冗余衬垫与芯片电路无电性连接并且在芯片表面钝化层设有冗余衬垫开口。在测试时将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。本发明相对现有技术避免了根据需要测试节点的位置切割淀积衬垫，能减少芯片内部电路节点引出测试的工作量，降低引出测试的成本。由于冗余衬垫设置在非布线区域，因此可以根据芯片版图灵活设置不受局限。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明结构示意图一，其显示芯片俯视角度。
图2是本发明结构示意图二，其显示芯片的剖视角度。
图3是本发明结构使用示意图一，其显示芯片俯视角度。
图4是本发明结构使用示意图二，其显示芯片的剖视角度。
附图标记说明
1是芯片功能管脚衬垫
2是冗余衬垫
3是芯片电路功能布线
4是硅基板
5是金属间介质层
6是下层金属层
7是顶层金属冗余衬垫
8是芯片表面钝化层
9是金属连线
10是待测量芯片内部电路节点
11测量探针
具体实施方式
如图1结合图2所示，本发明提供的集成电路芯片内部电路节点测试结构第一实施例，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。
本发明提供的集成电路芯片内部电路节点测试结构第二实施例，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫均匀的设置在顶层金属层的非布线区域，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。
本发明提供的集成电路芯片内部电路节点测试结构第三实施例，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫均匀的设置在顶层金属层的非布线区域，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。任何一个非布线区域设有一个冗余衬垫时，该个冗余衬垫尽可能的设置在该非布线区域几何中心。这样设置该冗余衬垫到该非布线区域边缘距离极可能相等，这样在测试时，使冗余衬垫与节点尽可能的近。
本发明提供的集成电路芯片内部电路节点测试结构第四实施例，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫均匀的设置在顶层金属层的非布线区域，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。任何一个非布线区域设有多个冗余衬垫时，这些冗余衬垫均匀分布在该非布线区域。
本发明提供的集成电路芯片内部电路节点测试结构的上述任意实施例中，以本发明提供的集成电路芯片内部电路节点测试结构第四实施例，在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫均匀的设置在顶层金属层的非布线区域，所述冗余衬垫随机的设置在顶层金属层的非布线区域，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。任何一个非布线区域设有多个冗余衬垫时，这些冗余衬垫均匀分布在该非布线区域。
本发明提供的集成电路芯片内部电路节点测试结构的上述任意实施例中，以本发明提供的集成电路芯片内部电路节点测试结构第四实施例，每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫时，则尽量使该冗余衬垫靠近内部电路节点，这样设置可以方便后续聚焦离子束切割和金属淀积工艺的实施，减少芯片内部电路节点形成电性连接所需要连接的距离，降低连接成本，提高连接实施效率，进而提高测试效率。
本发明提供的集成电路芯片内部电路节点测试结构的上述任意实施例中，任意一个所述冗余衬垫能通过聚焦离子束切割和金属淀积工艺与其最近的芯片内部电路节点形成电性连接。
如图3、图4所示，本发明提供一种集成电路芯片内部电路节点引出测试方法第一实施例，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
本发明提供一种集成电路芯片内部电路节点引出测试方法第二实施例，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域均匀的设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；均匀的设置冗余衬垫可以使每个芯片内部电路节点附近尽可能的设有冗余衬垫，便于后续工艺的连接。
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
本发明提供一种集成电路芯片内部电路节点引出测试方法第三实施例，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；任何一个非布线区域设有一个冗余衬垫时，该个冗余衬垫尽可能的设置在该非布线区域几何中心。这样设置该冗余衬垫到该非布线区域边缘距离极可能相等，这样在测试时，使冗余衬垫与节点尽可能的近。
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成片内部电路节点与测量仪器的连接通路。
本发明提供一种集成电路芯片内部电路节点引出测试方法第四实施例，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；所述冗余衬垫随机的设置在顶层金属层的非布线区域，尤其是非不限区域比较大时，随机分布多个冗余衬垫能避免芯片内部电路节点附近缺少冗余衬垫情况；
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
本发明提供一种集成电路芯片内部电路节点引出测试方法第五实施例，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫；这样设置能保证每个芯片内部电路节点均有冗余衬垫能够连接。
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
本发明的检测方法通常实施在芯片设计阶段，在芯片顶层金属层非布线区设计冗余衬垫，该冗余衬垫与芯片电路无电性连接并且在芯片表面钝化层设有冗余衬垫开口。在测试时将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。本发明本发明的检测方法相对现有技术避免了根据需要测试节点的位置切割淀积衬垫，能减少芯片内部电路节点引出测试的工作量，降低引出测试的成本。由于冗余衬垫设置在非布线区域，因此可以根据芯片版图灵活设置不受局限。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种集成电路芯片内部电路节点测试结构，其特征在于：在芯片版图顶层金属层的非布线区域设置冗余衬垫，所述冗余衬垫与芯片电路无电性连接，所述冗余衬垫在芯片表面钝化层设有开口。
2.如权利要求1所述的集成电路芯片内部电路节点测试结构，其特征在于：所述冗余衬垫均匀的设置在顶层金属层的非布线区域。
3.如权利要求1所述的集成电路芯片内部电路节点测试结构，其特征在于：所述冗余衬垫随机的设置在顶层金属层的非布线区域。
4.如权利要求1所述的集成电路芯片内部电路节点测试结构，其特征在于：每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫。
5.如权利要求1-4任意一项所述的集成电路芯片内部电路节点测试结构，其特征在于：任意一个所述冗余衬垫能通过聚焦离子束切割和金属淀积工艺与其最近的芯片内部电路节点形成电性连接。
6.一种集成电路芯片内部电路节点引出测试方法，其特征在于，包括以下步骤：
1)在芯片版图顶层金属层的非布线区域设置冗余衬垫，使冗余衬垫与芯片电路无电性连接；
2)在芯片表面钝化层设置冗余衬垫开口；
3)通过聚焦离子束切割和金属淀积工艺将芯片待测芯片内部电路节点与其最近的冗余衬垫连接；
4)将测试探针与冗余衬垫接触，形成芯片内部电路节点与测量仪器的连接通路。
7.如权利要求6所述的集成电路芯片内部电路节点引出测试方法，其特征在于：所述冗余衬垫均匀的设置在顶层金属层的非布线区域。
8.如权利要求6所述的集成电路芯片内部电路节点引出测试方法，其特征在于：所述冗余衬垫随机的设置在顶层金属层的非布线区域。
9.如权利要求6所述的集成电路芯片内部电路节点引出测试方法，其特征在于：每个芯片内部电路节点的顶层金属层非布线区域至少设有一个所述冗余衬垫。
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