JP2001308152A - 半導体ウエハ及びその試験方法 - Google Patents
半導体ウエハ及びその試験方法Info
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【課題】 半導体チップサイズにかかわらず半導体ウエ
ハ試験時に同じプローブカードを共用することにより、
半導体チップの製造時間及び納期の短縮化を図る。 【解決手段】 半導体ウエハ上には複数の多角形の半導
体チップ領域２ａ〜２ｄが互いに隣接している。各半導
体チップ領域はそれぞれ互いに隣接する多角形の辺のう
ちの少なくともいずれかの辺に試験用ボンディングパッ
ド３を備えている。互いに隣接する複数の半導体チップ
領域の試験用ボンディングパッドにプローブカード針を
同時に接触させて、複数の半導体チップ領域の正常又は
異常を同時に試験する。半導体チップサイズが変化する
場合でも、半導体チップ領域内の試験用ボンディングパ
ッドを同じ位置に配置することが可能になり、半導体ウ
エハ試験時に同じプローブカードを共用することができ
る。
ハ試験時に同じプローブカードを共用することにより、
半導体チップの製造時間及び納期の短縮化を図る。 【解決手段】 半導体ウエハ上には複数の多角形の半導
体チップ領域２ａ〜２ｄが互いに隣接している。各半導
体チップ領域はそれぞれ互いに隣接する多角形の辺のう
ちの少なくともいずれかの辺に試験用ボンディングパッ
ド３を備えている。互いに隣接する複数の半導体チップ
領域の試験用ボンディングパッドにプローブカード針を
同時に接触させて、複数の半導体チップ領域の正常又は
異常を同時に試験する。半導体チップサイズが変化する
場合でも、半導体チップ領域内の試験用ボンディングパ
ッドを同じ位置に配置することが可能になり、半導体ウ
エハ試験時に同じプローブカードを共用することができ
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ及び
その試験方法に関し、特に半導体ウエハ上の複数の半導
体チップ領域を同時に試験するのに適した半導体ウエハ
及びその試験方法に関する。
その試験方法に関し、特に半導体ウエハ上の複数の半導
体チップ領域を同時に試験するのに適した半導体ウエハ
及びその試験方法に関する。
【０００２】
【従来の技術】図９は、従来技術による半導体ウエハ試
験における測定方法を示す。４角形の半導体チップ領域
５２は、半導体ウエハ上に複数個設けられている。ボン
ディングパッド（以下、パッドという）５５は、半導体
チップ領域５２の４辺上に設けられる。電源パッド５７
は、パッド５５の一部として設けられる。
験における測定方法を示す。４角形の半導体チップ領域
５２は、半導体ウエハ上に複数個設けられている。ボン
ディングパッド（以下、パッドという）５５は、半導体
チップ領域５２の４辺上に設けられる。電源パッド５７
は、パッド５５の一部として設けられる。
【０００３】この半導体チップ領域５２の試験を行うに
は、プローブカード５４を用いる。プローブカード５４
は、パッド５５の数と同数のプローブカード針５６を有
する。プローブカード針５６の各針をパッド５５の各パ
ッドにそれぞれ接触させて、半導体チップ領域５２の正
常又は異常を試験する。
は、プローブカード５４を用いる。プローブカード５４
は、パッド５５の数と同数のプローブカード針５６を有
する。プローブカード針５６の各針をパッド５５の各パ
ッドにそれぞれ接触させて、半導体チップ領域５２の正
常又は異常を試験する。
【０００４】この場合、半導体ウエハ上の他の半導体チ
ップ領域を試験するときには、プローブカード５２を他
の半導体チップ領域上に移動させて試験を行う。したが
って、１回の試験で１個の半導体チップ領域５２しか試
験を行うことができない。
ップ領域を試験するときには、プローブカード５２を他
の半導体チップ領域上に移動させて試験を行う。したが
って、１回の試験で１個の半導体チップ領域５２しか試
験を行うことができない。
【０００５】
【発明が解決しようとする課題】近年、半導体ウエハの
口径が増大すると共に、半導体ウエハ上に製造する素子
の集積度が向上しているため、１枚の半導体ウエハから
生成される半導体チップ数が激増している。そのため、
半導体ウエハ上のすべての半導体チップ領域を試験する
時間が膨大になっている。半導体ウエハの試験時間を短
縮するために、半導体ウエハ上の複数の半導体チップ領
域を同時に測定する以下に示す方法が考えられる。
口径が増大すると共に、半導体ウエハ上に製造する素子
の集積度が向上しているため、１枚の半導体ウエハから
生成される半導体チップ数が激増している。そのため、
半導体ウエハ上のすべての半導体チップ領域を試験する
時間が膨大になっている。半導体ウエハの試験時間を短
縮するために、半導体ウエハ上の複数の半導体チップ領
域を同時に測定する以下に示す方法が考えられる。
【０００６】図１０は、半導体ウエハ試験における複数
の半導体チップ領域の同時測定方法を示す。半導体ウエ
ハ上で隣接する４個の半導体チップ領域６２を同時に測
定する方法を示す。各半導体チップ領域６２は、左辺に
試験用パッド６３を有し、右辺と上辺と下辺とにパッド
６５を有する。試験用パッド６３は、通常動作時に使用
するのみならず、半導体ウエハ試験においても使用する
パッドであり、電源パッドを含む。
の半導体チップ領域の同時測定方法を示す。半導体ウエ
ハ上で隣接する４個の半導体チップ領域６２を同時に測
定する方法を示す。各半導体チップ領域６２は、左辺に
試験用パッド６３を有し、右辺と上辺と下辺とにパッド
６５を有する。試験用パッド６３は、通常動作時に使用
するのみならず、半導体ウエハ試験においても使用する
パッドであり、電源パッドを含む。
【０００７】図９に示した試験方法では、すべてのパッ
ド５５にプローブカード針５６を接触させて試験を行っ
ていたが、スキャン（ＳＣＡＮ）設計手法によれば、図
１０の試験用パッド６３のみにプローブカード針６６を
接触させて試験を行えば、半導体チップ領域６２内の素
子又は結線等の正常又は異常を調べることができる。
ド５５にプローブカード針５６を接触させて試験を行っ
ていたが、スキャン（ＳＣＡＮ）設計手法によれば、図
１０の試験用パッド６３のみにプローブカード針６６を
接触させて試験を行えば、半導体チップ領域６２内の素
子又は結線等の正常又は異常を調べることができる。
【０００８】プローブカード６４は、４個の半導体チッ
プ領域６２の試験用パッド６３の数と同数のプローブカ
ード針６６を有する。プローブカード針６６の各針を試
験用パッド６３の各パッドにそれぞれ接触させて、４個
の半導体チップ領域６２の正常又は異常を同時に試験す
ることができる。この同時測定方法によれば、４個の半
導体チップ領域６２を同時に測定することができるの
で、半導体ウエハ試験時間を短縮することができる。
プ領域６２の試験用パッド６３の数と同数のプローブカ
ード針６６を有する。プローブカード針６６の各針を試
験用パッド６３の各パッドにそれぞれ接触させて、４個
の半導体チップ領域６２の正常又は異常を同時に試験す
ることができる。この同時測定方法によれば、４個の半
導体チップ領域６２を同時に測定することができるの
で、半導体ウエハ試験時間を短縮することができる。
【０００９】このプローブカード６４は、半導体チップ
領域６２の試験用パッド６３の位置に応じたプローブカ
ード針６６を有する。このため、半導体チップ領域６２
の大きさが変化すると、試験用パッド６３の位置及び各
試験用パッド６３間の長さＬＬも変化してしまい、別の
プローブカード６４を新たに作成しなければならなくな
る。現実には、半導体チップが多品種化の傾向にあるた
め、新たな半導体チップの設計を行う度に、半導体チッ
プサイズが変わり、試験用パッド６３の位置が変わらざ
るを得ず、新たなプローブカード６４を作成する必要が
ある。
領域６２の試験用パッド６３の位置に応じたプローブカ
ード針６６を有する。このため、半導体チップ領域６２
の大きさが変化すると、試験用パッド６３の位置及び各
試験用パッド６３間の長さＬＬも変化してしまい、別の
プローブカード６４を新たに作成しなければならなくな
る。現実には、半導体チップが多品種化の傾向にあるた
め、新たな半導体チップの設計を行う度に、半導体チッ
プサイズが変わり、試験用パッド６３の位置が変わらざ
るを得ず、新たなプローブカード６４を作成する必要が
ある。
【００１０】近年、特にシステムＡＳＩＣにおいて短納
期の要望が強まっている。また、半導体設計及びプロセ
ス技術の向上により、ターンアラウンドタイムが短くな
ってきている。そのため、プローブカード６４を新たに
作成するために要する時間が納期の遅れの主な要因にな
ってきており、今後はその傾向がさらに強まるものと予
想される。
期の要望が強まっている。また、半導体設計及びプロセ
ス技術の向上により、ターンアラウンドタイムが短くな
ってきている。そのため、プローブカード６４を新たに
作成するために要する時間が納期の遅れの主な要因にな
ってきており、今後はその傾向がさらに強まるものと予
想される。
【００１１】本発明は、どのような半導体チップサイズ
であっても、半導体ウエハ試験時にプローブカードを共
用することにより、新たにプローブカードを作成する必
要をなくし、半導体チップの製造時間及び納期の短縮化
並びにコストの低減化を図ることを目的とする。
であっても、半導体ウエハ試験時にプローブカードを共
用することにより、新たにプローブカードを作成する必
要をなくし、半導体チップの製造時間及び納期の短縮化
並びにコストの低減化を図ることを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体ウエハの
試験方法は、互いに隣接する複数の多角形の半導体チッ
プ領域の組を有する半導体ウエハであって、各半導体チ
ップ領域はそれぞれ半導体チップ領域の組内で互いに隣
接する辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えた半導体ウエハを用いて試験を行
う。その際、互いに隣接する複数の半導体チップ領域の
試験用ボンディングパッドにプローブカード針を同時に
接触させて、互いに隣接する複数の半導体チップ領域の
正常又は異常を同時に試験する。
試験方法は、互いに隣接する複数の多角形の半導体チッ
プ領域の組を有する半導体ウエハであって、各半導体チ
ップ領域はそれぞれ半導体チップ領域の組内で互いに隣
接する辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えた半導体ウエハを用いて試験を行
う。その際、互いに隣接する複数の半導体チップ領域の
試験用ボンディングパッドにプローブカード針を同時に
接触させて、互いに隣接する複数の半導体チップ領域の
正常又は異常を同時に試験する。
【００１３】本発明は上記技術手段より成るので、複数
の多角形の半導体チップ領域が互いに隣接する中心点付
近に各半導体チップ領域の試験用ボンディングパッドが
集まる。試験用ボンディングパッドを集めることによ
り、半導体チップのサイズが変化する場合でも、試験用
ボンディングパッドを同じ位置に配置することが可能に
なる。半導体チップのサイズに依らずに試験用ボンティ
ングパッドの位置が決まれば、半導体ウエハ試験時に同
じプローブカードを共用することができ、異なるサイズ
の半導体チップに合わせて新たにプローブカードを作成
する必要がなくなる。
の多角形の半導体チップ領域が互いに隣接する中心点付
近に各半導体チップ領域の試験用ボンディングパッドが
集まる。試験用ボンディングパッドを集めることによ
り、半導体チップのサイズが変化する場合でも、試験用
ボンディングパッドを同じ位置に配置することが可能に
なる。半導体チップのサイズに依らずに試験用ボンティ
ングパッドの位置が決まれば、半導体ウエハ試験時に同
じプローブカードを共用することができ、異なるサイズ
の半導体チップに合わせて新たにプローブカードを作成
する必要がなくなる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
よる半導体ウエハの平面図である。４個の４角形の半導
体チップ領域２ａ，２ｂ，２ｃ，２ｄを１組として、半
導体チップ領域ユニット２を構成している。図２に示す
ように、半導体チップ領域ユニット２は、半導体ウエハ
１上で複数配列されている。
基づいて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
よる半導体ウエハの平面図である。４個の４角形の半導
体チップ領域２ａ，２ｂ，２ｃ，２ｄを１組として、半
導体チップ領域ユニット２を構成している。図２に示す
ように、半導体チップ領域ユニット２は、半導体ウエハ
１上で複数配列されている。
【００１５】図１において、４個の半導体チップ領域２
ａ，２ｂ，２ｃ，２ｄは、該４個の半導体チップ領域２
ａ〜２ｄが互いに接する中心点（隣接点）６を軸として
半導体ウエハの平面上でそれぞれ互いに９０度づつ回転
させたパターンと同一のパターンである。各半導体チッ
プ領域２ａ，２ｂ，２ｃ，２ｄ上のパターン「Ｐ」は、
半導体チップ領域２ａ，２ｂ，２ｃ，２ｄの各パターン
の向きを示すためのものである。
ａ，２ｂ，２ｃ，２ｄは、該４個の半導体チップ領域２
ａ〜２ｄが互いに接する中心点（隣接点）６を軸として
半導体ウエハの平面上でそれぞれ互いに９０度づつ回転
させたパターンと同一のパターンである。各半導体チッ
プ領域２ａ，２ｂ，２ｃ，２ｄ上のパターン「Ｐ」は、
半導体チップ領域２ａ，２ｂ，２ｃ，２ｄの各パターン
の向きを示すためのものである。
【００１６】具体的には、左上の半導体チップ領域２ｂ
は、左下の半導体チップ領域２ａを点６を軸として半導
体ウエハの平面上で時計方向に９０度回転させたパター
ンと同一のパターンである。右上の半導体チップ領域２
ｃは、左上の半導体チップ領域２ｂを点６を軸として半
導体ウエハの平面上で時計方向に９０度回転させたパタ
ーンと同一のパターンである。右下の半導体チップ領域
２ｄは、右上の半導体チップ領域２ｃを点６を軸として
半導体ウエハの平面上で時計方向に９０度回転させたパ
ターンと同一のパターンである。
は、左下の半導体チップ領域２ａを点６を軸として半導
体ウエハの平面上で時計方向に９０度回転させたパター
ンと同一のパターンである。右上の半導体チップ領域２
ｃは、左上の半導体チップ領域２ｂを点６を軸として半
導体ウエハの平面上で時計方向に９０度回転させたパタ
ーンと同一のパターンである。右下の半導体チップ領域
２ｄは、右上の半導体チップ領域２ｃを点６を軸として
半導体ウエハの平面上で時計方向に９０度回転させたパ
ターンと同一のパターンである。
【００１７】左下の半導体チップ領域２ａは、右辺の上
部に試験用パッド３を有し、４辺上で試験用パッド３を
除く領域にパッド５を有する。左上の半導体チップ領域
２ｂは、下辺の右部に試験用パッド３を有し、４辺上で
試験用パッド３を除く領域にパッド５を有する。右上の
半導体チップ領域２ｃは、左辺の下部に試験用パッド３
を有し、４辺上で試験用パッド３を除く領域にパッド５
を有する。右下の半導体チップ領域２ｄは、上辺の左部
に試験用パッド３を有し、４辺上で試験用パッド３を除
く領域にパッド５を有する。
部に試験用パッド３を有し、４辺上で試験用パッド３を
除く領域にパッド５を有する。左上の半導体チップ領域
２ｂは、下辺の右部に試験用パッド３を有し、４辺上で
試験用パッド３を除く領域にパッド５を有する。右上の
半導体チップ領域２ｃは、左辺の下部に試験用パッド３
を有し、４辺上で試験用パッド３を除く領域にパッド５
を有する。右下の半導体チップ領域２ｄは、上辺の左部
に試験用パッド３を有し、４辺上で試験用パッド３を除
く領域にパッド５を有する。
【００１８】各半導体チップ領域２ａ，２ｂ，２ｃ，２
ｄの試験用パッド３は、点６の周辺に集中して設けら
れ、その上にプローブカード４を配置して半導体ウエハ
試験を行う。試験用パッド３は、電源パッド、グランド
パッド、クロックパッド、入力パッド及び出力パッドを
含む。試験用パッド３は、通常動作時に使用するのみな
らず、半導体ウエハ試験においても使用するパッドであ
る。
ｄの試験用パッド３は、点６の周辺に集中して設けら
れ、その上にプローブカード４を配置して半導体ウエハ
試験を行う。試験用パッド３は、電源パッド、グランド
パッド、クロックパッド、入力パッド及び出力パッドを
含む。試験用パッド３は、通常動作時に使用するのみな
らず、半導体ウエハ試験においても使用するパッドであ
る。
【００１９】半導体ウエハ試験を行う際には、スキャン
（ＳＣＡＮ）設計手法を用いる。スキャン設計手法は、
試験用パッド３のみにプローブカード針を接触させて、
パッド５にプローブカード針を接触させずに、半導体チ
ップ領域内の素子又は結線等の正常又は異常を試験する
ことができる。
（ＳＣＡＮ）設計手法を用いる。スキャン設計手法は、
試験用パッド３のみにプローブカード針を接触させて、
パッド５にプローブカード針を接触させずに、半導体チ
ップ領域内の素子又は結線等の正常又は異常を試験する
ことができる。
【００２０】図３は、半導体ウエハ上で隣接する４個の
半導体チップ領域２ａ，２ｂ，２ｃ，２ｄを同時に測定
する方法を示す。プローブカード４は、４個の半導体チ
ップ領域２ａ，２ｂ，２ｃ，２ｄの試験用パッド３の数
と同数のプローブカード針１５を有する。プローブカー
ド針１５の各針の位置は、試験用パッド３の各パッドの
位置に対応する。プローブカード針１５の各針を試験用
パッド３の各パッドにそれぞれ同時に接触させて、４個
の半導体チップ領域２ａ，２ｂ，２ｃ，２ｄの正常又は
異常を同時に試験する。４個の半導体チップ領域２ａ，
２ｂ，２ｃ，２ｄを同時に測定することができるので、
各半導体チップ領域を別々に試験する場合に比べ、半導
体ウエハ試験時間を短縮することができる。
半導体チップ領域２ａ，２ｂ，２ｃ，２ｄを同時に測定
する方法を示す。プローブカード４は、４個の半導体チ
ップ領域２ａ，２ｂ，２ｃ，２ｄの試験用パッド３の数
と同数のプローブカード針１５を有する。プローブカー
ド針１５の各針の位置は、試験用パッド３の各パッドの
位置に対応する。プローブカード針１５の各針を試験用
パッド３の各パッドにそれぞれ同時に接触させて、４個
の半導体チップ領域２ａ，２ｂ，２ｃ，２ｄの正常又は
異常を同時に試験する。４個の半導体チップ領域２ａ，
２ｂ，２ｃ，２ｄを同時に測定することができるので、
各半導体チップ領域を別々に試験する場合に比べ、半導
体ウエハ試験時間を短縮することができる。
【００２１】図４は、半導体チップ領域２ａ上の試験用
パッド３の位置を示す。試験用パッド３は、電源パッド
ＶＤＤ、グランドパッドＧＮＤ、クロックパッドＣＬＫ
の他に、入力パッド及び出力パッドを含む。例えば、グ
ランドパッドＧＮＤは、半導体チップ領域２ａの上辺
（隣接点６を含む）から垂直方向にＬ１（例えば１００
μｍ）の位置、及び右辺（隣接点６を含む）から水平方
向にＬ４の位置に配置される。電源パッドＶＤＤは、半
導体チップ領域２ａの上辺（隣接点６を含む）から垂直
方向にＬ２（例えば２００μｍ）の位置、及び右辺（隣
接点６を含む）から水平方向にＬ４の位置に配置され
る。クロックパッドＣＬＫは、半導体チップ領域２ａの
上辺（隣接点６を含む）から垂直方向にＬ３（例えば３
００μｍ）の位置、及び右辺（隣接点６を含む）から水
平方向にＬ４の位置に配置される。
パッド３の位置を示す。試験用パッド３は、電源パッド
ＶＤＤ、グランドパッドＧＮＤ、クロックパッドＣＬＫ
の他に、入力パッド及び出力パッドを含む。例えば、グ
ランドパッドＧＮＤは、半導体チップ領域２ａの上辺
（隣接点６を含む）から垂直方向にＬ１（例えば１００
μｍ）の位置、及び右辺（隣接点６を含む）から水平方
向にＬ４の位置に配置される。電源パッドＶＤＤは、半
導体チップ領域２ａの上辺（隣接点６を含む）から垂直
方向にＬ２（例えば２００μｍ）の位置、及び右辺（隣
接点６を含む）から水平方向にＬ４の位置に配置され
る。クロックパッドＣＬＫは、半導体チップ領域２ａの
上辺（隣接点６を含む）から垂直方向にＬ３（例えば３
００μｍ）の位置、及び右辺（隣接点６を含む）から水
平方向にＬ４の位置に配置される。
【００２２】上記のように、半導体チップのサイズに関
係なく試験用パッド３の位置を固定とする。これによ
り、チップサイズが変わっても、同じプローブカード４
を用いて試験を行うことができる。さらに、試験用パッ
ド３は、例えば上からグランドパッドＧＮＤ、電源パッ
ドＶＤＤ、クロックパッドＣＬＫの順のように、順番を
指定することが好ましい。ただし、この順番を変えて
も、試験用パッドの位置が固定されていれば、プローブ
カード４を用いて試験を行うテスタの設定を変更すれ
ば、同じプローブカード４を共用することは可能であ
る。なお、半導体チップ領域２ｂ，２ｃ，２ｄは、上記
のように、半導体チップ領域２ａを回転させたパターン
と同一のパターンであり、試験用パッド３の位置は固定
される。
係なく試験用パッド３の位置を固定とする。これによ
り、チップサイズが変わっても、同じプローブカード４
を用いて試験を行うことができる。さらに、試験用パッ
ド３は、例えば上からグランドパッドＧＮＤ、電源パッ
ドＶＤＤ、クロックパッドＣＬＫの順のように、順番を
指定することが好ましい。ただし、この順番を変えて
も、試験用パッドの位置が固定されていれば、プローブ
カード４を用いて試験を行うテスタの設定を変更すれ
ば、同じプローブカード４を共用することは可能であ
る。なお、半導体チップ領域２ｂ，２ｃ，２ｄは、上記
のように、半導体チップ領域２ａを回転させたパターン
と同一のパターンであり、試験用パッド３の位置は固定
される。
【００２３】図５は、半導体チップサイズと試験用パッ
ド３の位置との関係を示す。半導体チップ領域ユニット
２は、半導体チップサイズを小さくすると半導体チップ
領域ユニット１１に変化し、半導体チップサイズを大き
くすると半導体チップ領域ユニット１２に変化する。半
導体チップサイズが変化しても、各半導体チップ領域ユ
ニット２，１１，１２内の試験用パッド３の位置は同じ
であり、同一のプローブカード４を共用することができ
る。
ド３の位置との関係を示す。半導体チップ領域ユニット
２は、半導体チップサイズを小さくすると半導体チップ
領域ユニット１１に変化し、半導体チップサイズを大き
くすると半導体チップ領域ユニット１２に変化する。半
導体チップサイズが変化しても、各半導体チップ領域ユ
ニット２，１１，１２内の試験用パッド３の位置は同じ
であり、同一のプローブカード４を共用することができ
る。
【００２４】（第２の実施形態）図６は、本発明の第２
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１の実施形態と比べ、各半導体チップ領域２
ａ，２ｂ，２ｃ，２ｄが２つの試験用パッド２３ａ，２
３ｂを有し、かつ左下の半導体チップ領域２ａ及び右上
の半導体チップ領域２ｃが同じパターンであり、左上の
半導体チップ領域２ｂ及び右下の半導体チップ領域２ｄ
が同じパターンである点が異なる。
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１の実施形態と比べ、各半導体チップ領域２
ａ，２ｂ，２ｃ，２ｄが２つの試験用パッド２３ａ，２
３ｂを有し、かつ左下の半導体チップ領域２ａ及び右上
の半導体チップ領域２ｃが同じパターンであり、左上の
半導体チップ領域２ｂ及び右下の半導体チップ領域２ｄ
が同じパターンである点が異なる。
【００２５】半導体チップ領域２ａ，２ｂ，２ｃ，２ｄ
は、隣接点６を軸として時計方向に順に隣接している。
半導体チップ領域２ｂ及び２ｄは、半導体チップ領域２
ａに対して、隣接点６を軸として半導体ウエハの平面上
で時計方向に９０度回転させたパターンと同一のパター
ンである。半導体チップ領域２ｃは、半導体チップ領域
２ａのパターンと同一のパターンである。
は、隣接点６を軸として時計方向に順に隣接している。
半導体チップ領域２ｂ及び２ｄは、半導体チップ領域２
ａに対して、隣接点６を軸として半導体ウエハの平面上
で時計方向に９０度回転させたパターンと同一のパター
ンである。半導体チップ領域２ｃは、半導体チップ領域
２ａのパターンと同一のパターンである。
【００２６】半導体チップ領域２ａ及び２ｃは、右辺の
上部に試験用パッド２３ａを有し、左辺の下部に試験用
パッド２３ｂを有し、４辺上で試験用パッド２３ａ，２
３ｂを除く領域にパッド２５を有する。半導体チップ領
域２ｂ及び２ｄは、下辺の右部に試験用パッド２３ａを
有し、上辺の左部に試験用パッド２３ｂを有し、４辺上
で試験用パッド２３ａ，２３ｂを除く領域にパッド２５
を有する。これらの試験用パッド２３ａ，２３ｂも、半
導体チップサイズによらず、図４と同様に各パッドが決
められた位置に固定される。
上部に試験用パッド２３ａを有し、左辺の下部に試験用
パッド２３ｂを有し、４辺上で試験用パッド２３ａ，２
３ｂを除く領域にパッド２５を有する。半導体チップ領
域２ｂ及び２ｄは、下辺の右部に試験用パッド２３ａを
有し、上辺の左部に試験用パッド２３ｂを有し、４辺上
で試験用パッド２３ａ，２３ｂを除く領域にパッド２５
を有する。これらの試験用パッド２３ａ，２３ｂも、半
導体チップサイズによらず、図４と同様に各パッドが決
められた位置に固定される。
【００２７】半導体ウエハ試験に実際に使用する試験用
パッドについて説明する。半導体チップ領域２ａの試験
用パッド２３ａ、半導体チップ領域２ｂの試験用パッド
２３ａ、半導体チップ領域２ｃの試験用パッド２３ｂ、
及び半導体チップ領域２ｄの試験用パッド２３ｂは、隣
接点６の周辺に集中して設けられ、プローブカード４の
針に同時に接触され、４個の半導体チップ領域２ａ，２
ｂ，２ｃ，２ｄの正常又は異常を同時に試験することが
できる。
パッドについて説明する。半導体チップ領域２ａの試験
用パッド２３ａ、半導体チップ領域２ｂの試験用パッド
２３ａ、半導体チップ領域２ｃの試験用パッド２３ｂ、
及び半導体チップ領域２ｄの試験用パッド２３ｂは、隣
接点６の周辺に集中して設けられ、プローブカード４の
針に同時に接触され、４個の半導体チップ領域２ａ，２
ｂ，２ｃ，２ｄの正常又は異常を同時に試験することが
できる。
【００２８】他の試験用パッドについて説明する。半導
体チップ領域２ａの試験用パッド２３ｂ、半導体チップ
領域２ｂの試験用パッド２３ｂ、半導体チップ領域２ｃ
の試験用パッド２３ａ、及び半導体チップ領域２ｄの試
験用パッド２３ａは、半導体チップ領域ユニット２を単
位として半導体ウエハ試験を行う場合には用いられない
が、通常動作時に用いることができる。
体チップ領域２ａの試験用パッド２３ｂ、半導体チップ
領域２ｂの試験用パッド２３ｂ、半導体チップ領域２ｃ
の試験用パッド２３ａ、及び半導体チップ領域２ｄの試
験用パッド２３ａは、半導体チップ領域ユニット２を単
位として半導体ウエハ試験を行う場合には用いられない
が、通常動作時に用いることができる。
【００２９】第２の実施形態でも、４個の半導体チップ
領域２ａ，２ｂ，２ｃ，２ｄを同時に測定することがで
きるので、各半導体チップ領域を別々に試験する場合に
比べ、半導体ウエハ試験時間を短縮することができる。
また、半導体チップサイズが変化しても、各半導体チッ
プ領域内の試験用パッド２３ａ，２３ｂの位置は同じで
あるので、同一のプローブカード４を共用することがで
きる。
領域２ａ，２ｂ，２ｃ，２ｄを同時に測定することがで
きるので、各半導体チップ領域を別々に試験する場合に
比べ、半導体ウエハ試験時間を短縮することができる。
また、半導体チップサイズが変化しても、各半導体チッ
プ領域内の試験用パッド２３ａ，２３ｂの位置は同じで
あるので、同一のプローブカード４を共用することがで
きる。
【００３０】（第３の実施形態）図７は、本発明の第３
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１の実施形態と比べ、各半導体チップ領域２
ａ，２ｂ，２ｃ，２ｄが４つの試験用パッド３３ａ，３
３ｂ，３３ｃ，３３ｄを有し、かつ４個の半導体チップ
領域２ａ，２ｂ，２ｃ，２ｄが互いに同じパターンであ
る点が異なる。
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１の実施形態と比べ、各半導体チップ領域２
ａ，２ｂ，２ｃ，２ｄが４つの試験用パッド３３ａ，３
３ｂ，３３ｃ，３３ｄを有し、かつ４個の半導体チップ
領域２ａ，２ｂ，２ｃ，２ｄが互いに同じパターンであ
る点が異なる。
【００３１】各半導体チップ領域２ａ，２ｂ，２ｃ，２
ｄは、右辺の上部に試験用パッド３３ａ、下辺の右部に
試験用パッド３３ｂ、左辺の下部に試験用パッド３３
ｃ、上辺の左部に試験用パッド３３ｄを有し、４辺上で
試験用パッド３３ａ〜３３ｄを除く領域にパッド３５を
有する。これらの試験用パッド３３ａ〜３３ｄも、半導
体チップサイズによらず、図４と同様に各パッドが決め
られた位置に固定される。
ｄは、右辺の上部に試験用パッド３３ａ、下辺の右部に
試験用パッド３３ｂ、左辺の下部に試験用パッド３３
ｃ、上辺の左部に試験用パッド３３ｄを有し、４辺上で
試験用パッド３３ａ〜３３ｄを除く領域にパッド３５を
有する。これらの試験用パッド３３ａ〜３３ｄも、半導
体チップサイズによらず、図４と同様に各パッドが決め
られた位置に固定される。
【００３２】半導体ウエハ試験に実際に使用する試験用
パッドについて説明する。半導体チップ領域２ａの試験
用パッド３３ａ、半導体チップ領域２ｂの試験用パッド
３３ｂ、半導体チップ領域２ｃの試験用パッド３３ｃ、
及び半導体チップ領域２ｄの試験用パッド３３ｄは、隣
接点６の周辺に集中して設けられ、プローブカード４の
針に同時に接触され、４個の半導体チップ領域２ａ，２
ｂ，２ｃ，２ｄの正常又は異常を同時に試験することが
できる。
パッドについて説明する。半導体チップ領域２ａの試験
用パッド３３ａ、半導体チップ領域２ｂの試験用パッド
３３ｂ、半導体チップ領域２ｃの試験用パッド３３ｃ、
及び半導体チップ領域２ｄの試験用パッド３３ｄは、隣
接点６の周辺に集中して設けられ、プローブカード４の
針に同時に接触され、４個の半導体チップ領域２ａ，２
ｂ，２ｃ，２ｄの正常又は異常を同時に試験することが
できる。
【００３３】他の試験用パッドについて説明する。半導
体チップ領域２ａの試験用パッド３３ｂ，３３ｃ，３３
ｄ、半導体チップ領域２ｂの試験用パッド３３ａ，３３
ｃ，３３ｄ、半導体チップ領域２ｃの試験用パッド３３
ａ，３３ｂ，３３ｄ、及び半導体チップ領域２ｄの試験
用パッド３３ａ，３３ｂ，３３ｃは、半導体チップ領域
ユニット２を単位として半導体ウエハ試験を行う場合に
は用いられないが、通常動作時に用いることができる。
体チップ領域２ａの試験用パッド３３ｂ，３３ｃ，３３
ｄ、半導体チップ領域２ｂの試験用パッド３３ａ，３３
ｃ，３３ｄ、半導体チップ領域２ｃの試験用パッド３３
ａ，３３ｂ，３３ｄ、及び半導体チップ領域２ｄの試験
用パッド３３ａ，３３ｂ，３３ｃは、半導体チップ領域
ユニット２を単位として半導体ウエハ試験を行う場合に
は用いられないが、通常動作時に用いることができる。
【００３４】第３の実施形態でも、４個の半導体チップ
領域２ａ，２ｂ，２ｃ，２ｄを同時に測定することがで
きるので、各半導体チップ領域を別々に試験する場合に
比べ、半導体ウエハ試験時間を短縮することができる。
また、半導体チップサイズが変化しても、各半導体チッ
プ領域内の試験用パッド３３ａ〜３３ｄの位置は同じで
あるので、同一のプローブカード４を共用することがで
きる。
領域２ａ，２ｂ，２ｃ，２ｄを同時に測定することがで
きるので、各半導体チップ領域を別々に試験する場合に
比べ、半導体ウエハ試験時間を短縮することができる。
また、半導体チップサイズが変化しても、各半導体チッ
プ領域内の試験用パッド３３ａ〜３３ｄの位置は同じで
あるので、同一のプローブカード４を共用することがで
きる。
【００３５】第１〜第３の実施形態に示したように、半
導体ウエハ上には互いに隣接した４個の４角形の半導体
チップ領域２ａ〜２ｄの組が複数配列されており、各半
導体チップ領域２ａ〜２ｄは、それぞれ互いに隣接する
４角形の辺のうちの少なくともいずれかの辺に試験用ボ
ンディングパッドを備えていればよい。
導体ウエハ上には互いに隣接した４個の４角形の半導体
チップ領域２ａ〜２ｄの組が複数配列されており、各半
導体チップ領域２ａ〜２ｄは、それぞれ互いに隣接する
４角形の辺のうちの少なくともいずれかの辺に試験用ボ
ンディングパッドを備えていればよい。
【００３６】（第４の実施形態）図８は、本発明の第４
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１〜第３の実施形態と比べ、３個の正６角形
の半導体チップ領域４２ａ，４２ｂ，４２ｃが半導体ウ
エハ上で互いに隣接している点が異なる。
の実施形態による半導体ウエハの平面図である。本実施
形態は、第１〜第３の実施形態と比べ、３個の正６角形
の半導体チップ領域４２ａ，４２ｂ，４２ｃが半導体ウ
エハ上で互いに隣接している点が異なる。
【００３７】各半導体チップ領域４２ａ，４２ｂ，４２
ｃは、それぞれ半導体チップ領域４２ａ〜４２ｃが互い
に接する点４６の周辺に試験用パッド４３を有する。半
導体チップ領域４２ａ〜４２ｃの試験用パッド４３は、
隣接点４６の周辺に集中して設けられ、プローブカード
４４の針に同時に接触され、３個の半導体チップ領域４
２ａ〜４２ｃの正常又は異常を同時に試験することがで
きる。この試験用パッド４３も、半導体チップサイズに
よらず、各パッドが決められた位置に固定される。
ｃは、それぞれ半導体チップ領域４２ａ〜４２ｃが互い
に接する点４６の周辺に試験用パッド４３を有する。半
導体チップ領域４２ａ〜４２ｃの試験用パッド４３は、
隣接点４６の周辺に集中して設けられ、プローブカード
４４の針に同時に接触され、３個の半導体チップ領域４
２ａ〜４２ｃの正常又は異常を同時に試験することがで
きる。この試験用パッド４３も、半導体チップサイズに
よらず、各パッドが決められた位置に固定される。
【００３８】第４の実施形態では、３個の半導体チップ
領域４２ａ〜４２ｃを同時に測定することができるの
で、各半導体チップ領域を別々に試験する場合に比べ、
半導体ウエハ試験時間を短縮することができる。また、
半導体チップサイズが変化しても、半導体チップ領域内
の試験用パッド４３の位置は同じであるので、同一のプ
ローブカード４４を共用することができる。
領域４２ａ〜４２ｃを同時に測定することができるの
で、各半導体チップ領域を別々に試験する場合に比べ、
半導体ウエハ試験時間を短縮することができる。また、
半導体チップサイズが変化しても、半導体チップ領域内
の試験用パッド４３の位置は同じであるので、同一のプ
ローブカード４４を共用することができる。
【００３９】第４の実施形態に示したように、半導体ウ
エハ上には互いに隣接した３個の６角形の半導体チップ
領域４２ａ〜４２ｃの組が複数配列されており、各半導
体チップ領域４２ａ〜４２ｃは、それぞれ互いに隣接す
る６角形の辺のうちの少なくともいずれかの辺に試験用
パッド４３を備えていればよい。
エハ上には互いに隣接した３個の６角形の半導体チップ
領域４２ａ〜４２ｃの組が複数配列されており、各半導
体チップ領域４２ａ〜４２ｃは、それぞれ互いに隣接す
る６角形の辺のうちの少なくともいずれかの辺に試験用
パッド４３を備えていればよい。
【００４０】近年、特にシステムＡＳＩＣにおいて短納
期の要望が強まっており、半導体設計及びプロセス技術
の向上によりターンアラウンドタイムが短くなってきて
いる。従来は、半導体チップサイズが変わる度にプロー
ブカードを新たに作成しなければならず、納期の遅れが
生じていた。
期の要望が強まっており、半導体設計及びプロセス技術
の向上によりターンアラウンドタイムが短くなってきて
いる。従来は、半導体チップサイズが変わる度にプロー
ブカードを新たに作成しなければならず、納期の遅れが
生じていた。
【００４１】第１〜第４の実施形態によれば、複数の多
角形の半導体チップ領域が互いに隣接する中心点付近に
各半導体チップ領域の試験用パッドを集中して配置する
ことにより、半導体チップのサイズが変化する場合で
も、試験用ボンディングパッドを同じ位置に配置するこ
とが可能になる。半導体チップのサイズに依らずに試験
用ボンティングパッドの位置が決まれば、半導体ウエハ
試験時に同じプローブカードを共用することができ、新
たにプローブカードを作成する必要がなくなり、半導体
チップの製造時間及び納期の短縮化並びにコストの低減
化を図ることができる。
角形の半導体チップ領域が互いに隣接する中心点付近に
各半導体チップ領域の試験用パッドを集中して配置する
ことにより、半導体チップのサイズが変化する場合で
も、試験用ボンディングパッドを同じ位置に配置するこ
とが可能になる。半導体チップのサイズに依らずに試験
用ボンティングパッドの位置が決まれば、半導体ウエハ
試験時に同じプローブカードを共用することができ、新
たにプローブカードを作成する必要がなくなり、半導体
チップの製造時間及び納期の短縮化並びにコストの低減
化を図ることができる。
【００４２】また、例えば３個又は４個の半導体チップ
領域の組からなる半導体チップ領域ユニットを同時に測
定することができるので、各半導体チップ領域を別々に
試験する場合に比べ、半導体ウエハ試験時間を短縮する
ことができる。半導体チップ領域ユニットは、半導体ウ
エハ上に複数配列されている。半導体ウエハ試験では、
半導体チップ領域ユニット毎に、プローブカードを移動
させて試験を行うことができる。
領域の組からなる半導体チップ領域ユニットを同時に測
定することができるので、各半導体チップ領域を別々に
試験する場合に比べ、半導体ウエハ試験時間を短縮する
ことができる。半導体チップ領域ユニットは、半導体ウ
エハ上に複数配列されている。半導体ウエハ試験では、
半導体チップ領域ユニット毎に、プローブカードを移動
させて試験を行うことができる。
【００４３】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その精神、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その精神、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
【００４４】本発明の様々な形態をまとめると、以下の
ようになる。 （付記１）互いに隣接する複数の多角形の半導体チップ
領域の組を有する半導体ウエハであって、各半導体チッ
プ領域はそれぞれ前記半導体チップ領域の組内で互いに
隣接する辺のうちの少なくともいずれかの辺に試験用ボ
ンディングパッドを備えたことを特徴とする半導体ウエ
ハ。 （付記２）前記半導体ウエハは互いに隣接した４個の多
角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する多角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えたことを特徴とする付記１記載の半導体ウエハ。
ようになる。 （付記１）互いに隣接する複数の多角形の半導体チップ
領域の組を有する半導体ウエハであって、各半導体チッ
プ領域はそれぞれ前記半導体チップ領域の組内で互いに
隣接する辺のうちの少なくともいずれかの辺に試験用ボ
ンディングパッドを備えたことを特徴とする半導体ウエ
ハ。 （付記２）前記半導体ウエハは互いに隣接した４個の多
角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する多角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えたことを特徴とする付記１記載の半導体ウエハ。
【００４５】（付記３）前記半導体ウエハは互いに隣接
した４個の４角形の半導体チップ領域を含み、各半導体
チップ領域は、それぞれ前記互いに隣接する４角形の辺
のうちの少なくともいずれかの辺に試験用ボンディング
パッドを備えたことを特徴とする付記２記載の半導体ウ
エハ。 （付記４）前記半導体ウエハは互いに隣接した４個の４
角形の半導体チップ領域の組が複数配列されており、各
半導体チップ領域は、それぞれ前記互いに隣接する４角
形の辺のうちの少なくともいずれかの辺に試験用ボンデ
ィングパッドを備えたことを特徴とする付記３記載の半
導体ウエハ。
した４個の４角形の半導体チップ領域を含み、各半導体
チップ領域は、それぞれ前記互いに隣接する４角形の辺
のうちの少なくともいずれかの辺に試験用ボンディング
パッドを備えたことを特徴とする付記２記載の半導体ウ
エハ。 （付記４）前記半導体ウエハは互いに隣接した４個の４
角形の半導体チップ領域の組が複数配列されており、各
半導体チップ領域は、それぞれ前記互いに隣接する４角
形の辺のうちの少なくともいずれかの辺に試験用ボンデ
ィングパッドを備えたことを特徴とする付記３記載の半
導体ウエハ。
【００４６】（付記５）前記４個の４角形の半導体チッ
プ領域は、該４個の半導体チップ領域が互いに接する点
を軸として前記半導体ウエハの平面上でそれぞれ互いに
９０度づつ回転させたパターンと同一のパターンである
ことを特徴とする付記４記載の半導体ウエハ。 （付記６）前記４個の４角形の半導体チップ領域は、時
計方向に第１、第２、第３及び第４の半導体チップ領域
が互いに隣接しており、前記第２及び第４の半導体チッ
プ領域は、前記第１の半導体チップ領域に対して、それ
ぞれ前記第１〜第４の半導体チップ領域が互いに接する
点を軸として前記半導体ウエハの平面上で９０度回転さ
せたパターンと同一のパターンであり、前記第３の半導
体チップ領域は、前記第１の半導体チップ領域のパター
ンと同一のパターンであることを特徴とする付記４記載
の半導体ウエハ。
プ領域は、該４個の半導体チップ領域が互いに接する点
を軸として前記半導体ウエハの平面上でそれぞれ互いに
９０度づつ回転させたパターンと同一のパターンである
ことを特徴とする付記４記載の半導体ウエハ。 （付記６）前記４個の４角形の半導体チップ領域は、時
計方向に第１、第２、第３及び第４の半導体チップ領域
が互いに隣接しており、前記第２及び第４の半導体チッ
プ領域は、前記第１の半導体チップ領域に対して、それ
ぞれ前記第１〜第４の半導体チップ領域が互いに接する
点を軸として前記半導体ウエハの平面上で９０度回転さ
せたパターンと同一のパターンであり、前記第３の半導
体チップ領域は、前記第１の半導体チップ領域のパター
ンと同一のパターンであることを特徴とする付記４記載
の半導体ウエハ。
【００４７】（付記７）前記４個の４角形の半導体チッ
プ領域は、時計方向に第１、第２、第３及び第４の半導
体チップ領域が互いに隣接しており、前記第１〜第４の
半導体チップ領域は、互いに同一のパターンであること
を特徴とする付記４記載の半導体ウエハ。 （付記８）前記試験用ボンディングパッドは、電源ボン
ディングパッド、グランドボンディングパッド、クロッ
クボンディングパッド、入力ボンディングパッド及び出
力ボンディングパッドを含むことを特徴とする付記４記
載の半導体ウエハ。
プ領域は、時計方向に第１、第２、第３及び第４の半導
体チップ領域が互いに隣接しており、前記第１〜第４の
半導体チップ領域は、互いに同一のパターンであること
を特徴とする付記４記載の半導体ウエハ。 （付記８）前記試験用ボンディングパッドは、電源ボン
ディングパッド、グランドボンディングパッド、クロッ
クボンディングパッド、入力ボンディングパッド及び出
力ボンディングパッドを含むことを特徴とする付記４記
載の半導体ウエハ。
【００４８】（付記９）前記半導体ウエハは互いに隣接
した３個の多角形の半導体チップ領域を含み、各半導体
チップ領域は、それぞれ前記互いに隣接する多角形の辺
のうちの少なくともいずれかの辺に試験用ボンディング
パッドを備えたことを特徴とする付記１記載の半導体ウ
エハ。 （付記１０）前記半導体ウエハは互いに隣接した３個の
６角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する６角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えたことを特徴とする付記９記載の半導体ウエハ。
した３個の多角形の半導体チップ領域を含み、各半導体
チップ領域は、それぞれ前記互いに隣接する多角形の辺
のうちの少なくともいずれかの辺に試験用ボンディング
パッドを備えたことを特徴とする付記１記載の半導体ウ
エハ。 （付記１０）前記半導体ウエハは互いに隣接した３個の
６角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する６角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えたことを特徴とする付記９記載の半導体ウエハ。
【００４９】（付記１１）前記半導体ウエハは互いに隣
接した３個の６角形の半導体チップ領域の組が複数配列
されており、各半導体チップ領域は、それぞれ前記互い
に隣接する６角形の辺のうちの少なくともいずれかの辺
に試験用ボンディングパッドを備えたことを特徴とする
付記１０記載の半導体ウエハ。 （付記１２）互いに隣接する複数の多角形の半導体チッ
プ領域の組を有する半導体ウエハであって、各半導体チ
ップ領域はそれぞれ前記半導体チップ領域の組内で互い
に隣接する辺のうちの少なくともいずれかの辺に試験用
ボンディングパッドを備えた半導体ウエハの試験方法で
あって、前記互いに隣接する複数の半導体チップ領域の
試験用ボンディングパッドにプローブカード針を同時に
接触させて、前記互いに隣接する複数の半導体チップ領
域の正常又は異常を同時に試験する半導体ウエハの試験
方法。
接した３個の６角形の半導体チップ領域の組が複数配列
されており、各半導体チップ領域は、それぞれ前記互い
に隣接する６角形の辺のうちの少なくともいずれかの辺
に試験用ボンディングパッドを備えたことを特徴とする
付記１０記載の半導体ウエハ。 （付記１２）互いに隣接する複数の多角形の半導体チッ
プ領域の組を有する半導体ウエハであって、各半導体チ
ップ領域はそれぞれ前記半導体チップ領域の組内で互い
に隣接する辺のうちの少なくともいずれかの辺に試験用
ボンディングパッドを備えた半導体ウエハの試験方法で
あって、前記互いに隣接する複数の半導体チップ領域の
試験用ボンディングパッドにプローブカード針を同時に
接触させて、前記互いに隣接する複数の半導体チップ領
域の正常又は異常を同時に試験する半導体ウエハの試験
方法。
【００５０】（付記１３）前記半導体ウエハは互いに隣
接した４個の多角形の半導体チップ領域を含み、各半導
体チップ領域は、それぞれ前記互いに隣接する多角形の
辺のうちの少なくともいずれかの辺に試験用ボンディン
グパッドを備えた半導体ウエハの試験方法であって、前
記互いに隣接する４個の半導体チップ領域の試験用ボン
ディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する４個の半導体チップ領域の正常
又は異常を同時に試験する付記１２記載の半導体ウエハ
の試験方法。 （付記１４）前記半導体ウエハは互いに隣接した４個の
４角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する４角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えた半導体ウエハの試験方法であって、前記互いに隣接
する４個の半導体チップ領域の試験用ボンディングパッ
ドにプローブカード針を同時に接触させて、前記互いに
隣接する４個の半導体チップ領域の正常又は異常を同時
に試験する付記１３記載の半導体ウエハの試験方法。
接した４個の多角形の半導体チップ領域を含み、各半導
体チップ領域は、それぞれ前記互いに隣接する多角形の
辺のうちの少なくともいずれかの辺に試験用ボンディン
グパッドを備えた半導体ウエハの試験方法であって、前
記互いに隣接する４個の半導体チップ領域の試験用ボン
ディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する４個の半導体チップ領域の正常
又は異常を同時に試験する付記１２記載の半導体ウエハ
の試験方法。 （付記１４）前記半導体ウエハは互いに隣接した４個の
４角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する４角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えた半導体ウエハの試験方法であって、前記互いに隣接
する４個の半導体チップ領域の試験用ボンディングパッ
ドにプローブカード針を同時に接触させて、前記互いに
隣接する４個の半導体チップ領域の正常又は異常を同時
に試験する付記１３記載の半導体ウエハの試験方法。
【００５１】（付記１５）前記半導体ウエハは互いに隣
接した４個の４角形の半導体チップ領域の組が複数配列
されており、各半導体チップ領域は、それぞれ前記互い
に隣接する４角形の辺のうちの少なくともいずれかの辺
に試験用ボンディングパッドを備えた半導体ウエハの試
験方法であって、前記互いに隣接する４個の半導体チッ
プ領域の試験用ボンディングパッドにプローブカード針
を同時に接触させて、前記互いに隣接する４個の半導体
チップ領域の正常又は異常を同時に試験する付記１４記
載の半導体ウエハの試験方法。 （付記１６）前記４個の４角形の半導体チップ領域は、
該４個の半導体チップ領域が互いに接する点を軸として
前記半導体ウエハの平面上でそれぞれ互いに９０度づつ
回転させたパターンと同一のパターンである半導体ウエ
ハの試験方法であって、前記互いに隣接する４個の半導
体チップ領域の試験用ボンディングパッドにプローブカ
ード針を同時に接触させて、前記互いに隣接する４個の
半導体チップ領域の正常又は異常を同時に試験する付記
１５記載の半導体ウエハの試験方法。
接した４個の４角形の半導体チップ領域の組が複数配列
されており、各半導体チップ領域は、それぞれ前記互い
に隣接する４角形の辺のうちの少なくともいずれかの辺
に試験用ボンディングパッドを備えた半導体ウエハの試
験方法であって、前記互いに隣接する４個の半導体チッ
プ領域の試験用ボンディングパッドにプローブカード針
を同時に接触させて、前記互いに隣接する４個の半導体
チップ領域の正常又は異常を同時に試験する付記１４記
載の半導体ウエハの試験方法。 （付記１６）前記４個の４角形の半導体チップ領域は、
該４個の半導体チップ領域が互いに接する点を軸として
前記半導体ウエハの平面上でそれぞれ互いに９０度づつ
回転させたパターンと同一のパターンである半導体ウエ
ハの試験方法であって、前記互いに隣接する４個の半導
体チップ領域の試験用ボンディングパッドにプローブカ
ード針を同時に接触させて、前記互いに隣接する４個の
半導体チップ領域の正常又は異常を同時に試験する付記
１５記載の半導体ウエハの試験方法。
【００５２】（付記１７）前記４個の４角形の半導体チ
ップ領域は、時計方向に第１、第２、第３及び第４の半
導体チップ領域が互いに隣接しており、前記第２及び第
４の半導体チップ領域は、前記第１の半導体チップ領域
に対して、それぞれ前記第１〜第４の半導体チップ領域
が互いに接する点を軸として前記半導体ウエハの平面上
で９０度回転させたパターンと同一のパターンであり、
前記第３の半導体チップ領域は、前記第１の半導体チッ
プ領域のパターンと同一のパターンである半導体ウエハ
の試験方法であって、前記互いに隣接する４個の半導体
チップ領域の試験用ボンディングパッドにプローブカー
ド針を同時に接触させて、前記互いに隣接する４個の半
導体チップ領域の正常又は異常を同時に試験する付記１
５記載の半導体ウエハの試験方法。 （付記１８）前記４個の４角形の半導体チップ領域は、
時計方向に第１、第２、第３及び第４の半導体チップ領
域が互いに隣接しており、前記第１〜第４の半導体チッ
プ領域は、互いに同一のパターンである半導体ウエハの
試験方法であって、前記互いに隣接する４個の半導体チ
ップ領域の試験用ボンディングパッドにプローブカード
針を同時に接触させて、前記互いに隣接する４個の半導
体チップ領域の正常又は異常を同時に試験する付記１５
記載の半導体ウエハの試験方法。
ップ領域は、時計方向に第１、第２、第３及び第４の半
導体チップ領域が互いに隣接しており、前記第２及び第
４の半導体チップ領域は、前記第１の半導体チップ領域
に対して、それぞれ前記第１〜第４の半導体チップ領域
が互いに接する点を軸として前記半導体ウエハの平面上
で９０度回転させたパターンと同一のパターンであり、
前記第３の半導体チップ領域は、前記第１の半導体チッ
プ領域のパターンと同一のパターンである半導体ウエハ
の試験方法であって、前記互いに隣接する４個の半導体
チップ領域の試験用ボンディングパッドにプローブカー
ド針を同時に接触させて、前記互いに隣接する４個の半
導体チップ領域の正常又は異常を同時に試験する付記１
５記載の半導体ウエハの試験方法。 （付記１８）前記４個の４角形の半導体チップ領域は、
時計方向に第１、第２、第３及び第４の半導体チップ領
域が互いに隣接しており、前記第１〜第４の半導体チッ
プ領域は、互いに同一のパターンである半導体ウエハの
試験方法であって、前記互いに隣接する４個の半導体チ
ップ領域の試験用ボンディングパッドにプローブカード
針を同時に接触させて、前記互いに隣接する４個の半導
体チップ領域の正常又は異常を同時に試験する付記１５
記載の半導体ウエハの試験方法。
【００５３】（付記１９）前記試験用ボンディングパッ
ドは、電源ボンディングパッド、グランドボンディング
パッド、クロックボンディングパッド、入力ボンディン
グパッド及び出力ボンディングパッドを含むことを特徴
とする付記１５記載の半導体ウエハ。 （付記２０）前記半導体ウエハは互いに隣接した３個の
多角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する多角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えた半導体ウエハの試験方法であって、前記互いに隣接
する３個の半導体チップ領域の試験用ボンディングパッ
ドにプローブカード針を同時に接触させて、前記互いに
隣接する３個の半導体チップ領域の正常又は異常を同時
に試験する付記１２記載の半導体ウエハの試験方法。
ドは、電源ボンディングパッド、グランドボンディング
パッド、クロックボンディングパッド、入力ボンディン
グパッド及び出力ボンディングパッドを含むことを特徴
とする付記１５記載の半導体ウエハ。 （付記２０）前記半導体ウエハは互いに隣接した３個の
多角形の半導体チップ領域を含み、各半導体チップ領域
は、それぞれ前記互いに隣接する多角形の辺のうちの少
なくともいずれかの辺に試験用ボンディングパッドを備
えた半導体ウエハの試験方法であって、前記互いに隣接
する３個の半導体チップ領域の試験用ボンディングパッ
ドにプローブカード針を同時に接触させて、前記互いに
隣接する３個の半導体チップ領域の正常又は異常を同時
に試験する付記１２記載の半導体ウエハの試験方法。
【００５４】（付記２１）前記半導体ウエハは互いに隣
接した３個の６角形の半導体チップ領域を含み、各半導
体チップ領域は、それぞれ前記互いに隣接する６角形の
辺のうちの少なくともいずれかの辺に試験用ボンディン
グパッドを備えた半導体ウエハの試験方法であって、前
記互いに隣接する３個の半導体チップ領域の試験用ボン
ディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する３個の半導体チップ領域の正常
又は異常を同時に試験する付記２０記載の半導体ウエハ
の試験方法。 （付記２２）前記半導体ウエハは互いに隣接した３個の
６角形の半導体チップ領域の組が複数配列されており、
各半導体チップ領域は、それぞれ前記互いに隣接する６
角形の辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えた半導体ウエハの試験方法であっ
て、前記互いに隣接する３個の半導体チップ領域の試験
用ボンディングパッドにプローブカード針を同時に接触
させて、前記互いに隣接する３個の半導体チップ領域の
正常又は異常を同時に試験する付記２１記載の半導体ウ
エハの試験方法。
接した３個の６角形の半導体チップ領域を含み、各半導
体チップ領域は、それぞれ前記互いに隣接する６角形の
辺のうちの少なくともいずれかの辺に試験用ボンディン
グパッドを備えた半導体ウエハの試験方法であって、前
記互いに隣接する３個の半導体チップ領域の試験用ボン
ディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する３個の半導体チップ領域の正常
又は異常を同時に試験する付記２０記載の半導体ウエハ
の試験方法。 （付記２２）前記半導体ウエハは互いに隣接した３個の
６角形の半導体チップ領域の組が複数配列されており、
各半導体チップ領域は、それぞれ前記互いに隣接する６
角形の辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えた半導体ウエハの試験方法であっ
て、前記互いに隣接する３個の半導体チップ領域の試験
用ボンディングパッドにプローブカード針を同時に接触
させて、前記互いに隣接する３個の半導体チップ領域の
正常又は異常を同時に試験する付記２１記載の半導体ウ
エハの試験方法。
【００５５】
【発明の効果】以上説明したように本発明によれば、半
導体チップのサイズが変化する場合でも、半導体チップ
領域内の試験用ボンディングパッドを同じ位置に配置す
ることが可能になる。半導体チップのサイズに依らずに
試験用ボンティングパッドの位置が決まれば、半導体ウ
エハ試験時に同じプローブカードを共用することがで
き、新たにプローブカードを作成する必要がなくなり、
半導体チップの製造時間及び納期の短縮化並びにコスト
の低減化を図ることができる。
導体チップのサイズが変化する場合でも、半導体チップ
領域内の試験用ボンディングパッドを同じ位置に配置す
ることが可能になる。半導体チップのサイズに依らずに
試験用ボンティングパッドの位置が決まれば、半導体ウ
エハ試験時に同じプローブカードを共用することがで
き、新たにプローブカードを作成する必要がなくなり、
半導体チップの製造時間及び納期の短縮化並びにコスト
の低減化を図ることができる。
【００５６】また、互いに隣接する複数の半導体チップ
領域の試験用ボンディングパッドにプローブカード針を
同時に接触させて、互いに隣接する複数の半導体チップ
領域の正常又は異常を同時に試験することができるの
で、各半導体チップ領域を別々に試験する場合に比べ、
半導体ウエハ試験時間を短縮することができる。
領域の試験用ボンディングパッドにプローブカード針を
同時に接触させて、互いに隣接する複数の半導体チップ
領域の正常又は異常を同時に試験することができるの
で、各半導体チップ領域を別々に試験する場合に比べ、
半導体ウエハ試験時間を短縮することができる。
【図１】本発明の第１の実施形態による半導体ウエハ上
の半導体チップ領域の平面図である。
の半導体チップ領域の平面図である。
【図２】半導体ウエハ全体の平面図である。
【図３】半導体ウエハ試験における同時測定を示す半導
体チップ領域の平面図である。
体チップ領域の平面図である。
【図４】半導体チップ領域内の試験用パッドの一部を示
す平面図である。
す平面図である。
【図５】半導体チップサイズが変化した場合の半導体チ
ップ領域の平面図である。
ップ領域の平面図である。
【図６】本発明の第２の実施形態による半導体ウエハ上
の半導体チップ領域の平面図である。
の半導体チップ領域の平面図である。
【図７】本発明の第３の実施形態による半導体ウエハ上
の半導体チップ領域の平面図である。
の半導体チップ領域の平面図である。
【図８】本発明の第４の実施形態による半導体ウエハ上
の半導体チップ領域の平面図である。
の半導体チップ領域の平面図である。
【図９】従来技術による半導体ウエハ試験を示す半導体
チップ領域の平面図である。
チップ領域の平面図である。
【図１０】半導体ウエハ試験における同時測定を示す半
導体チップ領域の平面図である。
導体チップ領域の平面図である。
１ 半導体ウエハ ２ 半導体チップ領域ユニット ２ａ，２ｂ，２ｃ，２ｄ 半導体チップ領域 ３ 試験用パッド ４ プローブカード ５ パッド ６ 隣接点 １１，１２ 半導体チップ領域 １５ プローブカード針 ２３ａ，２３ｂ 試験用パッド ２５ パッド ３３ａ〜３３ｄ 試験用パッド ３５ パッド ４２ａ〜４２ｃ 半導体チップ領域 ４３ 試験用パッド ４４ プローブカード ５２ 半導体チップ領域 ５４ プローブカード ５５ パッド ５６ プローブカード針 ５７ 電源パッド ６２ 半導体チップ領域 ６３ 試験用パッド ６４ プローブカード ６５ パッド ６６ プローブカード針
フロントページの続き Ｆターム(参考） 2G011 AA02 AA16 AC06 AE03 AF07 4M106 AA01 AD01 AD24 AD26 BA01 BA14 DD10 DJ27 5F044 EE07
Claims (6)
- 【請求項１】 互いに隣接する複数の多角形の半導体チ
ップ領域の組を有する半導体ウエハであって、各半導体
チップ領域はそれぞれ前記半導体チップ領域の組内で互
いに隣接する辺のうちの少なくともいずれかの辺に試験
用ボンディングパッドを備えたことを特徴とする半導体
ウエハ。 - 【請求項２】 前記半導体ウエハは互いに隣接した４個
の多角形の半導体チップ領域を含み、 各半導体チップ領域は、それぞれ前記互いに隣接する多
角形の辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えたことを特徴とする請求項１記載
の半導体ウエハ。 - 【請求項３】 前記半導体ウエハは互いに隣接した３個
の多角形の半導体チップ領域を含み、 各半導体チップ領域は、それぞれ前記互いに隣接する多
角形の辺のうちの少なくともいずれかの辺に試験用ボン
ディングパッドを備えたことを特徴とする請求項１記載
の半導体ウエハ。 - 【請求項４】 互いに隣接する複数の多角形の半導体チ
ップ領域の組を有する半導体ウエハであって、各半導体
チップ領域はそれぞれ前記半導体チップ領域の組内で互
いに隣接する辺のうちの少なくともいずれかの辺に試験
用ボンディングパッドを備えた半導体ウエハの試験方法
であって、 前記互いに隣接する複数の半導体チップ領域の試験用ボ
ンディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する複数の半導体チップ領域の正常
又は異常を同時に試験する半導体ウエハの試験方法。 - 【請求項５】 前記半導体ウエハは互いに隣接した４個
の多角形の半導体チップ領域を含み、各半導体チップ領
域は、それぞれ前記互いに隣接する多角形の辺のうちの
少なくともいずれかの辺に試験用ボンディングパッドを
備えた半導体ウエハの試験方法であって、 前記互いに隣接する４個の半導体チップ領域の試験用ボ
ンディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する４個の半導体チップ領域の正常
又は異常を同時に試験する請求項４記載の半導体ウエハ
の試験方法。 - 【請求項６】 前記半導体ウエハは互いに隣接した３個
の多角形の半導体チップ領域を含み、各半導体チップ領
域は、それぞれ前記互いに隣接する多角形の辺のうちの
少なくともいずれかの辺に試験用ボンディングパッドを
備えた半導体ウエハの試験方法であって、 前記互いに隣接する３個の半導体チップ領域の試験用ボ
ンディングパッドにプローブカード針を同時に接触させ
て、前記互いに隣接する３個の半導体チップ領域の正常
又は異常を同時に試験する請求項４記載の半導体ウエハ
の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120372A JP2001308152A (ja) | 2000-04-21 | 2000-04-21 | 半導体ウエハ及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120372A JP2001308152A (ja) | 2000-04-21 | 2000-04-21 | 半導体ウエハ及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308152A true JP2001308152A (ja) | 2001-11-02 |
Family
ID=18631197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000120372A Pending JP2001308152A (ja) | 2000-04-21 | 2000-04-21 | 半導体ウエハ及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
| JP2008283073A (ja) * | 2007-05-11 | 2008-11-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
2000
- 2000-04-21 JP JP2000120372A patent/JP2001308152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
| JP2008283073A (ja) * | 2007-05-11 | 2008-11-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
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