JP2006145402A - 半導体集積回路の同時測定方法 - Google Patents

半導体集積回路の同時測定方法 Download PDF

Info

Publication number
JP2006145402A
JP2006145402A JP2004336369A JP2004336369A JP2006145402A JP 2006145402 A JP2006145402 A JP 2006145402A JP 2004336369 A JP2004336369 A JP 2004336369A JP 2004336369 A JP2004336369 A JP 2004336369A JP 2006145402 A JP2006145402 A JP 2006145402A
Authority
JP
Japan
Prior art keywords
chips
integrated circuit
semiconductor integrated
probe
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004336369A
Other languages
English (en)
Inventor
Hidekazu Noguchi
英和 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2004336369A priority Critical patent/JP2006145402A/ja
Publication of JP2006145402A publication Critical patent/JP2006145402A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】製造がより簡単で、短時間に複数のチップの試験が可能な半導体集積回路の同時測定方法を提供することにある。
【解決手段】ウェーハ上のx軸及びy軸方向にマトリクス状に形成された複数の半導体チップを同時に測定する為にx軸及びy軸方向に隣接する複数のチップの配列位置と整合した位置に配置した複数の窓と、各窓位置に対応する前記半導体チップのボンディングパッドに先端を当接させることにより当該ボンディングパッドに対応する信号を出力させるプローブピン(P1〜P4)を複数備えたプローブカード10を用いて、前記半導体チップを同時に測定する半導体集積回路の同時測定方法において、プローブカード10に於けるプローブピンの重なり度合いが小さくなるように、プローブピンの配列方向を前記x軸方向或いはy軸方向に対して所定角度傾斜させている。
【選択図】図1

Description

この発明は、半導体集積回路をウェーハ状態で検査する工程(プロービング)において、複数のチップを同時に測定する方法に関する。
特開平7−302820号公報
近年、半導体プロセス技術の進歩により、最小加工寸法が小さくなっている。半導体メモリは、主に、コスト削減の為に同容量の製品でも、出来るだけ小さな加工寸法のプロセスを利用している。例えば、16Mb DRAMは、約10年前には0.5μmプロセスを使用していたが、現在では、0.15μmプロセスを用いた製品が量産されている。
このように半導体プロセス技術の技術革新は目覚ましいものがあるが、実装技術は、時代と共に改善されているものの、半導体プロセス技術と同一のスケールでは小さくなっていない。
半導体チップとパッケージを接続する為には、チップ上のボンディングパッドという約80μm四方の領域に金線を圧着することで実現出来る。図2に示すように、ボンディングパッドの配置の方法には何種類か有るが、金線の張りやすいようにチップ周辺部に配置する方法が一般的である。
ボンディングパッドが2辺に並んでいるのは、ウェーハ状態のままでプロービング試験を行う際に、複数のチップを同時に測定するのに都合が良いからで、ボンディングパッドに接触させるためのプローブカードは図3(a)のような構成に成っている。すなわち、横(X軸方向)と縦(Y軸方向)にそれぞれ2チップ(合計4チップ)を同時に試験可能な構成と成っている。このプローブカードには、プローブ針(プローブピンとも称する)がL字型に基板上に固定されており、このようなL字型のプローブ針のことをカンチレバーと呼ぶ。図3(a)の線A−A’に沿った断面を図(b)に示す。
プロセス技術の向上によりチップサイズが小さくなると、それに伴ってボンディングパッドのサイズを小さくしないと、図3のような2辺のみの配置が困難となるため、ボンディングパッドをチップ周辺部に配置するには、第3辺や第4辺にも配置する必要が生じる(図4(a)参照)。この場合、図4(b)に示す様に、同一ライン上に多数のカンチレバーを配置する必要が生じ、このカンチレバーの配置が非常に困難となる。この対策として、プローブ針を剣山のように垂直方向に並べる方法もあるが、このようなプローブカードは製造が困難であり、価格も高価であることから、半導体チップの開発期間短縮の妨げとなっていた。
この発明の課題は、製造がより簡単で、短時間に複数のチップの試験が可能な半導体集積回路の同時測定方法を提供することにある。
上記課題を解決する為に、本発明に係る半導体集積回路の同時測定方法においては、ウェーハ上のx軸及びy軸方向にマトリクス状に形成された複数の半導体チップを同時に測定する為にx軸及びy軸方向に隣接する複数のチップの配列位置と整合した位置に配置した複数の窓と、各窓位置に対応する前記半導体チップのボンディングパッドに先端を当接させることにより当該ボンディングパッドに対応する信号を出力させるプローブピンを複数備えたプローブカードを用いて、前記半導体チップを同時に測定する半導体集積回路の同時測定方法において、前記プローブカードに於ける前記プローブピンの重なり度合いが小さくなるように前記プローブピンの配列方向を前記x軸方向或いはy軸方向に対して所定角度傾斜させたことを特徴としている。
この発明に於いては、プローブカードのプローブピンの重なり度合いが小さくなるようにプローブピンの配列方向をx軸方向或いはy軸方向に対して所定角度傾斜させるように構成したので、このプローブカードは製造がより簡単であり、このプローブカードを用いてマトリクス状に形成された半導体チップ上を走査することにより短時間に複数のチップの試験が可能となる。
以下、この発明の実施形態について、図面を用いて詳細に説明する。尚、各図面に於ける構成要素の大きさ及び形状は、この発明が理解できる程度に概略的に示してあるにすぎない。
図1は、本発明の実施形態に係る半導体集積回路の同時測定方法を実現する為のプローブカードの構成を示した図である。図では、チップ上のボンディングパッドの配列辺(第1辺〜第4辺)に対応してプローブピンP1〜P4を示している。図示のように、従来図のx軸方向に配列されていたプローブピンを上下方向(図のz軸方向)への重なりがより少なくなるように、例えばx軸方向に対して30度傾ける。このようにすることによりプローブピンの上下方向の重なり本数を大幅に減らすことが可能となり、縦・横方向にチップを同時に測定する為のプローブカードを容易に製造することが可能となる。
このプローブカード10は、図5(a)に示すように、ウェーハ上にマトリクス状に形成された半導体チップの上を同図(b)に示すように走査していくことによりチップの検査を例えば4チップ同時に行うことが出来る。
前記特許文献1にも、半導体チップを同時に検査する方法が記載されているが、この文献に記載された方法では、縦と横方向の何れか一方向のみにしか同時測定することが出来ない。それに対して、本発明による方法では、縦と横の両方向に同時に複数のチップを測定することが可能となる。
このため、例えば、前記特許文献1の図2に記載されたようなプローブカードを横方向に移動しながら半導体チップの測定を行った場合、当該測定行のチップ数が5チップであった場合、最後の1チップの為にプローブカードを移動する必要が生じ、しかもこの時に同時に測定出来るチップは1チップのみである。これに対して本発明による方法では、横方向のチップ数が奇数の場合でも、これに対応してプローブカードを1チップ分移動すると、縦方向にも1チップ測定することが出来るため、前記文献に記載の方法に比べて測定効率を高めることが可能となる。例えば、図5(a)の右下の位置にプローブカードが位置している時に、この発明による方法では、A1のチップとB1のチップを同時に測定することが可能となる。
又、前記特許文献1に記載された方法では、測定する際にウェーハを水平方向から45度傾斜させる必要があるため、プローバー装置を制御する為のソフト・ハードの改良が必要となる。これに対して、本発明による方法では、従来のプローバー装置をそのまま使用できる利点がある。
尚、本実施形態に於いては、x軸に対するプローブピンの傾斜を例えば30度として説明したが、この角度θはプローブピンの重なりが最小になるように選択することが望ましく、この選択方法の一例として、測定対象の半導体チップの第1辺或いは第2辺に配置されたボンディングパッドの間隔をDyとし、第3辺及び第4辺に配置されたボンディングパッドの間隔Dxとし、所定の閾値をThとした場合に、|Dy・cosθ−Dx・sinθ|<Thとなるような値を選ぶようにすることが考えられる。
このことは、第1辺或いは第2辺上のボンディングパッドと接触するプローブピンの隣接する間隔と、第3辺或いは第4辺上のボンディングパッドと接触するプローブピンの隣接する間隔が極力等しくなるように前記傾斜角θを選択することに相当する。
本発明の実施形態に係る半導体集積回路の同時測定方法を実現する為のプローブカードの構成を示した図である。 ボンディングパッドの配列を説明する為の図である。 従来のプローブカードの構成の一例を示す図である。 従来のプローブカードの問題点を説明する為の図である。 本発明に係るプローブカードを用いた半導体チップの走査説明図である。
符号の説明
10 プローブカード
P1〜P4 プローブピン

Claims (2)

  1. ウェーハ上のx軸及びy軸方向にマトリクス状に形成された複数の半導体チップを同時に測定する為にx軸及びy軸方向に隣接する複数のチップの配列位置と整合した位置に配置した複数の窓と、各窓位置に対応する前記半導体チップのボンディングパッドに先端を当接させることにより当該ボンディングパッドに対応する信号を入出力させるプローブピンを複数備えたプローブカードを用いて、前記半導体チップを同時に測定する半導体集積回路の同時測定方法において、
    前記プローブカードに於ける前記プローブピンの重なり度合いが小さくなるように前記プローブピンの配列方向を前記x軸方向或いはy軸方向に対して所定角度傾斜させたことを特徴とする半導体集積回路の同時測定方法。
  2. 前記所定角度θは、x軸方向の前記ボンディングパッドの間隔をDxとし、y軸方向の前記ボンディングパッドの間隔をDyとした時に、所定の閾値Thに対して、|Dy・cosθ−Dx・sinθ|<Thとなるように選択することを特徴とする請求項1記載の半導体集積回路の同時測定方法。
JP2004336369A 2004-11-19 2004-11-19 半導体集積回路の同時測定方法 Pending JP2006145402A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004336369A JP2006145402A (ja) 2004-11-19 2004-11-19 半導体集積回路の同時測定方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004336369A JP2006145402A (ja) 2004-11-19 2004-11-19 半導体集積回路の同時測定方法

Publications (1)

Publication Number Publication Date
JP2006145402A true JP2006145402A (ja) 2006-06-08

Family

ID=36625266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004336369A Pending JP2006145402A (ja) 2004-11-19 2004-11-19 半導体集積回路の同時測定方法

Country Status (1)

Country Link
JP (1) JP2006145402A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119507A1 (ja) * 2009-04-14 2010-10-21 パイオニア株式会社 半導体測定装置及び方法
CN102221813A (zh) * 2010-04-19 2011-10-19 王锐 以晶轴为基准的石英表机芯的排列方法及装置
CN113160126A (zh) * 2021-03-02 2021-07-23 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) 硬件木马检测方法、装置、计算机设备和存储介质

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119507A1 (ja) * 2009-04-14 2010-10-21 パイオニア株式会社 半導体測定装置及び方法
JP4646271B1 (ja) * 2009-04-14 2011-03-09 パイオニア株式会社 半導体測定装置及び方法
CN102077103A (zh) * 2009-04-14 2011-05-25 日本先锋公司 半导体测定装置以及方法
CN102221813A (zh) * 2010-04-19 2011-10-19 王锐 以晶轴为基准的石英表机芯的排列方法及装置
CN113160126A (zh) * 2021-03-02 2021-07-23 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) 硬件木马检测方法、装置、计算机设备和存储介质
CN113160126B (zh) * 2021-03-02 2023-09-01 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) 硬件木马检测方法、装置、计算机设备和存储介质

Similar Documents

Publication Publication Date Title
US7782688B2 (en) Semiconductor memory device and test method thereof
JP5933239B2 (ja) テスタ及びそのテスタを含んだテスト装置
US11105848B2 (en) Probe card with angled probe and wafer testing method using the same
JP2006145402A (ja) 半導体集積回路の同時測定方法
JPH04207047A (ja) プローブ検査装置
JP4859174B2 (ja) プローブカード
JP2007005490A (ja) 半導体デバイスの検査用プローブ装置、半導体デバイスの検査装置および半導体デバイスの検査方法
JPH06342600A (ja) 半導体テスト装置、半導体テスト回路チップ及びプローブカード
JP5152941B2 (ja) プローブカード
JP4592080B2 (ja) 半導体集積回路
KR20090075515A (ko) 프로브 카드 및 이를 포함하는 테스트 장비
JP7488492B2 (ja) 半導体ウエハ
JP2007067008A (ja) 半導体検査のプローブ方法
JP6157270B2 (ja) プローブ装置及びプローブ方法
US11994555B2 (en) Probe card with angled probe and wafer testing method using the same
JP2007157955A (ja) プローブカードおよびこれを用いた測定方法および検査装置
JP2017204532A (ja) プローブカード、ウェハ検査装置および測定方法
JP2008226994A (ja) プロービンク方法
JPH04236440A (ja) 半導体試験装置
JP2008241484A (ja) 半導体素子の試験装置および半導体素子の試験方法
JP2001308152A (ja) 半導体ウエハ及びその試験方法
Mariano et al. Enhanced Ball Shear Testing Configuration For Substrate LGA Sensor Devices
JP2827355B2 (ja) 半導体集積装置およびその検査方法
US20070241765A1 (en) Probe card and measuring method for semiconductor wafers
JP2014225532A (ja) 半導体ウエハ、プローブカード、半導体ウエハ試験装置、および半導体ウエハ試験方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060923

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061013

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070308

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090507

A02 Decision of refusal

Effective date: 20090908

Free format text: JAPANESE INTERMEDIATE CODE: A02