KR20080059220A - 나노 기술에서 인터커넥트 에포트 방법의 탐구 - Google Patents

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KR20080059220A
KR20080059220A KR1020087009156A KR20087009156A KR20080059220A KR 20080059220 A KR20080059220 A KR 20080059220A KR 1020087009156 A KR1020087009156 A KR 1020087009156A KR 20087009156 A KR20087009156 A KR 20087009156A KR 20080059220 A KR20080059220 A KR 20080059220A
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Abstract

논리 신호 경로를 따르는 전파 지연을 추정하는 방법 및 장치가 본 명세서에 설명되어 있다. 이들 방법 및 장치는, 상이한 논리 게이트 타입뿐만 아니라, 신호 경로를 따르는 다중-스테이지 논리 게이트의 거동, 초기 입력 천이 시간, 스테이지간 팬아웃을 설명한다. 이들 방법 및 장치는 신호 천이 특징을 유효 팬아웃으로 변환하여, 입력 슬로프 및 게이트 논리 토폴로지에 대한 게이트 지연 종속성의 추정을 제공하게 된다.
Figure P1020087009156
STLE, VLSI, 천이 시간, 전기적 에포트, 논리적 에포트, 팬아웃, 지연 추정, 인터커넥트, 전파 지연, 논리 게이트, 신호 천이

Description

나노 기술에서 인터커넥트 에포트 방법의 탐구{EXPLORATION OF THE METHOD OF THE INTERCONNECT EFFORT IN NANO-TECHNOLOGIES}
관련 출원에 대한 상호 참조
본 출원은, 2005 년 9 월 16 일 출원된 미국 가출원 제 60/717,595 호의 이익을 주장하고, 이는 본 명세서에 참조로서 완전히 포함되어 있다.
배경기술
Ⅰ. 도입
오늘날의 공격적인 크기 축소가 회로 치수를 나노미터 레짐 (100㎚ 아래) 이하로 감소할 수 있게 함에 따라, 이전의 기술에서 비교적 무시해도 좋은 것으로서 간주되었던 인터커넥트 지연 영향의 중요성은 VLSI 설계에 대한 중대한 도전 중 하나로서 드러나고, 그에 따라 이를 처리하기 위한 신규 설계 방법론을 필요로 한다 (미국 반도체 산업 협회, The International Technology Roadmap for Semiconductors, 2003 년판).
도체 폭의 감소는 인터커넥트 저항에서의 증가를 야기하는 한편, 도체 공간의 감소는 인터커넥트 캐패시턴스에서의 증가를 야기한다. 도체가 그 폭과 비교하여 볼 때 상대적으로 커짐에 따라, 프린징 (fringing) 및 라인간 커플링 (interline coupling) 과 같은 3-차원 효과가 강력해진다. 한편, 디바이스의 크기 축소에 따라, 인터커넥트를 구동하는 게이트 또는 인터커넥트에 의해 구동되는 게이트의 기생 인자 (parasitics) 와 비교하여 볼 때 인터커넥트의 기생 인자가 상대적으로 커지게 하는 출력 기생 인자 또는 동작 속도에서의 개선이 존재할 수도 있다. 그에 따라, 게이트 지연이 개선되는 경우, 게이트들 사이의 인터커넥트 지연은 개선되지 않고, 또는 심지어 악화된다. 또한, VLSI 기술에서의 지속적인 발전은, 수십억 디바이스가 단일 칩으로 집적되는 새로운 시대를 가능하게 한다. 그러나, 이 기술이 디바이스의 크기를 축소함에 따라, 칩 상에 보다 많은 기능성 (또는 디바이스) 을 배치해야 하는 경향이 있다. 그에 따라, 디바이스들 사이의 인터커넥트의 양이 트랜지스터의 개수에 따라 대폭 증가할 수도 있다. 또한, 회로 엘리먼트를 접속시키기 위해서, 인터커넥트의 평균 길이가 증가할 수도 있다. 종종, 칩 면적은 물리적 인터커넥트 면적에 의해 제한된다. 인터커넥트 치수는 가능한 한 많이 크기 축소되고, 보다 많은 금속층이 이용된다. 그에 따라, 인터커넥트의 밀도가 증가한다.
인터커넥트와 게이트 사이의 이러한 불균형 또는 상반 스케일링 영향은 나노스케일 기술에서 가장 심각한 문제점 중 하나를 야기한다. 이 기술에서의 스케일링으로 인해, 논리 게이트에서의 지연 (내인성 지연 (intrinsic delay) 으로도 언급됨) 은 피코초 범위 내에 있도록 계속해서 감소되었다. 그러나, 인터커넥트 지연 (외인성 지연 (extrinsic delay) 으로도 언급됨) 은 프로세스 발달에 따라 트랜지스터 또는 논리 게이트와 동일한 비율로 크기 축소되지 않았는데, 그 이유는 감소된 와이어 지오메트리가 인터커넥트의 저항과 캐패시턴스에서의 증가 및 보다 큰 기생 지연을 야기하기 때문이다. 그 결과, 인터커넥트 지연은 전체 지연의 보다 큰 부분이 되었고, 이러한 경향은 미래 기술 세대에서 보다 중대해지거나 지속되는 것처럼 보인다 (미국 반도체 산업 협회, The International Technology Roadmap for Semiconductors (2003 년판); Rabaey, J.M., Digital Integrated Circuits, A Design Perspective, Prentice Hall, Inc., New Jersey (1996 년)).
다수의 연구는 이론적인 관점으로부터 인터커넥트 모델을 제안하였다. 엘모어 지연 모델 (Elmore, W.C.J., Applied Physics, 19:55-63 (1948 년)), 또는 임펄스 응답의 제 1 모멘트는, 특히 저항 및 캐패시턴스 분석을 위해 각종 VLSI 회로 설계 스테이지에서 광범위하게 이용되는 인터커넥트 지연 모델이다. 엘모어 지연 모델은 단순한 분석 기능 및 폐쇄 형태를 갖는다. 또한, 엘모어 지연 모델은 회로 파라미터에 대한 지연 종속성에 대한 식견을 얻는데 매우 효율적이다. 그러나, 엘모어 지연 모델은 호스피스 시뮬레이션에 대해 와이어 지연을 거의 항상 과대평가한다고 관측되었다. 또한, 엘모어 지연 모델은 지연 감도를 처리할 수 없는데, 그 이유는 엘모어 지연 모델이 저항 차폐 효과를 나타내지 못하기 때문이다. 엘모어 지연 모델의 이들 제약을 보상하기 위해서, 엘모어 지연 모델의 스케일링 버전 (Pileggi, L., In Proc. Intl. Symp. on Physical Design, pp.28-33 (1998 년)) 은 스케일링 인자를 도입하지만, 이 엘모어 지연 모델의 스케일링 버전은 이 때 지연의 큰 부분을 과소평가할 수 있다. 호스피스 실험에 대해 커브 피팅 기술을 적용하는 피팅된 엘모어 지연 모델 (Ishaq, A. 등, IEEE Trans., Very Large Scale Integration (VLSI) Systems, 12(7):691-696 (2004 년 7 월)) 은 오리지널 엘모어 지연 모델에 비해 훨씬 더 양호한 정확성을 갖는 한편, 피팅된 엘모어 지연 모델은 오리지널 지연 모델의 주요 이점을 물려받는다. 그러나, 피팅된 엘모어 지연 모델은 저항 차폐 효과를 전달하지 못한다. 그에 따라, 피팅된 엘모어 지연 모델은 부정확한 지연 및 회로 파라미터에 대한 지연 감도를 계산할 수 있다. 이들 수정된 엘모어 지연 모델은 기본적으로 제 1 모멘텀 응답을 고려한다. 이들 모델은 너무 오랫동안 사용되어, 오늘날 다수가 당연한 것으로 생각하게 되었다.
실용화 관점으로부터의 또다른 장애는, 초기 설계 단계에서의 시뮬레이션 시간이다. 몇몇 트랜지스터-레벨 시뮬레이터는 시장에서 입수가능하다. 이들 시뮬레이터는 기본적으로 회로 설계를 분석하기 위한 2 개의 단계, 즉 (1) 초기 상태를 포함하는 미리 공지된 정보를 이용하는 행렬식의 구성 및 비선형 타깃 회로 모델의 선형화 단계; 및 (2) 행렬식의 해석 단계를 따른다. 실제, 이는 단지 모두 트랜지스터의 비선형 특성에 기초하여 비선형 미분 방정식인 KCL 및 KVL 방정식 (
Figure 112008027173798-PCT00001
및
Figure 112008027173798-PCT00002
) 을 해석하는 것에 관한 것이다. 각 시간 단계에서, 시뮬레이터는 동작점 (즉, 선형화) 에서 작은 신호 모델을 구축한다. 심지어 소형의 회로 시뮬레이션에 있어서, 해답 및 그에 따른 회로의 거동을 계산하는데 상당한 수치 대수 (numerical algebra) 가 필요하다. 종래의 직접 방법 및 반복 방법을 이용하는 대신에, 몇몇 상용 시뮬레이터는, 룩업 테이블, 이벤트-구동 알고리즘이나 다중-시간 단계 알고리즘, 계층적 시뮬레이션 및 병렬 계산 등과 같은 접 근법을 채택할 수도 있다. 이들은 메모리를 절약할 뿐만 아니라 시뮬레이션 시간을 단축시키는데 이용된다. 그러나, 이는 여전히 장시간의 프로세스이고, 말할 것도 없이 시뮬레이션 시간은 타깃 회로의 크기에 따라 기하급수적으로 증가한다. 또한, 회로 설계의 속성을 고려하면, 회로 변형 이후에 반복적인 시뮬레이션이 종종 일어나고, 그에 따라 설계 최적화 중에 보다 많은 분석 시간이 필요하게 된다. 단순하며 효율적인 설계 방법론이 개발 시간을 감소시키는데 매우 유용할 것이다.
개요
논리 신호 경로를 따르는 전파 지연을 추정하는 방법 및 장치가 본 명세서에 설명되어 있다. 이들 방법 및 장치는, 상이한 논리 게이트 타입뿐만 아니라, 신호 경로를 따르는 다중-스테이지 논리 게이트의 거동, 초기 입력 천이 시간 (transition time), 스테이지간 팬아웃을 설명한다. 이들 방법 및 장치는 신호 천이 특징을 유효 팬아웃으로 변환하여, 입력 슬로프 및 게이트 논리 토폴로지에 대한 게이트 지연 종속성의 추정을 제공하게 된다.
본 발명의 양태는 회로 지연을 추정하는 방법을 포함하는데, 이 회로 지연 추정 방법은, 일 회로에 대응하는 디바이스 파라미터들을 수신하는 단계; 회로에서 각 스테이지의 전기적 에포트 (electrical effort) 를 결정하는 단계; 초기 스테이지의 입력에서의 유효 팬아웃을 결정하는 단계; 부분적으로 초기 스테이지의 출력에서의 전기적 에포트에 기초하여, 게이트 지연을 결정하는 단계; 및 초기 스테이 지 및 적어도 하나의 후속 스테이지의 전기적 에포트에 기초하여, 게이트 신호 천이 시간을 결정하는 단계를 포함한다.
본 발명의 양태는 회로 지연을 추정하는 방법을 제공하는데, 이 회로 지연 추정 방법은, 게이트 및 게이트에 연결된 적어도 하나의 부가적인 게이트의 전기적 에포트에 기초하여, 게이트 지연을 결정하는 단계; 및 게이트 및 게이트에 연결된 적어도 하나의 부가적인 게이트의 전기적 에포트에 기초하여, 신호 천이 시간을 결정하는 단계를 포함한다.
본 발명의 양태는 회로 지연을 추정하도록 구성된 장치를 포함한다. 이 회로 지연 추정 장치는, 디바이스 파라미터들을 저장하도록 구성된 제 1 메모리; 인터커넥트 파라미터들을 저장하도록 구성된 제 2 메모리; 제 1 메모리 및 제 2 메모리에 연결되어, 회로의 각 디바이스에서의 전기적 에포트를 결정하도록 구성된 전기적 에포트 모듈; 및 부분적으로 디바이스 파라미터들, 인터커넥트 파라미터들 및 각 디바이스에서의 전기적 에포트에 기초하여, 회로 지연을 결정하도록 구성된 신호 천이 논리적 에포트 (Signal Transition Logical Effort: STLE) 모듈을 포함한다.
본 발명의 양태는 회로 지연을 추정하도록 구성된 장치를 포함한다. 이 회로 지연 추정 장치는, 일 회로에 대응하는 디바이스 파라미터들을 저장하기 위한 수단; 회로에서 각 스테이지의 전기적 에포트를 결정하기 위한 수단; 초기 스테이지의 입력에서의 유효 팬아웃을 결정하기 위한 수단; 부분적으로 초기 스테이지의 출력에서의 전기적 에포트에 기초하여, 게이트 지연을 결정하기 위한 수단; 및 초 기 스테이지 및 적어도 하나의 후속 스테이지의 전기적 에포트에 기초하여, 게이트 신호 천이 시간을 결정하기 위한 수단을 포함한다.
도면의 간단한 설명
본 발명의 실시형태의 특징, 목적 및 이점은 첨부 도면과 함께 취해지는 경우에 후술되는 상세한 설명으로 보다 명백해질 것이고, 여기서 동일한 구성요소는 동일한 참조부호를 갖는다.
도 1 은 지연 추정 장치의 일 실시형태의 단순화된 기능 블록도이다.
도 2 는 지연 추정을 위한 프로세서 플랫폼의 일 실시형태의 단순화된 기능 블록도이다.
도 3 은 캐스케이드 인버터 체인의 일 실시예의 단순화된 기능 블록도이다.
도 4a 는 공칭의 게이트 지연으로부터의 정규화된 게이트 지연 차이의 단순화된 도면이다.
도 4b 는 공칭의 전기적 에포트에 기초하는 슬로프 근사화의 단순화된 도면이다.
도 5 는 와이어를 구동하는 게이트의 RC 모델의 일 실시형태의 단순화된 기능 블록도이다.
도 6a 및 도 6b 는 상승 입력에 대응하는 중간 노드 및 출력 노드의 단순화된 도면이다.
도 7 은 모델링된 인터커넥트 와이어를 구동하는 게이트의 스위치 지연 모델 의 단순화된 기능 블록도이다.
도 8 은 링 오실레이터의 일 실시형태의 단순화된 도면이다.
도 9 는 지연 추정 방법의 일 실시형태의 단순화된 흐름도이다.
발명의 실시형태의 상세한 설명
실제 VLSI 설계에 있어서, 천이 중에 와이어가 어떤 슬로프에 따르도록, 이들 와이어는 일반적으로 드라이버에 의해 구동되거나, 또는 다른 논리 게이트를 구동한다. 나노스케일 IC 설계에서 인터커넥트 지연의 중요한 문제점은, 게이트의 출력에서의 파형 형상에 대한 인터커넥트의 영향이다 (Elmore, W.C.J., Applied Physics, 19:55-63 (1948 년)). 이 파형은 천이 중에 직선과 현저히 상이하고, 주로 증가된 와이어 기생 인자로 인해 특유의 파형 테일을 포함한다. 또한, 이는, 그 단계 또는 선형 램프 함수가 더 이상 신호 천이를 나타내기에 충분히 양호하지 않다는 것을 나타낸다.
이전의 인터커넥트 모델의 다른 중요한 결점은, 그 정확성의 불확실성, 및 단지 선형 함수 응답 지연에 대한 추정으로만 이루어지는 제약이다. 불가피하게, 이들 이전의 인터커넥트 모델은, 인터커넥트 지연 모델에서의 (슬루 레이트 (slew rate) 또는 단순히 슬루로 지칭되는) 슬로프 종속성을 캡처할 작은 기회를 갖는다.
파형이 단순 선형 모델로 접근하여 근사화될 수 있다는 가정은, 주로 회로에서 인터커넥트 지연의 중요성이 증가하기 때문에 현대의 기술로 무너진다. 드 라이버 지연 (상세하게는, 비선형 드라이버 임피던스) 및 인터커넥트 지연은 서로에 대해 상호종속적이다. 그에 따라, 전체 지연 고려시 인터커넥트와 구동 스테이지 사이의 상호종속성을 설명하는 것이 중요해진다.
나노 기술에서의 인터커넥트 지연 영향은, 표준 CMOS 90㎚ 및 65㎚ 프로세스를 이용하여 단일 칩으로 연구되었다. 지연을 결정하는 개선된 방법 및 장치가 본 명세서에 설명되고, 인터커넥트 에포트 또는 신호 천이 논리적 에포트 (STLE) 로서 언급된다. 인터커넥트 지연에 대한 배선 캐패시턴스 및 배선 저항의 영향을 고려하도록 4 가지 타입의 시험 회로가 구현되었다.
실리콘 및 실험 데이터는, 90㎚ 의 프로세스에서 게이트보다 훨씬 더 큰 회로 지연에 대해 인터커넥트가 기여한다는 것을 나타낸다. 인터커넥트 에포트의 방법은 비교적 단순하지만, 효율적이다. 제안된 방법론은, ± 5% 미만의 오차로 SPICE 시뮬레이션과 잘 부합된다. 보다 중요하게는, 인터커넥트 에포트 지연 추정은, 초기 계산으로서, 순수 게이트 체인뿐만 아니라 게이트-구동 와이어에 대한 회로 지연을 추정하는데 이용될 수 있다.
본 명세서에 설명된 방법 및 장치는, 특히 나노스케일 설계에 있어서 신속한 참조로서 실제 회로에 적용될 수 있는데, 여기서 인터커넥트 기생 인자의 고려는, 엄격한 성능 및 면적 요건을 갖는 최상의 게이트 크기 또는 구동 능력의 결정에 있어서 중요하다. 또한, 본 명세서에 설명된 방법 및 장치는, 상이한 트랜지스터의 크기뿐만 아니라 와이어 모두가 어떻게 회로 지연에 영향을 끼치는지를 간파한다.
도 1 은 지연 추정 장치 (100) 의 일 실시형태의 단순화된 기능 블록도이다. 지연 추정 장치 (100) 는, 예를 들어 집적 회로에서 복수의 회로 경로로부터 선택 회로 경로의 전파 지연을 추정하는데 이용될 수 있다. 종종, 집적 회로 또는 일부 다른 논리 시스템은, 반복적인 분석 및 변경을 필요로 하는 하나 이상의 임계 타이밍 경로를 포함한다. 본 명세서에 설명된 STLE 방법 및 장치는, 대규모 SPICE 회로 분석을 필요로 하지 않으면서 임계 회로 경로의 타이밍이 신속하게 분석될 수 있게 한다.
지연 추정 장치 (100) 는 각종 게이트 및 인터커넥트 파라미터를 수신하기 위한 입력 디바이스 (102) 를 포함한다. 각종 게이트 크기를 포함하여, 게이트 파라미터는 회로 메모리 (110) 에 저장될 수 있다. 상호접속된 회로를 정의하는 치수 및 커넥션을 포함하여, 인터커넥트 파라미터는 네트리스트 메모리 (112) 에서의 네트리스트의 일부로서 저장될 수 있다. 일 실시예에 있어서, 입력 디바이스 (102) 는, SPICE 회로 정의와 같이, 논리적 시스템 정의를 수신할 수 있는 전자 포트이다. 또한, 입력 디바이스 (102) 는, 사용자가 전파 경로 분석을 위해 논리적 시스템 정의로부터 특정 회로 경로를 선택하는 것을 허용하는 사용자 인터페이스도 포함할 수 있다. 예를 들어, 입력 디바이스 (102) 의 사용자 인터페이스는, 사용자가 분석을 위해 논리적 시스템의 결선도의 일부를 강조하는 것을 허용할 수도 있다.
전기적 에포트 모듈 (124) 은 회로 메모리 (110) 및 네트리스트 메모리 (112) 에 연결된다. 전기적 에포트 모듈 (124) 은, 게이트 토폴로지에 기초하 여, 각 스테이지의 팬아웃 또는 전기적 에포트를 결정할 수 있다. 전기적 에포트는, 예를 들어 정규화 또는 표준 게이트 모델에 기초하여 결정될 수 있다. 통상적으로, 전기적 에포트는 2 개의 캐스케이드 스테이지의 크기 비율이다. 그러나, 인터커넥트의 치수 및 길이는 전기적 에포트에 기여한다.
천이 시간 모듈 (120) 은 회로 메모리 (110) 및 네트리스트 메모리 (112) 에 연결된다. 천이 시간 모듈 (120) 은, 선택된 회로부의 각종 파라미터에 기초하여, 전기적 에포트에 대한 게이트의 상승 시간 (rise time) 과 하강 시간 (fall time) 의 슬로프 또는 천이 시간을 결정하도록 구성된다.
게이트 지연 모듈 (122) 은 회로 메모리 (110) 및 네트리스트 메모리 (112) 에 연결된다. 게이트 지연 모듈 (122) 은, 전기적 에포트의 함수로서 하향 (high-to-low) 게이트 지연 및 상향 (low-to-high) 게이트 지연을 결정한다.
신호 천이 논리적 에포트 (STLE) 모듈 (130) 은, 천이 시간 모듈 (120), 게이트 지연 모듈 (122) 및 전기적 에포트 모듈 (124) 각각에 연결된다. STLE 모듈 (130) 은 개별 게이트 특성 각각을 이용하여, 선택된 회로부의 전체 전파 지연 특성을 결정한다.
STLE 모듈 (130) 은, 이전의 스테이지의 분석 결과에 기초하여, 개별적으로 또한 순차적으로 선택된 회로부의 각 스테이지를 분석하는 전체 전파 지연을 결정한다. 초기에, STLE 모듈 (130) 은, 제 1 스테이지의 유효 팬아웃 및 초기 또는 1 차 입력 신호 슬로프에 기초하여, 입력 스테이지를 특성화한다.
STLE 모듈 (130) 은, 전기적 에포트에 기초하여 초기 스테이지에 대한 게이 트 지연을 결정한다. STLE 모듈 (130) 은 제 1 스테이지의 전기적 에포트를 이용하여, 제 1 스테이지의 천이 시간을 결정한다. 이 천이 시간은 다음의 스테이지의 지연에 대한 영향을 결정하는데 이용된다.
STLE 모듈 (130) 은, 선행 스테이지의 영향 및 각 스테이지에 의해 경험되는 전기적 에포트에 기초하여, 각 스테이지를 통한 전파 지연을 결정하는 것을 계속한다. 최종 스테이지에서, STLE 모듈 (130) 은 최종 부하에 기초하여 지연을 결정한다. STLE 모듈 (130) 은, 임의의 중간 출력뿐만 아니라 최종 출력을, 사용자에 대한 출력을 위해 출력 디바이스 (140) 로 제공할 수 있다. 예를 들어, 출력 디바이스 (140) 는, 선택된 회로부를 통한 최종 전파 지연뿐만 아니라, 스테이지 각각의 출력에서 추정된 지연을 디스플레이할 수 있다.
도 2 는 논리적 인터커넥트 지연 추정 장치 (200) 의 기능 블록도이다. 유사한 장치 (200) 가, 예를 들어 도 1 의 회로 지연 추정 장치로서 이용될 수 있다.
지연 추정 장치 (200) 는, 디스플레이 (210); 키보드 (252) 및 입력 디바이스 (254) 를 포함하는 I/O 디바이스 (250); 프로세서 (220); 메모리 (224); I/O 제어기 (240); 하드 드라이브 (262); 플로피 드라이브를 포함할 수 있는 하나 이상의 착탈식 스토리지 드라이브 (264); 광학 스토리지 (266); 일부 다른 저장 디바이스 (268); 모뎀과 같은 통신 디바이스 (230); 및 네트워크 인터페이스 카드 (NIC ; 234) 를 포함할 수 있다. 지연 추정 장치 (200) 에서 하나 이상의 컴퓨터 버스 (202) 를 이용하여 각종 엘리먼트가 연결될 수 있다. 하나 이상의 저장 디바이 스 (268) 는, ROM, RAM, 비휘발성 RAM, 플래시 메모리, 자기 스토리지, 광학 스토리지, 테이프 스토리지, 하드디스크 스토리지 등, 또는 일부 다른 형태의 프로세서 판독가능 매체를 포함할 수 있지만, 이에 제한되지는 않는다.
회로는 메모리 (224) 에 로딩되거나 다른 방식으로 내장될 수 있고, 프로세서 (220) 는 메모리 (224) 에 저장된 하나 이상의 프로세서 판독가능 명령어들을 실행하여, 선택된 회로부의 STLE 분석을 제공할 수 있다. STLE 지연 분석이 비교적 신속하기 때문에, 사용자는 임계 회로 경로에 관련된 파라미터를 변경할 수 있고, 또한 STLE 분석을 복수회 재실행하여, 반복적으로 임계 회로 경로를 최적화할 수 있다.
인터커넥트 에포트 전파 지연 추정 방법은 논리적 에포트의 이러한 방법을 확장하고, 회로의 예상 지연을 추정하는 단순하며 효율적인 방법을 제공한다. 본 명세서의 설명은, 각종 길이의 와이어 부하를 갖는 인버터 체인에 집중하고, 상승 천이 및 하강 천이로부터 (단순히 "지연" 으로 언급되는) 평균 게이트 지연이 될 논리 게이트의 메트릭을 정의한다. 긴 와이어는 종종 메모리에서와 같은 인버터 체인에 의해 구동된다. 그러나, 인버터 체인은 단순화를 위해 설명되고, 본 명세서에 설명된 방법 및 장치의 동작에 대해 제한되지 않는다. 통상적인 논리 게이트는 인버터에 관하여 설명될 수 있고, 그에 따라 다른 게이트 타입 및 게이트 타입의 조합에 대한 이들 방법 및 장치의 동작은 인버터 체인의 설명으로부터 암시될 수 있다.
Ⅱ. 논리적 에포트
A. 논리적 에포트의 일부 파라미터에 대한 게이트의 유닛리스 지연
논리적 에포트의 이러한 방법은, 드라이버의 토폴로지, 및 드라이버에 의해 구동되는 용량성 부하에 의해 야기되는 지연을 설명한다. 논리적 에포트의 이론은 단순 모델로부터 기인한다. 게이트의 지연은 2 가지 성분, 즉 내부 기생 인자를 구동하는 내인성 지연, 및 용량성 부하를 구동하는 에포트 지연을 갖는다. 이 에포트는, 게이트의 복잡도뿐만 아니라, 게이트 크기에 대한 부하 크기의 비율에 종속한다. 소위 i-번째 게이트의 전기적 에포트인 파라미터
Figure 112008027173798-PCT00003
, 은, 게이트의 대응하는 입력 단자에서의 입력 캐패시턴스
Figure 112008027173798-PCT00004
에 대한 게이트에 의해 구동되는 용량성 부하
Figure 112008027173798-PCT00005
의 비율을 나타낸다. 파라미터
Figure 112008027173798-PCT00006
, 즉 i-번째 게이트의 논리적 에포트는 그 복잡도를 특성화한다. 기본적으로, 에포트-기반 모델은, CMOS 회로의 통상적인 스위치 모델의 재구성이다. 게이트 체인의 절대 지연은, 특정 집적 회로 제조 프로세스를 특성화하는 기생 인자 없이 또다른 동일한 인버터를 구동하는 인버터의 시간에서의 기본 지연 단위인 τ 단위로, [수학식 1] 로 정의된다.
[수학식 1]
Figure 112008027173798-PCT00007
절대 지연은 유닛리스 (unitless) 지연
Figure 112008027173798-PCT00008
및 지연 단위 τ 의 곱이다. 단순화를 위해, 여기에 표현된 지연은 τ 단위로 제공된다.
전기적 에포트는, 논리 게이트의 전기적 환경이 어떻게 성능에 영향을 끼치는지, 및 게이트에서의 트랜지스터의 크기가 어떻게 그 부하-구동 능력을 결정하는지를 설명한다. 논리적 에포트는, 출력 전류를 생성하는 능력을 표현한다. 등가적으로, 논리 게이트의 논리적 에포트는, 각 입력이 단지 인버터와 동일한 입력 캐패시턴스를 가질 수도 있는 경우에, 출력 전류 생성시 논리 게이트가 인버터보다 얼마나 많이 열악한지를 나타낸다. 논리적 에포트는 회로에서의 트랜지스터의 크기에 독립적이고, 단지 게이트의 토폴로지에만 종속한다. 인버터의 논리적 에포트는 1 로 정규화되고, 다른 게이트의 논리적 에포트는 내부 토폴로지에 기초하여 계산된다.
종종, 논리적 에포트와 전기적 에포트의 곱은
Figure 112008027173798-PCT00009
, 즉 스테이지 에포트 또는 에포트 지연으로 언급된다. 파라미터
Figure 112008027173798-PCT00010
는, 제조 프로세스 및 레이아웃 계획 모두에 크게 종속하는 내인성 기생 지연이다. 기생 지연에 대한 주요 기여는, 출력을 구동하는 트랜지스터의 소스 및 드레인 영역의 캐패시턴스이다. 보다 큰 출력 전류를 지원하는 보다 넓은 트랜지스터가 그에 대응하여 보다 큰 확산 캐패시턴스를 갖기 때문에, 기생 지연은 "이론적으로" 고정되고, 논리 게이트가 구동하는 부하 캐패시턴스 및 논리 게이트의 크기에 독립적이다. 4 개의 기여
Figure 112008027173798-PCT00011
및
Figure 112008027173798-PCT00012
를 분리하면, 논리적 에포트의 방법은: (1) 프로세스 파라미터 τ 는 기본 트랜지스터의 속도를 나타내고; (2) 기생 지연
Figure 112008027173798-PCT00013
는, 게이트 폭에서 트랜지스터의 크기에 크게 독립적인 그 고유의 내부 캐패시턴스로 인한 데이트 (date) 의 내인성 지연을 나타내고, (3)
Figure 112008027173798-PCT00014
을 확립하는 외부 부하의 영향인 전기적 에포트
Figure 112008027173798-PCT00015
와,
Figure 112008027173798-PCT00016
을 확립하는 논리 게이트에서의 트랜지스터의 크기를 합성하고; 최종적으로 (4) 트랜지스터 크기 또는 로딩의 고려 없이 지연에 대한 회로 토폴로지의 영향인 논리적 에포트
Figure 112008027173798-PCT00017
으로 나타낸다. 단지 회로 토폴로지에만 종속하기 때문에, 논리적 에포트의 방법은 유용하다.
65㎚ 프로세스에서 논리 게이트 체인을 이용하여 소수의 CMOS 논리 게이트에 대해 측정된 프로세스 파라미터, 즉 논리적 에포트, 전기적 에포트 및 기생 에포트 값이 표 1 에 도시되어 있다.
[표 1]
65㎚ 기술에서 각종 게이트에 대해 측정된 논리적 에포트 및 기생 에포트
Figure 112008027173798-PCT00018
B. 논리적 에포트로부터의 식견
논리적 에포트의 이론은 회로 설계의 몇몇 양태에 대한 식견에 가장 가치 있 다. 장기간의 설계 경험 또는 다수의 회로 시뮬레이션으로부터 동일한 결과가 드러날 수도 있지만, 이들은 논리적 에포트로부터 매우 손쉽게 드러난다. 관심있는 결과는 다음을 포함할 수도 있다: (1) 네트워크를 통한 경로 또는 논리 게이트의 지연 특성을 특성화하는 수치 "논리적 에포트" 의 개념은 매우 강력하다. 이는 대안적인 회로 토폴로지들을 비교할 수 있게 하고, 또한 일부 토폴로지가 다른 것들보다 균일하게 양호하다는 것을 나타낼 수 있게 한다. (2) 각 스테이지의 에포트 지연이 동일한 경우에, 회로는 가장 빠르다. 또한, 통상적인 설계는, 이 에포트가 약 4 가 되도록 스테이지의 개수를 선택한다. (3) 잘-설계된 경로의 지연은, 약
Figure 112008027173798-PCT00019
FO4 (Fanout-Of-4) 지연이다. 경로에 의해 구동되는 부하의 각각의 4 중화 (quadrupling) 는, 약 FO4 인버터의 지연을 부가한다. (4) 하나의 입력이 다른 것들보다 현저하게 늦게 도착하는 경우, 초기 입력에 대한 트랜지스터 크기의 증가에 의한 게이트의 불균형은 늦은 입력으로부터의 지연을 촉진할 것이다.
논리적 에포트는, 무엇이 메모리 설계의 각 스테이지에 필요한 최적의 최소 논리적 에포트인지와 같은 계산 복잡도 질문의 유용한 측정치일 수도 있다. 논리적 에포트에 기초한 계산 비용의 모델은, 아마도 제한된 입력 개수에 있어서, 논리 게이트의 단순한 카운트를 묘사하는 것보다, 계산을 완료하는데 필요한 시간 및 공간을 보다 정확하게 묘사한다.
C. 논리적 에포트의 결점
논리적 에포트는, 매우 단순한 전제, 즉 각 스테이지의 에포트 지연을 균등하게 하는 것에 기초한다. 이 방법의 단순성은 그 최고 세기이지만, 또한 이는 다수의 제약을 야기한다: (1) RC 지연 모델은 지나치게 단순하다. 특히, 이는 속도 포화의 영향 및 가변 상승 시간의 영향을 캡처하지 못한다 (Pileggi, L., In Proc. Intl. Symp. on Physical Design, pp.28-33 (1998)). 다행히도, 상승 시간은, 거의 동일한 에포트 지연을 갖는 잘-설계된 회로에서 거의 같아지는 경향이 있다. 또한, 속도 포화는 시뮬레이션을 통해 게이트의 논리적 에포트를 특성화함으로써 핸들링될 수 있다. (2) 논리적 에포트는, 최대 속도를 위한 경로를 설계하는 방법을 설명하지만, 고정-지연 제약 하에서 최소 면적 또는 전력을 위한 경로를 설계하는 방법을 용이하게 제시하지 못한다. (3) 논리적 에포트 계산은, 각 브랜치에 대해 상이한 기생 지연 또는 상이한 개수의 스테이지를 갖도록 각 경로를 분기하기에 어려울 수 있다. 일반적으로, 이러한 회로에 대한 논리적 에포트 계산은 반복을 필요로 한다. 또한, 고정-와이어 캐패시턴스가 게이트 캐패시턴스와 유사한 경우에 반복이 필요하다. (4) 다수의 실제 회로는 너무 복잡하여 손으로 최적화할 수 없고, 그에 따라 스크립트 또는 스프레드시트를 이용하여 고려될 필요가 있다.
Ⅲ. 게이트 지연 모델
게이트 지연은 회로 기술 및 토폴로지의 함수일 뿐만 아니라, 다른 인자에 종속한다. 명백하게, 부하가 증가함에 따라, 지연도 증가한다. 그러나, 지 연 고려사항은, 나노미터 기술의 발생시 다음의 2 개의 부가적인 인자, 즉 (1) 입력 신호의 "슬로프"; 및 (2) "반향된 기생 인자" 를 고려할 필요가 있다.
A. 슬로프-종속 게이트 지연
신호의 슬로프는, 논리 0 으로부터 논리 1 로 천이하는 경우, 또는 그 반대의 경우의 변화율이다. 신호 슬로프는, 상이한 레벨들 사이에서 신호가 얼마나 빨리 천이하는지를 표현할 수 있다. 통상적으로, 실제 회로 설계는 논리 게이트의 다수의 스테이지를 이용한다. 다음의 스테이지를 구동하는 신호가 그 경로를 따르는 이전의 스테이지의 출력 신호이기 때문에, 신호의 슬로프는 이전의 스테이지의 드라이버의 크기에 종속한다. 종종, 개별 신호 파형에 적용되는 10% 천이점과 90% 천이점 사이에서 상승 시간
Figure 112008027173798-PCT00020
및 하강 시간
Figure 112008027173798-PCT00021
이 측정된다.
순간 천이 (instantaneous transition) (또는 계단 함수 (step function)) 가 이론적인 최대 슬로프 값을 나타내는데 고려될 것이다. 중요하게는, 신호의 슬로프는, 임의의 논리 게이트(들)의 입력 특성과 인터커넥트의 특성이 합성된 구동 게이트의 출력 특성에 종속한다. 동일한 출력 부하에 있어서, 보다 넓은 구동 트랜지스터는 보다 빠르게 구동하고, 그에 따라 그 지연은 작아진다. 동일한 드라이버에 있어서, 보다 작은 출력 부하가 보다 빠르게 충전 및 방전되고, 그에 따라 천이 시간이 짧아진다. 통상적으로, 와이어의 평균 기생 캐패시턴스는 딥-서브미크론 (deep-sub micron) 기술에서 게이트의 평균 크기보다 몇 배 더 크다. 이러한 와이어의 불가피한 기생 인자는 와이어에 대한 부가적인 지연을 야 기할 뿐만 아니라, 와이어를 구동하는 게이트에 대한 부하를 증가시켜서 슬로프의 특성을 저하시키고, 그에 따라 추가적으로 게이트 지연을 증가시킨다.
B. 기생 인자 반향-종속 게이트 지연
또한, 고려할 또다른 파라미터는 "기생 인자 반향 (parasitics reflection) " 으로서 언급된다. 신호 경로를 따르는 논리 스테이지의 캐스케이드 접속에 있어서, 다음의 스테이지들 사이의 인터커넥트 및 다음의 스테이지의 입력 단자와 연관된 기생 인자의 부분이 중간 스테이지를 통해 "역 반향 (reflected back)" 되고, 이들은 이전의 스테이지의 출력에서 가시화되는 것이 가능하다. 부가적으로, 중간 스테이지가 다중-입력 게이트인 경우, 중간 스테이지를 통해 역 반향된 이들 기생 인자는 상태 종속적일 수 있다. 다시 말하면, 이들 기생 인자는, 중간 스테이지의 다른 입력에 나타나는 논리값에 종속하여 변할 수도 있다. 일반적으로, 중간 게이트(들)가 다음의 스테이지와/사이에 연관된 기생 인자로부터의 제 1 게이트의 출력을 완전히 버퍼링한다고 가정된다. 따라서, 스테이지의 출력은 단지 기생 인자, 즉 배선 캐패시턴스와 저항 및 바로 다음의 스테이지와 연관된 캐패시턴스의 "영향을 받는다 (feel)".
기생 인자 반향 및 슬로프 종속성의 2 가지 영향은 나노스케일 VLSI 설계에서 게이트 지연의 고려시 포함될 필요가 있다. 이들 이유로 인해, 논리적 에포트의 방법은, 신호 경로를 따르는 최근접 스테이지(들)의 영향 이외에 다른 이전의/다음의 스테이지의 영향을 캡처하기 위해서 확장될 필요가 있다.
C. 게이트 지연 모델
도 3 은 게이트 지연을 특성화하는데 이용되는 인버터 체인의 일 실시예의 단순화된 기능 블록도이다. 이 회로는 9 개의 스테이지를 갖는다. 맨 처음의 4 개의 스테이지는 입력 슬로프를 성형하는 역할을 한다. 몇 개의 스테이지 이후에, 입력 신호 천이의 슬로프 변화에서의 무시해도 좋은 차이를 갖는 초기 입력 슬로프에 관계없이, 동종의 (homogeneous) 논리 체인이 일반적인 슬로프 레이트로 결정된다는 것이 관측되었다. NAND 및 NOR 게이트 체인과 같은 다른 논리 체인에 대한 다른 실험은 유사한 결과를 나타낸다. 각 논리 게이트가 그 고유의 공칭 슬로프를 갖고, 그 공칭 슬로프에 대해 수렴하는 경향을 갖는다는 것이 추론될 수도 있다. 이러한 이유로 인해, 논리 게이트 체인의 각 스테이지가 동일한 인자로 스케일링되는 경우, 그 지연은 변경되지 않는다.
또한, 실험 결과는, 2 개의 스테이지들 사이의 거리가 증가함에 따라, 서로에 대한 기생 인자 반향의 영향이 작아진다는 것을 나타낸다. 제 5 스테이지 및 제 6 스테이지는 특성화되는 게이트를 포함한다. 최종 스테이지는 부하의 역할을 한다. 이는 게이트-드레인 오버랩 캐패시턴스를 보상하는데 이용된다. 이 게이트-드레인 오버랩 캐패시턴스가 제거되는 경우, 제 6 스테이지의 출력은 매우 신속하게 스위칭되고, 그에 따라 이는 그 유효 입력 캐패시턴스를 증가시킨다 (소위, 밀러 효과 (Miller effect)). 2 개의 메트릭
Figure 112008027173798-PCT00022
및
Figure 112008027173798-PCT00023
는 스테이지의 크기 및 전기적 에포트를 나타낸다.
전술한 바와 같이, i-번째 스테이지의 게이트 지연은 이 스테이지의 전기적 에포트뿐만 아니라, 이전의 게이트와 다음의 게이트의 전기적 에포트에 종속한다. 여기서, 2 차 영향이 무시되는 경우에 게이트 지연이 논리 체인에서의 절대적 크기보다는 상대적 크기 (즉, 전기적 에포트
Figure 112008027173798-PCT00024
) 의 함수라는 것을 언급하는 것은 가치가 있다. 즉, 논리 체인은, 모든 스테이지가 동일한 비율로 그 크기를 증가 또는 감소시키는 한, 동일한 지연을 가질 것이다. 논리 체인에서
Figure 112008027173798-PCT00025
으로서 i-번째 스테이지의 게이트 지연을 정의한다. "공칭" 이라는 용어는, 그 값과 동일한 전기적 에포트를 갖는 스테이지를 언급한다. 예를 들어, 공칭 게이트 지연은, 모든 이웃이 동일한 전기적 에포트를 갖는 경우의 게이트 지연이다. 그러면,
Figure 112008027173798-PCT00026
Figure 112008027173798-PCT00027
Figure 112008027173798-PCT00028
인 경우,
Figure 112008027173798-PCT00029
가 i-번째 스테이지의 공칭 지연값
Figure 112008027173798-PCT00030
와 동일할 것이라는 것은 명백하다.
도 4a 는, 제 4 스테이지 및 다음의 스테이지가 동일한 전기적 에포트를 갖는 경우의 (
Figure 112008027173798-PCT00031
) 이전의 스테이지의 전기적 에포트 (
Figure 112008027173798-PCT00032
,
Figure 112008027173798-PCT00033
)-대-정규화된 지연 차이를 도시한 도면이다. x-축은, 나머지 스테이지의 고정된 전기적 에포트에 대해 1 내지 12 인 첫번째 4 개의 스테이지의 전기적 에포트
Figure 112008027173798-PCT00034
에 대한 것이다. "hhhh1111" 은, 첫번째 4 개의 스테이지가 동일한 전기적 에포트
Figure 112008027173798-PCT00035
를 갖고, 마지막 5 개의 스테이지가 1 의 동일한 전기적 에포트를 갖는다는 것을 나타낸다. y-축을 따라,
Figure 112008027173798-PCT00036
Figure 112008027173798-PCT00037
, 또는 공칭 지연에 대해 지연 차이가 정규화된다. 그에 따라, 각 지연 커브는, 모든 스테이지가 동일한 전기적 에포트 또는
Figure 112008027173798-PCT00038
을 갖는 경우에 0 의 정규화된 지연 차이값을 통과한다. 공칭값으로부터의 정규화된 지연 편차가 이전의 스테이지의 전기적 에포트에 대해 선형 종속성을 갖는다는 것이 관측될 수 있다. 그러나, 특성화 중인 스테이지가 보다 높은 전기적 에포트를 갖는 경우에, 그 종속성의 정도는 작아진다. 그 이유는, 보다 큰
Figure 112008027173798-PCT00039
이 2 개의 연속 스테이지들 사이의 보다 큰 게이트-크기 비율을 의미하고, 그에 따라 게이트 지연 시간이 그 게이트의 전기적 에포트에 반비례하여 관련되기 때문이다. 이 하위단락의 끝에서 보다 상세한 설명이 이루어질 것이다. (1 차 근사가 취해진 이후에) 정규화된 커브의 슬로프가
Figure 112008027173798-PCT00040
에 대해 다시 도시되고, 도 4b 에서 2 차 근사로 피팅된다. 일반적으로 VLSI 설계에 이용되는 2 내지 10 의 전기적 에포트의 범위에 있어서, 이 근사는 대략 1% 의 오차 내에서 실험 데이터와 일치한다.
또한, 게이트 지연은 이웃 스테이지의 전기적 에포트에 의해 영향을 받는다. 즉, 게이트 지연 추정은, 논리적 에포트의 오리지널 방법에서 놓친 이전의 스테이지 및 다음의 스테이지의 기생 인자 반향 및 신호 슬로프의 영향을 고려할 필요가 있다. 실험 결과는, 이전의 스테이지가 i-번째 스테이지보다 작은 전기적 에포트를 갖는 경우에는 (
Figure 112008027173798-PCT00041
), 게이트 지연 시간이 공칭값보다 빨라진다는 것을 나타낸다. 한편,
Figure 112008027173798-PCT00042
인 경우에는, 게이트 지연 시간이 느려진다. 이는, 전술한 이유와 유사하게 보다 작은 전기적 에포트가 보다 큰 게이트 크기 및 보다 빠른 천이 응답을 의미하기 때문에 예상된다. 다행히도, 공칭 게이트 지연값으로부터의 이러한 편차는, 같은 크기의 스테이지를 따라 전파됨에 따라 감소한다. 시뮬레이션은, 2 개의 스테이지 이후에, 그 영향은 1% 미만이고, 90㎚ 프로세스에서 무시해도 좋다는 것을 나타낸다.
[수학식 2a]
Figure 112008027173798-PCT00043
[수학식 2b]
Figure 112008027173798-PCT00044
전술한 설명을 고려하면, 논리 체인에서의 제 4 게이트에 대해 제안된 게이트 지연 모델은, [수학식 2a] 로 표현될 수 있는데, 여기서 공칭 게이트 지연
Figure 112008027173798-PCT00045
은 논리적 에포트의 오리지널 방법인 [수학식 1] 에 의해 획득될 수 있다. 실험 결과는, 게이트 지연 고려가, 슬로프-종속성으로 인해 적어도 2 개의 이전의 스테이지, 및 기생 인자 반향으로 인해 하나의 다음의 스테이지를 필요로 한다는 것을 나타낸다. 다시 말하면, 게이트 지연을 결정하기 위해서, 3 개의 이웃 스테이지, 즉 2 개의 이전의 스테이지 및 하나의 다음의 스테이지가 윈도우로서 고려될 필요가 있다. 또한, i-번째 스테이지 (i-번째 게이트) 의 전기적 에포트가 커짐에 따라, 이웃 스테이지의 기생 인자 반향 및 슬로프-종속성의 영향이 약해지고, 그에 따라 i-번째 스테이지의 전기적 에포트
Figure 112008027173798-PCT00046
이 [수학식 2a] 의 분모 에 나타난다는 것이 관측되었다.
Figure 112008027173798-PCT00047
및
Figure 112008027173798-PCT00048
의 실제 범위에 대한 다른 실험은 [수학식 2b] 에서 제안된 게이트 지연 모델과 완전히 일치한다.
전기적 에포트는 입력 캐패시턴스에 대한 부하 캐패시턴스의 비율이다. 이전의 스테이지가 i-번째 스테이지보다 작은 전기적 에포트를 갖는 경우에는, 이는 보다 넓은 트랜지스터를 갖고, 그에 따라 구동 능력이 커진다. 이러한 개선된 구동 능력은, i-번째 스테이지에 대해 입력 신호의 슬로프를 가파르게 (또는 보다 빠르게) 하는데 유용하고, 그에 따라 지연이 작아진다. 그러나, 다음의 스테이지가 보다 작은 전기적 에포트를 갖는 경우에는, 이는 보다 좁은 트랜지스터를 갖는다. 다음의 스테이지의 입력 캐패시턴스가 i-번째 스테이지의 부하 캐패시턴스라는 것이 주목된다. 다음의 스테이지의 보다 좁은 트랜지스터는, i-번째 스테이지에 대한 용량성 부하를 감소시키는데 유용하고, 그에 따라 지연이 작아진다. 한편, 이전의 스테이지 또는 다음의 스테이지의 보다 큰 전기적 에포트는 지연을 증가시키는 경향이 있다. 즉, 지연은 이웃 스테이지의 전기적 에포트와의 차이에 비례한다. 이는, 운동 에너지 이론에서의 "관성 (inertia)" 의 개념과 유사하다. 보다 큰 전기적 에포트가 출력 단자에서 보다 큰 용량성 부하를 갖고/갖거나 입력 단자에서 보다 작은 캐패시턴스를 갖기 때문에, 입력 단자에서의 슬로프의 변화는 출력 단자에서의 슬로프에 대해 보다 적은 영향을 갖는다. 그 결과, 지연은 i-번째 스테이지의 트랜지스터의 크기에 반비례한다. [수학식 2] 에서의 계수
Figure 112008027173798-PCT00049
에 관하여, (i-2)-번째 스테이지 (두번째 이전의 게이트) 는 게이 트 지연에 대해 약 4% 의 영향을 갖고, (i-1)-번째 스테이지 (첫번째 이전의 게이트) 는 게이트 지연에 대한 약 20% 의 영향을 갖고, (i+1)-번째 스테이지는 게이트 지연에 대해 약 10% 의 영향을 갖는다. 슬로프-종속성 및 기생 인자 반향의 고려시 보다 정확한 모델링 및 보다 소형의 기술을 위해 보다 많은 이웃 스테이지가 고려될 필요가 있을 수도 있다.
Ⅳ. 게이트-인터커넥트 지연 모델
A. 순수 RC 네트워크에서 입력 슬로프 종속성 및 세그먼트 개수의 고려
실제 와이어는, 어떠한 전기적 영향도 없는 배선도 상의 라인인 이상적인 와이어와 상이하다. 일단에서의 전압 변화는 전파 지연 및 IR 강하 없이 타단에 나타난다, 즉 등전위이다. 심지어, 사실상 분산 시스템인 와이어는 집중 (lumped) 엘리먼트로 모델링될 수도 있다. 정확한 추정을 획득하기 위해서, 2D 또는 3D 에서 복잡한 전계 수학식 (electric field equation) 을 이용하는 접근법이 해석될 필요가 있을 수도 있지만, 논리적 에포트의 이론으로부터 "단순성" 의 주요 이점을 취하는데는 비효율적이다. L-모델, T-모델 및 π-모델과 같이, 순수 RC 네트워크 분석을 위한 몇몇 모델이 공지되어 있다. 이들 RC 모델들 중에서, 동일한 개수의 세그먼트에 있어서 L-모델 또는 π-모델에 비해 n-모델이 우수한 정확성을 갖는다. 한편, 엘모어 지연 모델은 폐쇄 형태의 표현이고, 지연을 계산하는데 매우 비효율적이다. 엘모어 지연 수학식은 3 의 단순화된 엘모어 지연을 갖는 체인 네트워크로 표현될 수 있다. 엘모어 지연 모델은, 다음의 단 락에서와 같이, 와이어를 구동하는 게이트 또는 와이어에 의해 구동되는 게이트를 갖는 와이어에 대해 효과적으로 적용될 수 있다.
[수학식 3]
Figure 112008027173798-PCT00050
90㎚ 기술에서 고온 환경에서의 최소 폭 및 공간의 배선 조건이 가정된다. 입력 신호의 50% 천이로부터 상승과 하강 방향으로의 출력의 50% 천이까지 지연이 측정되어, 정규화된다. 입력 신호의 슬로프는 순간 천이 (또는 계단 함수) 로부터 느린 천이로 스위프된다. 세그먼트의 개수가 증가함에 따라, 전파 지연이 증가하고, 실질적으로 엘모어 지연의 ln(2) 배인 그 최대값에 근사한다는 것을 알 수 있다. 이는, 집중 RC 네트워크가 스테이지의 개수의 증가에 따라 분산 RC 네트워크에 근접하기 때문이다. 50%-50% 천이 지연 시간은 소수의 세그먼트에 따라 그 제한값에 근접하는데, 이는 2 개의 세그먼트에 대해서는 3% 미만이고, 3 개의 세그먼트에 대해서는 약 1% 이다.
이는, 몇몇 세그먼트를 갖는 π-모델이 입력 슬로프의 넓은 범위에 대해 와이어를 근사화하기에 충분하다는 것을 의미한다. 3-세그먼트의 π-모델은 정확한 지연 추정에 대해 충분한 인터커넥트 모델을 제공한다. 입력 신호의 슬로프에 따른 지연 변화는, 게이트에 의해 구동되는 와이어의 분석 모델에 대해 다음의 하위단락에서 상세하게 설명될 것이다.
B. 인터커넥트 지연의 입력 슬로프 종속성
도 5 는 인터커넥트 와이어를 구동하는 게이트의 단순 RC 네트워크 모델을 도시한 도면이다. 구동 디바이스는 R1 으로서 모델링되고, 와이어는 하나의 π-모델로서 모델링된다. 전체 인터커넥트 캐패시턴스
Figure 112008027173798-PCT00051
의 1/2 값과 함께, C1 에 디바이스 기생 캐패시턴스가 포함된다.
Figure 112008027173798-PCT00052
의 다른 1/2 값과 함께, C2 에 부하 캐패시턴스 (다음의 스테이지의 입력 캐패시턴스) 가 포함된다. R1 및 R2 는, 각각 디바이스
Figure 112008027173798-PCT00053
의 ON 저항 및 하나의 π-모델에서의 인터커넥트 저항
Figure 112008027173798-PCT00054
을 나타낸다. 이 하위단락은, 중간 노드 a 로부터 출력 노드 out 으로 출력되는 인터커넥트 지연에 초점을 맞춘다.
가변 슬로프를 갖는 입력 신호가 회로 모델에서 관측된다. 입력 노드에 인가되는 신호의 슬로프는 순간 천이로부터 느린 천이로 변한다. 도 6a 및 도 6b 는, 입력 신호가 T 의 슬로프 메트릭으로 천이하는 경우의 노드 a 및 출력 노드 out 에서의 응답을 도시한 도면이다. 이 사다리꼴 입력 신호 Vin 은 2 개의 램프 함수 VinT1 및 VinT2 로 분해될 수 있다. 이들 램프 함수는 동일한 형상을 갖지만, VinT2 는, 입력 신호가 얼마나 빨리 변경되는지를 결정하는 시간 지연 T 만큼 뒤에 VinT1 을 따른다. 노드 a 에서의 응답으로서 VaT1 및 VaT2 을 정의하고, VoutT1 및 VoutT2 는 각각 VinT1 및 VinT2 에 대응하는 출력 노드 out 에서의 응답이다. 노 드 a 에서의 (또는 출력 노드 out 에서의) 전체 응답은, 2 개의 개별 응답 VaT1 와 VaT2 (또는 VoutT1 과 VoutT2) 의 중첩에 의해 획득될 수 있는데, 그 이유는 수동 RC 네트워크가 LTI (Linear Time Invariant) 시스템 중 하나이기 때문이다. VaT2 (또는 VoutT2) 는 완전히 동일한 형상을 갖는 VaT1 (또는 VoutT1) 의 지연 버전이다. VaT1 (또는 VoutT1) 은 전위 레벨을 증가시키려고 하는 한편, VaT2 (또는 VoutT2) 은 상승 입력 천이를 위해 중간 (또는 출력) 노드에서 전위 레벨을 감소시키려고 한다.
R1 은 디바이스의 크기 (폭) 에 대략 반비례한다. 실제 와이어 길이는, 레이아웃이 완성될 때까지 추정하기가 매우 어렵다. 와이어가 구동하는 게이트 부하와 비교하여 볼 때 기생 인자가 작은 경우에는, 와이어는 짧은 것으로서 간주될 수도 있다. 유사하게, 와이어가 구동하는 게이트 부하와 비교하여 볼 때 기생 인자가 큰 경우에는, 와이어는 긴 것으로서 간주될 수도 있다. 인터커넥트 기생 인자가 게이트 부하와 유사한 경우에는, 와이어는 중간-길이 와이어로 지칭될 수도 있다. (
Figure 112008027173798-PCT00055
또는
Figure 112008027173798-PCT00056
에 대응하는) 이러한 중간-길이 와이어는, 와이어가 구동하는 게이트의 크기의 강한 함수 (strong function) 를 도입한다.
기능 블록 내에서, 대부분의 와이어는 짧고, 게이트 지연은 게이트 캐패시턴스에 의해 좌우된다. (
Figure 112008027173798-PCT00057
에 대응하는) 짧은 인터커넥트 와이어에 있어서,
Figure 112008027173798-PCT00058
는 무시해도 좋고, 게이트 지연은 게이트 캐패시턴스에 의해 좌우되고, 그에 따라 게이트의 전기적 에포트는 다음의 게이트 크기의 채널 폭에 대한 그 게이트 크기의 채널 폭의 비율로 계산될 수 있다. 기능 블록들 사이의 와이어는 종종 기능 블록에서의 대부분의 트랜지스터보다 수백배 또는 수천배 클 수 있다. 그러나, (
Figure 112008027173798-PCT00059
에 대응하는) 긴 인터커넥트 와이어에 있어서, 인터커넥트 캐패시턴스 및 저항이
Figure 112008027173798-PCT00060
에서 고려되어야 한다.
입력 신호가 매우 느리게 천이하는 경우 (큰 T), 인터커넥트 지연은 크게 변경되지 않고, 이미 와이어 시상수 (time constant)
Figure 112008027173798-PCT00061
의 1/2 에 매우 근접한다.
Figure 112008027173798-PCT00062
인 경우, 인터커넥트 지연은 입력 슬로프에 종속한다. R2 가 R1 보다 훨씬 작은 경우에, 출력 노드에서의 Vout 은 중간 노드에서의 신호 천이 Va 를 즉각 따를 수 있다. 그에 따라, 인터커넥트 지연은 입력 천이의 슬로프에 거의 둔감하고, 이미 와이어 시상수
Figure 112008027173798-PCT00063
의 1/2 로 포화된다.
Figure 112008027173798-PCT00064
인 극단적인 경우에, 중간 노드와 출력 노드 사이의 차이는 없고,
Figure 112008027173798-PCT00065
이고, 인터커넥트 지연은 0 과 거의 동일하고,
Figure 112008027173798-PCT00066
이다.
입력 슬로프가 감소할 수도 있지만, 출력에 대한 중간 노드로부터의 지연은 2 개의 저항 R1 및 R2 의 비율에 따라 증가 또는 감소할 수 있다. 2 개의 저항이 유사한 경우에, 인터커넥트 지연의 이러한 슬로프 종속성이 명백하다는 것을 알 수 있다. 이 경우, 입력 신호의 슬로프가 감소함에 따라, 먼저 인터커넥트 지연은 감소하고, 그 다음에 증가하고, 최종적으로 포화된다. 전환점 (turning around point) 은 와이어 시상수의 몇 배이다. 램프 입력 천이에 대한 응답 Va 은 2 개의 성분 VaT1 및 VaT2 으로 분해될 수 있다. VaT1 은 전위 레벨 Va 을 상승시키지만, VaT2 은 상승 입력 천이에 대해 노드 a 에서의 Va 를 감소시킨다. VaT2 이 보다 빠르게 증가하는 경우, 전체 전위 Va 가 스위칭 임계 레벨 VM (또는 공급 전력의 50%) 에 도달하는데 보다 많은 시간이 걸린다. Va 에 대한 VaT2 의 영향의 저하는 입력 신호가 빠르게 천이하는 경우에는 (작은 T) 강력하고, Va 에 대한 VaT2 의 영향의 저하는 입력 슬로프가 감소함에 따라 (또는 T↑) 약해진다. Va 에 대한 VaT2 의 강한 영향은 노드 in 으로부터 노드 a 까지의 50%-대-50% 지연 시간을 감소시키는데 유용하다. 이러한 이유로 인해, 전체 전위 Va(T') 는, 도 6b 에 도시된 바와 같이 Va(T) 가 VaT1(T) 을 따르는 것보다 근접하게 VaT1(T') 를 따르는데, 여기서 T' > T 이다. 또한, 응답 Vout 은 2 개의 성분 VoutT1 및 VoutT2 으로 분해될 수 있다. Va 가 Vin 을 따르는 것과 유사한 방식으로, 이 때 Vout 은 그 입력 자극 Va 를 따른다. VoutT1 은 Vout 을 증가시키는데 유용하고, VoutT2 은 전위 Vout 에서의 증가를 금지한다. 또한, Vout 에 대한 VoutT2 의 강한 영향은 노드 in 으로부터 노드 out 까지의 50%-대-50% 지연 시간을 감소시킨다. 그러나, 50%-대-50% 인터커넥트 지연은, 노드 in 으로부터 노드 out 까지의 50%-대-50% 지연과 노드 in 으로부터 노드 a 까지의 50%-대-50% 지연 사이의 차이이다. 즉, in-대 -a 지연에 따라 인터커넥트 지연은 작아지지만, in-대-out 지연에 따라 인터커넥트 지연은 커진다. Vout 에 대한 자극인 Va 의 슬로프는, Va 에 대한 자극인 Vin 의 슬로프보다 작다. 실제, 이들 2 개의 메커니즘은 인터커넥트 지연에서 함께 기능한다.
R1 대 R2 의 비율은, 입력 신호의 어떤 슬로프에 대해 인터커넥트 지연에서 어떤 것이 보다 중요한지를 결정한다. 입력 신호가 빠르게 천이하는 경우에는 (작은 T), in-대-a 지연의 감소 정도는 in-대-out 지연의 감소 정도보다 크고, 그에 따라 인터커넥트 지연이 감소한다. 이러한 경향은, 입력 슬로프 메트릭 T 가 전환점에 도달하기 전에 계속된다. 입력 신호가 보다 느리게 천이하는 경우에는 (큰 T), in-대-a 지연의 감소 정도는 in-대-out 지연의 감소 정도보다 작고, 그에 따라 인터커넥트 지연이 증가한다. 그러나, 입력 신호가 훨씬 더 느리게 천이하는 경우에는 (매우 큰 T), Va 는 이미 완전히 Vin 천이를 따르기에 충분한 시간을 갖고, Vout 도 완전히 Va 천이를 따르기에 충분한 시간을 갖는다. 즉, 충분히 긴 슬로프로 인해, 내부 노드가 대략 VM 의 지점으로 사전-충전되는 것이 허용된다. 따라서, 입력 신호가 실제 스위칭 임계값 VM 와 교차하는 경우, 출력 노드는 시작 블록에 유지되고, 순간 천이가 입력에 인가되었던 경우보다 빠른 스위칭이 나타난다. 그에 따라, 인터커넥트 지연에서의 변화는 더 이상 존재하지 않는다.
C. 회로 설계에서 제안된 인터커넥트 지연 모델
정규 구조 또는 단일 출력을 갖는 회로는 비교적 용이하게 설계되는 한편, 실제 회로는 종종 보다 복잡한 분기 (branching) 및 고정된 와이어 부하를 수반한다. 인터커넥트는 고정된 캐패시턴스를 갖고, 트랜지스터 및 논리 게이트와 동일한 비율로 크기 축소되지 않는다. 이전의 접근법은 논리 게이트의 입력 캐패시턴스에 대한 전체 와이어 캐패시턴스에 관련되고, 와이어를 구동하는 게이트에서의 분기 에포트
Figure 112008027173798-PCT00067
을 포함하여 이 인터커넥트 지연을 고려한다. 네트워크에서의 트랜지스터의 크기가 변경될 때마다, 이 분기 에포트도 변경되는데, 그 이유는 배선 캐패시턴스
Figure 112008027173798-PCT00068
가, 트랜지스터 크기 (그에 따른 게이트 캐패시턴스
Figure 112008027173798-PCT00069
) 변화에 비례하여 변경되지 못하기 때문이다.
레이아웃이 완성될 때까지, 실제 와이어 길이는 추정하기가 매우 어렵다. 와이어가 구동하는 게이트 부하 캐패시턴스와 비교하여 볼 때 그 캐패시턴스가 작은 경우에는, 와이어는 짧은 것으로서 간주될 수도 있고, 이와 유사하게 와이어가 구동하는 게이트 부하 캐패시턴스와 비교하여 볼 때 그 캐패시턴스가 큰 경우에는, 와이어는 긴 것으로서 간주될 수도 있다. 인터커넥트 캐패시턴스가 게이트 부하 캐패시턴스와 유사한 경우에는, 소위 중간-길이 와이어이다. 이러한 중간-길이 와이어는, 와이어가 구동하는 게이트의 크기의 강한 함수를 도입한다. 기능 블록 내에서, 대부분의 와이어는 짧고, 게이트 지연은 게이트 캐패시턴스에 의해 좌우된다. 이들 짧은 인터커넥트 와이어에 있어서,
Figure 112008027173798-PCT00070
은 무시해도 좋고, 게이트 지연은 게이트 캐패시턴스에 의해 좌우되고, 그에 따라 게이트의 전기적 에포트는 [수학식 2] 에서와 같이 다음의 게이트 크기의 채널 폭에 대한 그 게이트 크기의 채널 폭의 비율로 계산될 수 있다. 종종, 기능 블록들 사이의 와이어는 기능 블록에서의 대부분의 트랜지스터보다 수백배 또는 수천배 클 수 있다. 그러나, 이들 긴 인터커넥트 와이어에 있어서, 인터커넥트 캐패시턴스 및 저항이
Figure 112008027173798-PCT00071
에서 고려되어야 한다.
전술한 바와 같이, 신호 전파 지연의 입력 슬로프 종속성은 특히 나노미터 치수에서 중요한 고려사항이다. 와이어를 따르는 신호 전파에서 입력 슬로프의 보다 큰 영향을 연구하기 위해서, 최소 설계 폭 및 공간 단위로, 다음의 3 가지 상이한 타입의 와이어 피치의 실험이 수행되었다: 경우 1 (W/S = 1/1); 경우 2 (W/S = 1/2); 및 경우 3 (W/S = 2/2). 모든 경우는, 가로세로비, 유전체 재료 및 상/하부 재료와 같이 동일한 조건을 갖는다.
그 실험 결과는 2 가지 식견, 즉 (ⅰ) 와이어를 따르는 전파 지연이, 입력 신호의 슬로프가 충분히 감소한 이후에 와이어의 상한에 접근한다는 것; 및 (ⅱ) 입력 신호의 천이 시간이 약 시상수의 5 배인 경우에 전파 지연은 이미 약 2% 오차 내에서 그 한계에 도달한다는 것을 제공한다. 제안된 인터커넥트 지연 모델 및 그 분석은 이들 식견을 통합한다.
메모리 복호기 블록 설계와 같은 실제 설계에 있어서, 증폭기 체인은 큰 캐패시턴스 및 저항을 갖는 (긴) 와이어를 구동할 필요가 있다. 도 7 은, 인버터 증폭기가 인터커넥트를 구동하는 경우에 1 차 등가 스위치 모델 (하나의 π-모델) 에 대한 인터커넥트 와이어 및 드라이버의 일부의 단순화된 기능 블록도이다.
Figure 112008027173798-PCT00072
는,
Figure 112008027173798-PCT00073
와
Figure 112008027173798-PCT00074
의 평균값인 게이트 지연이고,
Figure 112008027173798-PCT00075
Figure 112008027173798-PCT00076
이다. 스테이지 개수의 증가로 인해 이 집중 인터커넥트 모델이 분산 모델에 근접할 수 있는 한편, 엘모어 지연 모델에 대한 이러한 가장 단순한 일 π-모델은 신호 전파 지연 측면에서 양호한 근사를 제공한다. 와이어는 2 개의 성분, 즉 전체 인터커넥트 저항
Figure 112008027173798-PCT00077
및 전체 인터커넥트 캐패시턴스
Figure 112008027173798-PCT00078
로 표현될 수 있다.
Figure 112008027173798-PCT00079
및
Figure 112008027173798-PCT00080
은 증폭기의 ON 저항 및 출력 기생 캐패시턴스이다.
[수학식 4a]
전체 지연 = 게이트 지연 + RC 인터커넥트 지연
[수학식 4b]
전체 지연
Figure 112008027173798-PCT00081
입력으로부터 출력까지의 전체 지연은, 2 가지 성분, 즉 내인성 지연 (게이트 지연) 및 외부 지연 (인터커넥트 지연) 으로 분할될 수 있고, [수학식 4a] 로 표현될 수 있다.
Figure 112008027173798-PCT00082
대신에
Figure 112008027173798-PCT00083
을 이용한 것을 제외하고는, 제 1 성분은 기본적으로 [수학식 2] 의 순수 게이트 지연과 동일하다. [수학식 5] 에서 유효 전기적 에포트
Figure 112008027173798-PCT00084
은 입력 게이트 캐패시턴스
Figure 112008027173798-PCT00085
에 대한 출력 캐패시턴스
Figure 112008027173798-PCT00086
의 비율로서 정의되고, 게이트 출력 단자에서의 용량성 부하를 증가시키는 인터커넥트 의 영향을 고려한다. 전체 기생 캐패시턴스 (또는 출력 캐패시턴스)
Figure 112008027173798-PCT00087
은, 다음의 게이트의 기생 확산 캐패시턴스 (또는 입력 게이트 캐패시턴스)
Figure 112008027173798-PCT00088
와 유효 와이어 기생 캐패시턴스
Figure 112008027173798-PCT00089
' 의 합이다. 전체 와이어 캐패시턴스
Figure 112008027173798-PCT00090
가 저항 차폐 효과 때문에 게이트에 의해 경험될 수 없다는 것이 주목된다. 이 차폐 효과는,
Figure 112008027173798-PCT00091
가
Figure 112008027173798-PCT00092
보다 훨씬 더 큰 경우에 보다 심할 것이다. 단순성을 유지하면서, 이는 [수학식 4b] 에서와 같이 유효 와이어 캐패시턴스로 표현될 수 있다. 이는, 게이트에 의해 구동되는 인터커넥트의 길이에 따라 게이트 지연이 빨라진다는 미리 공지된 사실을 반영한다. 심지어 전체 지연이 [수학식 4a] 에서의 2 개의 "개별" 지연 성분, 즉 게이트 지연과 인터커넥트 지연의 합이고, 이들 2 개의 성분은 서로에 대해 종속되어 (smeared), 전체 지연 계산시 상호종속성이 고려되어야 한다는 것은 중요하다. 그 이유는, 게이트가, 게이트가 구동하는 와이어에 대한 입력 신호의 슬로프에 대한 영향을 갖고, 인터커넥트가, 인터커넥트에 의해 구동되는 게이트에 대한 기생 부하의 역할을 하기 때문이다. 지연 모델은 유효 전기적 에포트
Figure 112008027173798-PCT00093
, 및 2 개의 종속성 파라미터
Figure 112008027173798-PCT00094
및
Figure 112008027173798-PCT00095
을 포함하는데, 이는 분석의 단순성을 유지하면서 게이트와 인터커넥트 사이의 상호종속성을 반영한다.
[수학식 5a]
Figure 112008027173798-PCT00096
[수학식 5b]
Figure 112008027173798-PCT00097
[수학식 5c]
Figure 112008027173798-PCT00098
[수학식 5d]
Figure 112008027173798-PCT00099
(여기서, A 및 B 는 상수임)
드라이버의 유효 전기적 에포트
Figure 112008027173798-PCT00100
은 [수학식 5] 에 의해 획득될 수 있는데, 여기서
Figure 112008027173798-PCT00101
및
Figure 112008027173798-PCT00102
은 게이트의 전기적 에포트 및 인터커넥트의 전기적 에포트가고, W 는 게이트의 채널 폭이고, 아래첨자 n 은 n-타입 트랜지스터를 의미하고,
Figure 112008027173798-PCT00103
은, 이용된 제조 프로세스의 함수인 최소-길이 트랜지스터의 게이트 캐패시턴스이고,
Figure 112008027173798-PCT00104
은 게이트에서의 n-타입 트랜지스터 폭에 대한 p-타입 트랜지스터 폭의 비율이다. 게이트 캐패시턴스뿐만 아니라, 와이어 캐패시턴스는, 와이어 두께, 피치 및 유전체 두께와 같은 프로세스 상세의 강한 함수이다.
이전의 게이트가 클수록, i-번째 스테이지의 충전 또는 방전이 빨라진다. 그러나, 보다 큰 전기적 에포트를 갖는 i-번째 스테이지는 그 이웃의 크기에 대해 보다 낮은 종속성을 갖는데, 그 이유는 이 i-번째 게이트가 전기적 모멘텀 면에서 보다 큰 관성을 갖기 때문이다. 통상적으로, 와이어 이후의 다음의 스테이지의 영향은 매우 작은데, 그 이유는 작은 다음의 스테이지가 배선 캐패시턴스와 비교하여 볼 때 매우 작은 입력 캐패시턴스를 갖기 때문이다. 그에 따라, [수학식 2] 에서의 다음의 스테이지 항은 상당한 길이의 와이어에 대한 게이트 지연의 계산시 거의 무시가능하다. 순수 논리 체인과 유사하게, 시뮬레이션은, 2 개의 이전의 스테이지의 고려가 i-번째 스테이지의 지연 계산시 충분하다는 것을 나타낸다. 이 사실은 단순히 [수학식 5c] 로 표현될 수 있다.
Figure 112008027173798-PCT00105
에 대한
Figure 112008027173798-PCT00106
의 비율이 [수학식 2] 의 비율과 유사하다는 것이 관측되었다. 즉, 이전의 스테이지가 i-번째 스테이지로부터 멀리 떨어짐에 따라 이전의 스테이지의 영향은 작아진다. 그러나, 이전의 스테이지의 지연 영향은, 이전의 스테이지가 i-번째 스테이지보다 큰 전기적 에포트를 갖는 경우에는 증가 인자의 역할을 하는 한편, 이전의 스테이지가 i-번째 스테이지보다 작은 전기적 에포트를 갖는 경우에는 감소 인자의 역할을 한다. 보다 정확한 모델링을 위해, 이들 2 가지 경우를 개별적으로 고려할 필요가 있다. 단순화를 위해, 이 사실은 작업시 무시된다. 역시, 그 이웃이 i-번째 게이트와 동일한 전기적 에포트를 갖는 경우에는, i-번째 스테이지의 게이트 지연은 교란되지 않는다.
인터커넥트 지연의 입력 슬로프 종속성을 나타내는
Figure 112008027173798-PCT00107
항을 제외하고는, [수학식 4] 에서의 제 2 성분은 기본적으로 [수학식 2] 의 순수 RC 지연 수학식과 동일하다. 훨씬 더 느린 입력은 더 이상 보다 짧은 지연 응답 시간을 야기하지 않는다, 즉 지연 시간은 포화되는데, 그 이유는 와이어를 따르는 신호 천이가 입력 신호 천이와 밀접하게 움직이기 때문이다. 이 관계는 [수학식 5d] 로 표현될 수도 있는데, 여기서
Figure 112008027173798-PCT00108
은 와이어 시상수
Figure 112008027173798-PCT00109
이다.
실제 천이가 시작되거나 종료되는 때에 확실하게 신호 천이를 정량화하기 위해서, 개별 신호 파형에 인가되는 10% 천이점과 90% 천이점 사이에서 상승 시간
Figure 112008027173798-PCT00110
및 하강 시간
Figure 112008027173798-PCT00111
이 종종 측정된다. 최대 가능한 슬로프 값을 나타내도록 순간 천이 (또는 계단 함수) 가 고려된다. 역시, 전기적 에포트는 2 개의 캐스케이드 스테이지의 크기 비율이다. 제 1 스테이지의 팬아웃이 증가함에 따라, 제 2 스테이지의 게이트 크기가 증가하고, 제 1 스테이지에 대해 보다 큰 용량성 부하를 도입한다. 게이트가 다음의 보다 큰 스테이지를 구동하는데 보다 많은 시간이 걸리기 때문에, 신호 천이 시간 (
Figure 112008027173798-PCT00112
및
Figure 112008027173798-PCT00113
모두) 은 y-축을 따라
Figure 112008027173798-PCT00114
에 대해 증가한다. 또한, 게이트가 2 이상의 전압 이득을 갖기 때문에,
Figure 112008027173798-PCT00115
에 대한 증가율은
Figure 112008027173798-PCT00116
에 대한 증가율보다 작다.
Figure 112008027173798-PCT00117
의 이들 공칭 천이 시간
Figure 112008027173798-PCT00118
및
Figure 112008027173798-PCT00119
은 매우 우수한 선형성을 갖고, 다음과 같이 1 차 근사로 모델링될 수 있다.
[수학식 6a]
Figure 112008027173798-PCT00120
[수학식 6b]
Figure 112008027173798-PCT00121
대응하는 팬아웃에서 게이트의 일반적인 천이 시간이 존재한다. 또한, 개별 라인은 팬아웃에 대해 상당히 선형이고, 그 슬로프는 다른 것들과 유사하다. 그에 따라, 모든 라인의 슬로프는, 각각 상승 천이 및 하강 천이에 대한 슬로프 평균인
Figure 112008027173798-PCT00122
및
Figure 112008027173798-PCT00123
으로 표현될 수도 있다.
이하, 게이트의 상승 시간 및 하강 시간은 다음과 같이 표현될 수 있다.
[수학식 6c]
Figure 112008027173798-PCT00124
[수학식 6d]
Figure 112008027173798-PCT00125
Figure 112008027173798-PCT00126
및
Figure 112008027173798-PCT00127
은 [수학식 6a] 및 [수학식 6b] 에 존재하고, 여기서
Figure 112008027173798-PCT00128
이다. 각 스테이지에 대한 전기적 에포트는 회로 네트리스트로부터 용이하게 계산될 수 있다. [수학식 6c] 및 [수학식 6d] 에서의 제 3 항은, 현재의 스테이지 천이 시간의 고려시 다음의 스테이지의 스테이지 에포트를 포함한다. 이는, 특히 초대규모 기술에서 보다 정확한 모델링을 위해 이전의 스테이지의 팬아웃 (
Figure 112008027173798-PCT00129
) 및 현재의 스테이지의 팬아웃 (
Figure 112008027173798-PCT00130
) 뿐만 아니라, 다음의 스테이지의 팬아웃 (
Figure 112008027173798-PCT00131
) 을 고려하는데 유용하다. 그 정당화는 다음의 하위단락에서 간단히 설명될 것이다. 실험은, 현재의 스테이지의 천이 시간에 대한
Figure 112008027173798-PCT00132
의 영향이 90㎚ 및 65㎚ 기술 노드에서 약 3% 및 5% 라는 것을 나타낸다.
먼저, 기준으로서 현재의 스테이지 팬아웃을 고려함으로써,
Figure 112008027173798-PCT00133
= 7 에서의 공칭 상승 시간을 구한다. 이전의 스테이지가 보다 작은 팬아웃을 갖기 때문에 (
Figure 112008027173798-PCT00134
= 3) , 관심 대상 스테이지는, 이전의 스테이지가 관심 대상 스테이지와 동일한 팬아웃을 갖는 경우 (
Figure 112008027173798-PCT00135
=
Figure 112008027173798-PCT00136
) 보다 빠르게 천이한다. 그 보상은 [수학식 6c] 의 제 2 항에 의해 수행된다. 이전의 스테이지가 관심 대상 스테이지보다 큰 팬아웃을 갖는 경우 (
Figure 112008027173798-PCT00137
= 4 및
Figure 112008027173798-PCT00138
= 6), 여기서 이전의 스테이지는 공칭의 경우 (
Figure 112008027173798-PCT00139
=
Figure 112008027173798-PCT00140
) 보다 느리게 천이한다.
게이트 지연 시간: 게이트 지연은 게이트 입력 노드로부터 출력 노드까지의 공급의 50% 천이점들 사이에서 정의된다. 상승 시간 및 하강 시간과 유사하게, 2 차 영향이 무시되는 경우, 게이트 지연은 그 절대적 크기보다는 상대적 크기 (즉, 전기적 에포트
Figure 112008027173798-PCT00141
) 의 함수이다. 이는, 모든 스테이지가 동일한 비율로 그 크기를 증가 또는 감소시키는 한, 논리 체인이 동일한 지연을 갖기 때문이다. i-번째 스테이지의 게이트 지연은
Figure 112008027173798-PCT00142
Figure 112008027173798-PCT00143
Figure 112008027173798-PCT00144
으로 표현될 수 있다. 공칭의 경우에 있어서,
Figure 112008027173798-PCT00145
가
Figure 112008027173798-PCT00146
에서 게이트에 대한 일반값인 공칭 지연값
Figure 112008027173798-PCT00147
와 같을 것이라는 것은 명백하다.
이전의 스테이지가 관심 대상 스테이지보다 작은 전기적 에포트를 갖는 경우에는 (
Figure 112008027173798-PCT00148
), 게이트 지연은 공칭값보다 빠르고, 그 반대도 그러한데, 그 이유는 보다 작은 전기적 에포트가 전술한 바와 같이 보다 큰 게이트 크기 및 보다 빠른 응답을 의미하기 때문이다. 도면에서 공칭 지연은 (대각선) 실선으로 표시되는데, 여기서
Figure 112008027173798-PCT00149
이다.
Figure 112008027173798-PCT00150
의 이들 공칭 게이트 지연
Figure 112008027173798-PCT00151
및
Figure 112008027173798-PCT00152
은 우수한 선형성을 갖고, 다음과 같이 1 차 근사로 모델링될 수 있다.
[수학식 7a]
Figure 112008027173798-PCT00153
[수학식 7b]
Figure 112008027173798-PCT00154
그러나, 각 라인은 상이한 슬로프를 갖는다. 슬로프 값은
Figure 112008027173798-PCT00155
에 따라 증가한다. 전기적 에포트는 입력 캐패시턴스에 대한 부하 캐패시턴스의 비율이다. 스테이지의 입력 캐패시턴스는 이전의 스테이지의 부하 캐패시턴스이다. 이전의 스테이지가 보다 작은 전기적 에포트를 갖는 경우에는, 이는 보다 넓은 트랜지스터 및 그에 따른 보다 큰 구동 능력을 갖는다. 이 개선된 구동 능력은 신호 천이를 빠르게 하는데 유용하고, 그에 따라 지연이 작아진다. 한편, 다음의 스테이지가 보다 작은 전기적 에포트를 갖는 경우, 이는 보다 좁은 트랜지스터를 갖는다. 다음의 스테이지의 보다 좁은 트랜지스터는 관심 대상 스테이지에 대한 보다 작은 용량성 부하를 의미하고, 그에 따라 관심 대상 스테이지는 훨씬 더 빨라진다.
게이트 지연 커브는
Figure 112008027173798-PCT00156
로 포화될 수 있다는 것이 관측될 수 있다. 일단
Figure 112008027173798-PCT00157
이 너무 커지면, 또는 이전의 스테이지가 관심 대상 스테이지와 비교하여 볼 때 너무 작으면, 게이트 지연에 대한 그 영향은 보다 작다. 그에 따라, 개선 정도는
Figure 112008027173798-PCT00158
에 대해 둔감해지고, 슬로프는 포화된다. 포화점은 스테이지의 크기에 종속한다. 이는 적어도 지연 모델링에 대한 2 차 근사를 필요로 한다. 실제 회로는 일반적으로 팬아웃의 작은 범위 내에서 설계되는 한편, 큰 팬아웃의 경우에는 일반적으로 긴 인터커넥트에 따른다. 지연 커브의 슬로프의 오프셋은
Figure 112008027173798-PCT00159
에 따라 선형으로 증가한다.
이러한 설명을 고려하면, 하향 지연, 상향 지연 및 평균 지연은 다음과 같이 표현될 수 있다.
[수학식 7c]
Figure 112008027173798-PCT00160
[수학식 7d]
Figure 112008027173798-PCT00161
[수학식 7e]
Figure 112008027173798-PCT00162
여기서, 하향 지연 및 상향 지연에 대응하는 1 차 근사에 있어서,
Figure 112008027173798-PCT00163
및
Figure 112008027173798-PCT00164
은 슬로프들의 슬로프 및 슬로프들의 오프셋이고, 유사하게
Figure 112008027173798-PCT00165
및
Figure 112008027173798-PCT00166
은 오프셋들의 슬로프 및 오프셋들의 오프셋이다. [수학식 6a] 및 [수학식 6b] 에서의 2 개의 파라미터
Figure 112008027173798-PCT00167
및
Figure 112008027173798-PCT00168
에 있어서, 이들 4 개의 신규 파라미터는 LEparameter 으로서 언급된다. 동일한 방식으로, 상이한 타입의 논리 게이트에 대해 다른 LEparameter 를 추출할 수 있다. [수학식 7c], [수학식 7d] 및 [수학식 7e] 로부터의 추정값 (별표) 은 2% 미만의 오차로 시뮬레이션된 값과 일치한다.
D. 회로 설계에서 STLE 를 적용하는 절차
회로 분석에 대해 STLE 모델을 적용하기 위해서, 먼저 LEparameter 를 추출 할 필요가 있다. 실용화 관점으로부터, 단지 4 개의 데이터 포인트가 LEparameter 의 풀 세트를 갖는데 충분한데, 이 중 2 개의 포인트는 대각선 상에 있고 (공칭의 경우), 다른 2 개의 포인트는 대각선 밖에 있다 (비공칭의 경우). 다른 값들은 내삽 또는 외삽에 의해 획득될 수 있다. 보다 많은 데이터 포인트는 결과의 정밀성을 증가시키고, 모델에서의 신뢰도를 증가시킨다. 스테이지 지연은 1 차 입력 (Primary Input: PI) 으로부터 최종 스테이지까지 하나씩 계산될 수 있다. 그 절차는 다음과 같다.
회로의 특정 타이밍 경로에 대해 다음의 정보가 제공되는 경우:
1. 1 차 입력 슬로프
Figure 112008027173798-PCT00169
(또는
Figure 112008027173798-PCT00170
).
2. 각 스테이지의 전기적 에포트 및 네트리스트 정보 (즉,
Figure 112008027173798-PCT00171
및 게이트 토폴로지).
3. 상승 시간과 하강 시간 대 전기적 에포트 (즉,
Figure 112008027173798-PCT00172
및
Figure 112008027173798-PCT00173
).
4. 하향 게이트 지연과 상향 게이트 지연 대 전기적 에포트 (즉,
Figure 112008027173798-PCT00174
과 같은 다른 LEparameter).
다음의 단계를 수행하라:
1. [수학식 6a] 및 [수학식 6b] 에 의해
Figure 112008027173798-PCT00175
(또는
Figure 112008027173798-PCT00176
) 에 대한 유효 팬아웃
Figure 112008027173798-PCT00177
을 결정한다.
2.
Figure 112008027173798-PCT00178
및
Figure 112008027173798-PCT00179
으로 설정한다.
3. [수학식 7c] 및 [수학식 7d] 에 의해
Figure 112008027173798-PCT00180
및
Figure 112008027173798-PCT00181
으로부터
Figure 112008027173798-PCT00182
(또는
Figure 112008027173798-PCT00183
) 을 계산한다.
4. [수학식 6c] 및 [수학식 6d] 에 의해
Figure 112008027173798-PCT00184
및
Figure 112008027173798-PCT00185
으로부터
Figure 112008027173798-PCT00186
(또는
Figure 112008027173798-PCT00187
) 을 계산한다.
5. [수학식 6a] 및 [수학식 6b] 에 의해
Figure 112008027173798-PCT00188
(또는
Figure 112008027173798-PCT00189
) 및
Figure 112008027173798-PCT00190
으로부터 다음의 스테이지에 대한 유효 팬아웃을 계산한다.
6. (
Figure 112008027173798-PCT00191
)-번째 게이트 토폴로지 = (
Figure 112008027173798-PCT00192
)-번째 게이트 토폴로지인 경우에는,
Figure 112008027173798-PCT00193
=
Figure 112008027173798-PCT00194
이고, (
Figure 112008027173798-PCT00195
)-번째 게이트 토폴로지 ≠ (
Figure 112008027173798-PCT00196
)-번째 게이트 토폴로지인 경우에는, (
Figure 112008027173798-PCT00197
)-번째 스테이지에서의 유효 전기적 에포트
Figure 112008027173798-PCT00198
을 계산한다.
7.
Figure 112008027173798-PCT00199
로 설정하고; 최종 스테이지까지 단계 3 으로 진행한다.
단계 1 은, 동일한 팬아웃
Figure 112008027173798-PCT00200
을 갖는 일련의 PI 게이트가 게이트 1 을 구동한다고 가정함으로써, 1 차 입력 자극
Figure 112008027173798-PCT00201
(또는
Figure 112008027173798-PCT00202
) 에 대한 "유효" 팬아웃을 계산한다. 이 유효 팬아웃
Figure 112008027173798-PCT00203
및 공지의 팬아웃
Figure 112008027173798-PCT00204
을 이용하여, 게이트 1 의 하강 시간
Figure 112008027173798-PCT00205
및 하향 지연
Figure 112008027173798-PCT00206
이 계산된다. 동시에, 이 하강 시간 및 다음의 게이트 팬아웃
Figure 112008027173798-PCT00207
을 이용하여, 게이트 1 의 유효 팬아웃
Figure 112008027173798-PCT00208
이 계산된다. 여기서, 스테이지 1 에 대한 유효 팬아웃
Figure 112008027173798-PCT00209
이 도입되고, 심지어 스테이지 1 에 대해 이미 공지된 팬아웃
Figure 112008027173798-PCT00210
이 존재한다. 이는, 통상적인 회로가 일반적으로 그 기능성 구현에 대해 상이한 타입의 게이트로 구성되기 때문이다. 상이한 팬아웃의 동일한 게이트 타입을 갖는 각 논리 게이트 체인으로부터 LEparameter 가 추출된다. 또한, 동일한 팬아웃에 있어서, 상이한 게이트는 상이한 천이 시간 및 지연 시간을 가질 수 있다. 그에 따라, 이들을 다음의 스테이지의 게이트 타입에 대해 유효하거나 등가의 팬아웃으로 변환하는 것이 요구된다. 이 절차는, 최종 스테이지가 각 스테이지에 대해 교호 신호 천이 방향과 만날 때까지 반복된다.
도 9 는 회로 지연을 추정하는 방법 (900) 의 일 실시형태의 단순화된 흐름도이다. 이 방법 (900) 은, 예를 들어 도 1 또는 도 2 의 지연 추정 장치에서 구현되어, 논리 회로 또는 회로 일부의 지연을 추정할 수 있다.
이 방법은 블록 902 에서 시작하는데, 여기서 지연 추정 장치는 회로 엘리먼트 파라미터를 수신한다. 지연 추정 장치는 회로의 각 디바이스에 대한 회로 기반 라이브러리 모델을 수신할 수 있다. 라이브러리 모델은, 예를 들어 SPICE 회로 모델일 수 있고, 논리 게이트의 폭 및 길이와 같은 파라미터를 포함할 수 있다.
회로 엘리먼트 파라미터는 입력 디바이스를 통해 지연 추정 장치로 입력될 수 있고, 또는 메모리에 저장된 회로 시스템으로부터 선택될 수 있다. 예를 들어, 집적 회로의 특정부가 지연 추정을 위해 선택될 수 있다. 또한, 지연 추정 장치는 선택된 회로부에서의 각 인터커넥트의 π-모델을 결정할 수 있다.
지연 추정 장치는 블록 910 으로 진행하고, 게이트들 사이의 인터커넥트의 π-모델 및 논리 게이트 토폴로지에 기초하여, 각 스테이지에 대한 전기적 에포트 를 결정한다. 각 스테이지에 대한 전기적 에포트의 결정 이후에, 지연 추정 장치는 블록 912 로 진행하고, 이 전기적 에포트에 기초하여 상승 시간 및 하강 시간의 추정을 결정한다. 일 실시형태에 있어서, 지연 추정 장치는, 전기적 에포트에 대한 상승 시간 및 하강 시간의 룩업 테이블을 포함하고, 각 지연 추정에 대한 값을 계산할 필요가 없다.
지연 추정 장치는 블록 914 로 진행하고, 선택된 회로부에서의 각 게이트에 대해, 전기적 에포트의 함수로서 하향 게이트 지연 및 상향 게이트 지연을 결정한다. 역시, 지연 추정 장치는, 각종 디바이스 타입 각각에 대한 이러한 정보를 저장할 수도 있고, 지연 추정이 결정될 때마다 그 값들을 계산하는 것보다는 메모리로부터 그 정보를 취득할 수도 있다.
지연 추정 장치는 블록 920 으로 진행하고, 선택된 회로부를 분석하기 시작한다. 지연 추정 장치는 제 1 게이트의 입력에서의 초기 팬아웃을 결정한다. 지연 추정 장치는 블록 930 으로 진행하고, 초기 입력 신호 슬로프, 전기적 에포트 및 팬아웃에 기초하여, 초기 게이트 지연을 결정한다.
지연 추정 장치는 블록 940 으로 진행하고, 전기적 에포트 및 팬아웃에 기초하여, 신호 상승 시간 및 하강 시간과 같은 게이트 출력 신호 천이 시간을 결정한다. 회로 상승 시간 및 하강 시간은 부분적으로 인터커넥트 모델에 종속한다. 초기 스테이지에 대해 필요하지는 않지만, 회로의 후속 스테이지에 대한 신호 상승 시간 및 하강 시간은, 적어도 하나의 다음의 스테이지의 전기적 에포트뿐만 아니라 적어도 하나의 이전의 스테이지의 전기적 에포트에 기초하여 결정된다.
지연 추정 장치는 블록 950 으로 진행하고, 상승 시간과 하강 시간 및 게이트 지연에 기초하여, 분석될 현재의 회로 스테이지에 의해 경험되는 다음의 회로 스테이지에 대한 유효 팬아웃을 결정한다. 지연 추정 장치는 블록 960 으로 진행하고, 다음의 스테이지의 전기적 에포트를 업데이트한다. 다음의 스테이지는, 분석되는 스테이지에 종속하여, 회로에서의 다음의 디바이스 또는 최종 출력 부하를 나타낼 수 있다.
지연 추정 장치는 판정 블록 970 으로 진행하고, 현재의 스테이지가 최종 스테이지를 나타내는지 여부를 판정한다. 현재의 스테이지가 최종 스테이지를 나타내지 않는 경우에는, 지연 추정 장치는 블록 930 으로 복귀하여, 다음의 스테이지를 분석한다. 현재의 스테이지가 최종 스테이지를 나타내는 경우에는, 지연 추정 장치는 판정 블록 970 으로부터 블록 980 으로 진행하고, 회로 스테이지들 각각에 대한 지연 추정에 기초하여 전체 회로 지연을 결정한다. 통상적으로, 지연 추정 장치는 전체 회로 지연을 출력하고, 또한 회로 스테이지들 각각에 대응하는 중간 지연 추정을 출력할 수도 있다.
V. 시험 회로의 구성
A. 링 오실레이터 회로
나노미터 기술에서의 지연 추정 방법 및 장치를 검증하기 위해서, 기본 파라미터인 논리적 에포트
Figure 112008027173798-PCT00211
, 기생 에포트
Figure 112008027173798-PCT00212
및 프로세스 파라미터
Figure 112008027173798-PCT00213
이 31-스테이지 링 오실레이터에서 측정된다. 실용화 이유 때문에 링 오실레이터의 시험 회로 에서 상승 시간 및 하강 시간을 측정하는 것은 어렵다. 시험 프로브는 그 고유의 기생 인자에 기여하는데, 이는 전파 지연의 순간 슬로프 종속성을 인식하는 능력을 악화시킨다. 신호가 링을 통해 전파되는 경우, 신호는 그 고유의 상승 시간
Figure 112008027173798-PCT00214
및 하강 시간
Figure 112008027173798-PCT00215
에 접근한다. 실제, 링 오실레이터는 무한개의 스테이지 체인으로서 고려될 수 있다.
[수학식 8]
Figure 112008027173798-PCT00216
전파 지연 또는 게이트 지연
Figure 112008027173798-PCT00217
은, 완전한 체인을 통한 신호 천이의 발진 주기 T 또는 [수학식 8] 에 의해 결정되는데, 여기서 N 은 체인에서의 스테이지 개수이다. 인자 2 가 분모에 나타나는데, 그 이유는 천이가 링 오실레이터 주위를 2 회 통과하여 단일 발진 주기를 완성하여야 하기 때문이다. 3 개의 상이한 디바이스 및 프로세스 코너는, 게이트 지연에 대한 프로세스 조건 및 문턱 전압 (threshold voltage) 의 영향을 연구하기 위해서 동일한 회로로 구현되었다. 상이한 팬아웃 회로가 기본 파라미터를 측정하도록 설계된다.
도 8 은 링 오실레이터의 일 실시형태의 단순화된 기능 블록도이다. 제 1 부하뿐만 아니라 제 2 부하가 구현되어, 모든 스테이지는 특정 전기적 에포트 값을 갖게 된다. 제 2 부하가, 제 1 부하에 대한 유효 입력 캐패시턴스를 증가시키는 게이트-드레인 오버랩 캐패시턴스의 밀러 효과를 무효로 하는데 이용되고, 그에 따라 제 1 부하 게이트 스위치의 출력이 빨라진다는 것이 주목된다. 링 오 실레이터의 형상은 장방형이고, 이는 링 오실레이터에 대한 이상적인 형태인 원형과 상이하다.
B. 결합 논리 회로
실제 회로 설계에 있어서, 각종 논리 게이트는 함께 논리 기능을 구현하는데 이용된다. 결합 논리 모듈은, 개별 게이트 지연을 측정하는 것보다는 결합 논리의 전체 지연을 식별하도록 설계되었다. 2 개의 상이한 문턱 전압 및 프로세스 코너가 구현 및 시험되었다. 또한, 이들 모듈은 링 오실레이터이다. 링을 따라, 몇몇 논리 게이트는 이용 주파수의 순서로 균일하게 분산된다. "전하 공유 (charge sharing)" 문제점 및 기생 지연을 회피하기 위해서, 각 스테이지는 가장 안쪽의 입력을 따라 메인 신호를 전파하고, 그에 따라 미사용 NAND 입력이 HIGH 로 배선되고, 미사용 NOR 입력은 LOW 로 배선된다.
확산 캐패시턴스를 감소시키기 위해서, 다른 시험 회로는 다중-핑거 트랜지스터를 포함한다. 그러나, 이들 모듈은 하나의 핑거에 대한 활성 영역의 상이한 길이에 의해 상이한 크기의 트랜지스터를 실현한다.
최적 평균 지연을 제공하는 P:N 폭 비율은 동일한 상승 시간과 하강 시간을 제공하는 P:N 폭 비율의 제곱근이라는 것이 공지되어 있다. 그에 따라, 통상적인 CMOS 프로세스에 있어서, 이동도 비율
Figure 112008027173798-PCT00218
은 2 와 3 사이에 있다. 이러한 최적 P:N 비율이 게이트 지연 시간을 약간 개선하는 경우에도, 면적 및 전력 소비는 현저히 감소한다.
C. 인터커넥트 회로
전파 지연 및 그 작은 편차는 [수학식 9] 로 표현될 수 있는데, 여기서
Figure 112008027173798-PCT00219
,
Figure 112008027173798-PCT00220
및
Figure 112008027173798-PCT00221
은 각각 전체 집중 저항, 캐패시턴스 및 인덕턴스이다. 유도성 기생 인자는 이 장에서 무시된다. 이 가정은 이치에 맞을 수도 있는데, 그 이유는 나노미터 스케일에서의 작은 단면적으로 인해 와이어의 저항이 실질적으로 충분하고, 인가된 신호의 상승 시간과 하강 시간이 실제 신호 전파에서 충분히 느리기 때문이다. 매우 정확한 지연 추정을 위해, 인덕턴스의 영향이 추가로 고려될 필요가 있을 수도 있다. 이하, 지연 수학식 [수학식 9c] 는 2 개의 주요 기생 성분, 즉 캐패시턴스 및 저항을 갖는다. 그러나, 와이어를 따르는 전파 지연의 양호한 이해를 위해
Figure 112008027173798-PCT00222
및
Figure 112008027173798-PCT00223
을 특성화하는 방법을 알 필요가 있다. 와이어가 사실상 분산 시스템이기 때문에, 전파 지연에 대한 용량성 기생 인자의 영향으로부터 저항성 기생 인자의 영향을 "완전히" 분리하는 것은 힘들다. 저항-종속 지연부가 매우 작거나 무시해도 좋고, 캐패시턴스-종속 지연부가 전파 지연에서 우세한 경우에는, 작은 편차에 대한 지연 수학식은 [수학식 9d] 로 근사화될 수 있다. 일단 [수학식 9d] 에서의 지연의 저항-종속성
Figure 112008027173798-PCT00224
이 이용가능하면, [수학식 9c] 와 [수학식 9d] 를 비교함으로써, 지연의 캐패시턴스-종속성
Figure 112008027173798-PCT00225
을 측정할 수 있다. 유사하게, 캐패시턴스-종속 지연부가 매우 작거나 무시해도 좋고, 저항-종속 지연부가 우세한 경우에는, 작은 편차에 대한 지연 수학식은 [수학식 9e] 로 근사화될 수 있다. 일단 [수학식 9e] 에서의 지 연의 캐패시턴스-종속성
Figure 112008027173798-PCT00226
이 이용가능가능하면, [수학식 9c] 와 [수학식 9e] 를 비교함으로써, 지연의 저항-종속성
Figure 112008027173798-PCT00227
이 측정된다.
[수학식 9a]
Figure 112008027173798-PCT00228
[수학식 9b]
Figure 112008027173798-PCT00229
[수학식 9c]
Figure 112008027173798-PCT00230
을 무시함으로써,
Figure 112008027173798-PCT00231
[수학식 9d]
작은
Figure 112008027173798-PCT00232
및
Figure 112008027173798-PCT00233
에 대해,
Figure 112008027173798-PCT00234
=
Figure 112008027173798-PCT00235
[수학식 9e]
작은
Figure 112008027173798-PCT00236
및
Figure 112008027173798-PCT00237
에 대해,
Figure 112008027173798-PCT00238
=
Figure 112008027173798-PCT00239
인터커넥트 모듈은 지연에서 이들 기생 인자의 역할의 직관적 관점을 갖는 것으로 생각되었다. 와이어를 구동하는 게이트를 갖는 와이어를 따르는 전파 지연을 연구하기 위해서, 4 가지 상이한 타입의 시험 회로, 즉 부하-트랜지스터 인터커넥트 모듈, 빗-형상의 인터커넥트 모듈, 뱀-형상의 인터커넥트 모듈 및 직선 인터커넥트 모듈이 생각된다.
인터커넥트 모듈은 다음의 다양성, 즉 각각 짧은 와이어를 나타내는 100㎚, 1,000㎚ 및 2,000㎚, 중간-와이어 및 긴-와이어와 같은 상이한 와이어 길이; 높은-Vt, 정상-Vt 및 낮은-Vt 와 같은 상이한 디바이스 타입; 및 최소 설계 폭 및 공간 단위의 경우 1 (폭:공간 = 1:1), 경우 2 (폭:공간 = 1:2) 및 경우 3 (폭:공간 = 2:2) 와 같은 상이한 피치로 설계된다. 가로세로비, 유전체 재료 및 와이어와 상부/하부 재료 사이의 거리와 같은 다른 조건은 동일하다.
부하-트랜지스터 인터커넥트 모듈은 "상호접속" 부분에 부하 트랜지스터를 이용한다. 부하 트랜지스터가 특정 길이의 와이어의 게이트-캐패시턴스와 등가의 게이트-캐패시턴스의 특정값을 갖도록, 부하 트랜지스터가 스케일링될 수 있다. 최소-길이 트랜지스터의 게이트 캐패시턴스는 주어진 기술에서 공지되어 있다는 것이 주목된다. 그에 따라, 최소-길이 디바이스에 대한 부하 게이트의 크기 조절은 (공정하게) 정밀한 게이트-캐패시턴스를 실현할 수도 있다. 또한, p-타입 및 n-타입 부하 트랜지스터는, 가능한 한 많이 상승 천이와 하강 천이 중에 용량성 부하가 균형화되도록 크기 조절된다. 사실상, 신호는, 링 오실레이터를 따라 전파되는 경우에 불균형 (p-타입 및 n-타입) 용량성 부하에 의해 야기되는 작은 부정합을 상쇄할 것이다. 또한, 부하-트랜지스터 모듈에 이용되는 물리적 인터커넥트가 매우 짧기 때문에, 부하-트랜지스터 모듈이 정규 (직선) 와이어에 대해 등가의 용량성 부하만을 갖고, 저항성 부하를 갖지 않는다는 것이 가정될 수 있다. 그에 따라, 이 모듈은, 와이어의 특정 길이에 대하여 다른 시험 모듈에 대한 기 준으로서 이용된다. 저항성 기생 인자가 적절히 최소화되며 무시해도 좋다고 가정함으로써, 분석은 저항성 기생 인자로부터 용량성 기생 인자를 분리할 수 있다. (인터커넥트가 없는) 순수 게이트의 무한 체인인 링 오실레이터 모듈을 통한 전파 지연의 절대값이 분석될 수 있다. 링 오실레이터 모듈의 지연값과 부하-트랜지스터 인터커넥트 모듈의 지연값을 비교함으로써, [수학식 9c] 에서 지연의 캐패시턴스-종속성을 계산할 수 있다.
빗-형상의 인터커넥트 모듈은 2 가지 목적으로 설계되었다. 첫번째로, 대응하는 부하-트랜지스터 인터커넥트 모듈과의 비교에 의해 와이어에 의해 구현된 와이어 캐패시턴스를 계산할 수 있다. 두번째로, 어느 정도로, 전파 지연에 대한 저항성 영향으로부터 용량성 영향을 분리할 수 있다. 빗-형상의 인터커넥트 모듈은 빗-형상의 와이어로 용량성 부하를 구현한다. "상호접속" 부분은 2 개의 전력 라인 VDD 및 GND 에 의해 개재되어, 상호접속 부분을 차폐하고, 또한 상호접속 부분을 이웃과의 용량성 결합 면에서 열악한 상태로 한다. "상호접속" 부분의 폭 및 높이의 설계는, 가능한 한 많이 수행되어, 그 전체 캐패시턴스는 정규 (직선) 와이어의 기생 캐패시턴스와 일치하지만, 그 전체 캐패시턴스는 신호 경로를 따르는 매우 작은 지연 영향을 가질 수 있다. 즉, 빗-형상의 와이어를 따라 전파되는 신호는, 직선 와이어에 대해 등가의 용량성 부하를 경험하지만, 저항성 부하는 무시해도 좋다. 빗-형상의 인터커넥트 모듈의 지연값과 링 오실레이터 모듈의 지연값을 비교함으로써, [수학식 9c] 에서 지연의 캐패시턴스-종속성을 계산할 수 있다.
뱀-형상의 인터커넥트 모듈은 "상호접속" 부분을 위한 뱀-형상의 와이어를 포함한다. 또한, 이 와이어는 열악한 용량성 상태의 실현 및 차폐를 위해 2 개의 전력 라인에 의해 개재된다. 종종, 인터커넥트 와이어는 배치 및 라우팅 제약으로 인해 벤딩될 필요가 있다. 한편, 직선 인터커넥트 모듈은 정규 "직선" 라인을 갖는 "상호접속" 부분을 구현한다. 이론적으로, 2 개의 인터커넥트가 동일한 길이를 갖는 한, 와이어 저항 면에서 뱀-형상의 인터커넥트와 직선 인터커넥트 사이의 차이는 없다. 그러나, 벤딩 와이어의 에지는 와이어의 주어진 길이에 대해 직선보다 작은 와이어 캐패시턴스를 갖는다. 신호가 뱀-형상의 와이어를 따라 또한 직선 와이어를 따라 전파되는 경우, 신호는 내인성 기생 인자인 저항성 기생 인자와 용량성 기생 인자 모두를 경험할 것이라는 것은 명백하다. 시험 회로 모두의 전파 지연은 동시에 저항-종속성 및 캐패시턴스-종속성을 포함한다. 그에 따라, 이 지연과, 부하-트랜지스터 모듈의 지연과 빗-형상의 모듈의 지연의 합을 비교함으로써, 캐패시턴스 및/또는 저항 면에서 어떻게 전파 지연이 인터커넥트에 종속하는지를 계산할 수 있다. 또한, 실리콘 와이어의 벤딩 영향을 검사하는 것은 가치가 있다. 빗-형상의 모듈과 뱀-형상의 모듈 및/또는 직선 모듈 사이의 전파 지연의 차는 와이어의 기생 저항에 대한 지연 종속성의 식견을 제공할 것이다.
사실상, 단지 2 개의 방향, 즉 수평 또는 수직에서만 엘리먼트의 라우팅 및 배치를 허용하는 레이아웃 스타일 때문에, 이상적인 링 (또는 원형) 오실레이터의 실현에 대한 실질적인 제한이 존재한다. 그에 따라, 비정규 패턴이 링 오실레 이터의 설계시 거의 불가피할 수도 있다. 작업시 이러한 비정규성의 영향을 감소시키기 위해서, 이러한 비정규 패턴에 대한 주의 깊은 엔지니어링이 수행되었다. 특히, 직선 모듈의 설계에 있어서, 원형으로 모든 인터커넥트를 직접 접속시키는 것은 이치에 맞지 않을 것이다.
또다른 실시예에 있어서, 레이아웃은 지그재그 방향의 인터커넥트를 포함한다. 모든 "상호접속" 부분은 2 개의 연속 게이트들 사이의 공간을 공유한다. 역시, 2 개의 전력 라인 VDD 및 GND 은 대안적으로 신호 라인과 병렬로 구동된다. 파라미터
Figure 112008027173798-PCT00240
및
Figure 112008027173798-PCT00241
은 각각 신호 경로 (와이어 자체가 아님) 의 길이 및 게이트의 폭이다.
Figure 112008027173798-PCT00242
은 와이어 상의 접점들 사이의 거리에 의해 결정되고, 그에 따라 은
Figure 112008027173798-PCT00244
의 길이보다 상당히 길기 때문에, 이 지그재그-스타일 레이아웃은 심지어 부가적인 와이어 세그먼트를 갖도록 발명되었다.
게이트의 입력 포트와 출력 포트의 부정합부는 부가적인 와이어 세그먼트를 필요로 한다. 그 이유는, 출력으로부터 입력까지의 거리가 다음의 인터커넥트에서 출력으로부터 입력까지의 거리와 같지 않기 때문이다. 2 개의 신호 라인은 전력 라인을 "완전히" 공유하고, 와이어는 부가적인 세그먼트 및 신호 경로로 구성된다는 것이 주목된다. 즉, 신호 경로의 길이가 변경되는 경우, 부가적인 세그먼트의 길이는 동일한 양만큼 "부정적으로" 변경된다. 그에 따라, 대략 동일한 길이를 갖는 모든 신호 라인 및 전력 라인의 병치는, 신호 경로가 길이 부정합으로 인해 야기되는 기생 부하의 변화를 자기-보상하는 것을 가능하게 한다. 부가적인 세그먼트의 보상은 신호 경로를 따르는 전파 경로를 갖는 것을 필요로 한다. 부가적인 세그먼트의 길이는 이미 공지되어 있고, 그에 따라 부가적인 세그먼트에 의해 야기되는 부가적인 지연은 용이하게 계산될 수 있다. 시뮬레이션은, 최소 부가적인 세그먼트를 이용함으로써, 이 접근법이, 부가적인 와이어 세그먼트의 영향을 보상한 이후에 (모든 와이어가 완전히 동일한 길이를 갖는) 이상적인 링 오실레이터에 매우 근접한 결과를 전달한다는 것을 나타내었다.
D. 시험 칩
Ⅵ. 결과 및 검토
Figure 112008027173798-PCT00245
의 값은 제조 프로세스, 공급 전압 및 온도에 종속한다. 이상적으로, 게이트의 논리적 에포트는 프로세스 파라미터에 독립적이다. 실제, 속도 포화와 같은 영향은 논리적 에포트로 하여금 프로세스 및 동작 조건과 약간 상이하도록 한다. 유사하게, 기생 캐패시턴스 및 저항은 프로세스 및 환경과 상이하다. 이 기본 지연 단위
Figure 112008027173798-PCT00246
는, 인버터가 인버터 체인에서의 동일한 인버터를 구동하는 경우에 (즉, 전기적 에포트
Figure 112008027173798-PCT00247
가 1 인 경우에) 측정되었다. 논리적 에포트의 파라미터는 링 오실레이터의 주파수를 플롯함으로써 시험 칩으로부터 측정되었다. 상이한 팬아웃을 갖는 이들 링 오실레이터는 지연-대-전기적 에포트 관계 및 논리적 에포트와 기생 지연에 대해 데이터를 제공한다. 도 4 는 단일 논리 게이트의 유닛리스 지연과 그 전기적 에포트
Figure 112008027173798-PCT00248
사이의 관계를 그래픽으로 도시한 도면이다. 시험 칩은 배선 캐패시턴스 및 저항을 포함할 수도 있는데, 이들 다수는 시뮬레이션에서 무시되었다. 지연은 인버터에 대한 전기적 에포트의 함수로서 나타난다. 각 라인의 슬로프는 논리적 에포트
Figure 112008027173798-PCT00249
이고, y-축에서의 각 라인의 절편은 대응하는 게이트의 기생 지연
Figure 112008027173798-PCT00250
이다. 모든 인버터의 논리적 에포트는 대략 1.00 이다. 기생 지연은, 아마도 로컬 배선 캐패시턴스를 포함하여, 다소 높다. 보다 큰 셀이 다중-핑거 (또는 폴딩) 트랜지스터 및 보다 큰 트랜지스터-대-와이어 길이 비율을 이용하여, 보다 낮은 기생 인자를 획득할 수 있다고 예상되기 때문에, 보다 큰 셀의 기생 지연은 보다 낮다.
상승 및 하강 천이가 개별적으로 모델링되는 경우, 보다 정확한 지연 모델이 달성될 수도 있다. 이 분리된 고려는 다이내믹 로직 및 스큐 로직 (skewed logic) 과 같은 특별 로직 패밀리에 대해 취해져야 한다.
Figure 112008027173798-PCT00251
로, 또는 FO4 (Fanout-Of-4) 인버터 지연의 보다 광범위하게 인식되는 단위 (1 FO4 5) 로 회로의 지연을 표현함으로써, 제안된 지연 모델은, 보다 개선된 프로세스에서 어떻게 게이트 성능이 개선될 것인지를 예측할 수 있다.
Ⅶ. 결론
게이트 지연과 인터커넥트 지연의 조합으로서 지연을 추정하는 방법 및 장치가 설명되었는데, 여기서 와이어는 논리 게이트에 의해 구동된다. 인터커넥트 지연은 자극 신호의 슬로프에 크게 종속한다. 기생 인자 반향 및 저항 차폐 효과의 중요한 영향은, 특히 나노스케일 전자 회로 설계에서 인터커넥트 지연의 고려시 캡처될 필요가 있는데, 여기서 인터커넥트 지연은 게이트 지연에 비해 우세할 수도 있다.
지연 추정 방법 및 장치는, 분석적 및 정성적 분석을 이용하여 논리적 에포트의 개념의 효율적이지만 단순한 확장을 제공한다. 지연 추정 모델은 ±4% 내에서 실험 결과와 일치한다. 또한, 본 명세서에 설명된 지연 추정 방법 및 장치는, 상이한 트랜지스터의 크기뿐만 아니라 와이어 모두가 어떻게 회로 지연에 영향을 끼치는지에 대해 식견을 제공한다.
본 명세서에 이용된 바와 같이, 연결 또는 접속이라는 용어는 직접 연결 또는 접속뿐만 아니라 간접 연결 또는 접속을 의미하는데 이용된다. 2 개 이상의 블록, 모듈, 디바이스 또는 장치가 연결되어 있는 경우, 2 개의 연결된 블록들 사이에 하나 이상의 개재 블록이 존재할 수도 있다.
본 명세서에 개시된 실시형태와 관련하여 설명된 각종 예시적인 논리 블록, 모듈 및 회로는, 범용 프로세서, 디지털 신호 프로세서 (DSP), 축소 명령 집합 컴퓨터 (RISC) 프로세서, 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 나 다른 프로그래머블 논리 디바이스, 이산 게이트나 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 또한, 프로세서는, 예를 들어 DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성과 같은 컴퓨팅 디바이스의 조합 으로서 구현될 수도 있다.
본 명세서에 개시된 실시형태와 관련하여 설명된 방법, 프로세스 또는 알고리즘 단계는 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구체화될 수도 있다. 방법에서의 각종 단계 또는 동작은 설명된 순서로 수행될 수도 있고, 또는 또다른 순서로 수행될 수도 있다. 또한, 하나 이상의 프로세스 또는 방법 단계는 생략될 수도 있고, 또는 하나 이상의 프로세스 또는 방법 단계가 이들 방법 및 프로세스에 부가될 수도 있다. 부가적인 단계, 블록 또는 동작이 이들 방법 및 프로세스의 시작, 끝, 또는 개재 엘리먼트에 부가될 수도 있다.
개시된 실시형태의 전술한 설명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이러한 발명을 실시 또는 이용할 수 있도록 제공된다. 이들 실시형태에 대한 각종 변형은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하고, 본 명세서에 정의된 일반적인 법칙은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 기재된 실시형태에 제한되는 것으로 의도되는 것이 아니라, 본 명세서에 개시된 법칙 및 신규 특징과 부합하는 가장 넓은 범위를 따르는 것으로 의도된다.

Claims (22)

  1. 회로 지연을 추정하는 방법으로서,
    일 회로에 대응하는 디바이스 파라미터들을 수신하는 단계;
    상기 회로에서 각 스테이지의 전기적 에포트 (electrical effort) 를 결정하는 단계;
    초기 스테이지의 입력에서의 유효 팬아웃을 결정하는 단계;
    부분적으로 상기 초기 스테이지의 출력에서의 전기적 에포트에 기초하여, 게이트 지연을 결정하는 단계; 및
    상기 초기 스테이지 및 적어도 하나의 후속 스테이지의 전기적 에포트에 기초하여, 게이트 신호 천이 시간을 결정하는 단계를 포함하는, 회로 지연 추정 방법.
  2. 제 1 항에 있어서,
    다음의 스테이지에 대한 유효 팬아웃을 결정하는 단계;
    상기 다음의 스테이지에 대응하는 전기적 에포트를 결정하는 단계; 및
    부분적으로 상기 다음의 스테이지에 대응하는 상기 유효 팬아웃 및 상기 전기적 에포트에 기초하여, 상기 다음의 스테이지의 전파 지연을 결정하는 단계를 더 포함하는, 회로 지연 추정 방법.
  3. 제 1 항에 있어서,
    각 스테이지에 대한 전기적 에포트의 함수로서 게이트 천이 시간들을 결정하는 단계를 더 포함하는, 회로 지연 추정 방법.
  4. 제 1 항에 있어서,
    각 스테이지에 대한 전기적 에포트의 함수로서 게이트 지연을 결정하는 단계를 더 포함하는, 회로 지연 추정 방법.
  5. 제 1 항에 있어서,
    적어도 하나의 후속 스테이지의 지연 추정을 결정하는 단계; 및
    각각의 개별 스테이지에 대한 상기 지연 추정을 합산함으로써, 전체 회로 지연을 결정하는 단계를 더 포함하는, 회로 지연 추정 방법.
  6. 제 1 항에 있어서,
    상기 회로에서 각 스테이지의 전기적 에포트를 결정하는 단계는, 상기 회로의 인접 스테이지들에 대한 게이트 토폴로지들의 비율을 결정하는 단계를 포함하는, 회로 지연 추정 방법.
  7. 제 1 항에 있어서,
    상기 회로에서 각 스테이지의 전기적 에포트를 결정하는 단계는, 인터커넥트 연결 인접 스테이지들의 인터커넥트 회로 모델을 결정하는 단계를 포함하는, 회로 지연 추정 방법.
  8. 제 7 항에 있어서,
    상기 인터커넥트 회로 모델은 π-모델을 포함하는, 회로 지연 추정 방법.
  9. 회로 지연을 추정하는 방법으로서,
    게이트 지연을, 상기 게이트 및 상기 게이트에 연결된 적어도 하나의 부가적인 게이트의 전기적 에포트 (electrical effort) 에 기초하여 결정하는 단계; 및
    상기 게이트 및 상기 게이트에 연결된 적어도 하나의 부가적인 게이트의 상기 전기적 에포트에 기초하여, 신호 천이 시간을 결정하는 단계를 포함하는, 회로 지연 추정 방법.
  10. 제 9 항에 있어서,
    상기 게이트 지연을 상기 신호 천이 시간과 합산하는 단계를 더 포함하는, 회로 지연 추정 방법.
  11. 제 9 항에 있어서,
    상기 전기적 에포트는, 상기 회로의 인접 스테이지들에 대한 게이트 토폴로지들의 비율을 포함하는, 회로 지연 추정 방법.
  12. 제 9 항에 있어서,
    상기 전기적 에포트는, 인터커넥트 연결 인접 스테이지들의 인터커넥트 회로 모델의 유효 팬아웃을 포함하는, 회로 지연 추정 방법.
  13. 회로 지연을 추정하도록 구성된 장치로서,
    디바이스 파라미터들을 저장하도록 구성된 제 1 메모리;
    인터커넥트 파라미터들을 저장하도록 구성된 제 2 메모리;
    상기 제 1 메모리 및 상기 제 2 메모리에 연결되어, 회로의 각 디바이스에서의 전기적 에포트 (electrical effort) 를 결정하도록 구성된 전기적 에포트 모듈; 및
    부분적으로 상기 디바이스 파라미터들, 상기 인터커넥트 파라미터들 및 상기 각 디바이스에서의 전기적 에포트에 기초하여, 상기 회로 지연을 결정하도록 구성된 신호 천이 논리적 에포트 (Signal Transition Logical Effort: STLE) 모듈을 포함하는, 회로 지연 추정 장치.
  14. 제 13 항에 있어서,
    상기 제 1 메모리, 상기 제 2 메모리 및 상기 전기적 에포트 모듈에 연결되어, 상기 디바이스 파라미터들, 상기 인터커넥트 파라미터들 및 상기 전기적 에포트에 기초하여, 각 디바이스에서의 신호 천이 시간을 결정하도록 구성된 천이 시간 모듈을 더 포함하는, 회로 지연 추정 장치.
  15. 제 13 항에 있어서,
    상기 제 1 메모리, 상기 제 2 메모리 및 상기 전기적 에포트 모듈에 연결되어, 부분적으로 상기 디바이스 파라미터들 및 상기 전기적 에포트에 기초하여, 각 디바이스에 대한 게이트 지연을 결정하도록 구성된 천이 시간 모듈을 더 포함하는, 회로 지연 추정 장치.
  16. 제 13 항에 있어서,
    상기 STLE 모듈에 연결되어, 적어도 상기 STLE 모듈에 의해 결정된 전체 회로 지연을 출력하도록 구성된 출력 디바이스를 더 포함하는, 회로 지연 추정 장치.
  17. 제 13 항에 있어서,
    상기 전기적 에포트 모듈은, 부분적으로 상기 회로의 인접 스테이지들에 대한 게이트 토폴로지들의 비율에 기초하여 상기 전기적 에포트를 결정하는, 회로 지연 추정 장치.
  18. 제 13 항에 있어서,
    상기 전기적 에포트 모듈은, 부분적으로 상기 회로의 인터커넥트 연결 인접 스테이지들의 인터커넥트 회로 모델에 기초하여 상기 전기적 에포트를 결정하는, 회로 지연 추정 장치.
  19. 회로 지연을 추정하도록 구성된 장치로서,
    일 회로에 대응하는 디바이스 파라미터들을 저장하기 위한 수단;
    상기 회로에서 각 스테이지의 전기적 에포트 (electrical effort) 를 결정하기 위한 수단;
    초기 스테이지의 입력에서의 유효 팬아웃을 결정하기 위한 수단;
    부분적으로 상기 초기 스테이지의 출력에서의 전기적 에포트에 기초하여, 게이트 지연을 결정하기 위한 수단; 및
    상기 초기 스테이지 및 적어도 하나의 후속 스테이지의 전기적 에포트에 기초하여, 게이트 신호 천이 시간을 결정하기 위한 수단을 포함하는, 회로 지연 추정 장치.
  20. 제 19 항에 있어서,
    상기 디바이스 파라미터들을 저장하기 위한 수단은,
    회로 디바이스 파라미터들을 저장하기 위한 제 1 메모리; 및
    회로 인터커넥트 파라미터들을 저장하기 위한 제 2 메모리를 포함하는, 회로 지연 추정 장치.
  21. 제 19 항에 있어서,
    상기 전기적 에포트를 결정하기 위한 수단은, 부분적으로 인터커넥트 회로 모델 및 상기 회로의 각 스테이지의 출력에서의 팬아웃에 기초하여, 상기 회로의 각 스테이지에 대한 전기적 에포트를 결정하도록 구성되는, 회로 지연 추정 장치.
  22. 제 19 항에 있어서,
    상기 게이트 신호 천이 시간을 결정하기 위한 수단은, 부분적으로 현재의 회로 스테이지와 후속 스테이지 사이의 전기적 에포트의 차이에 기초하여, 상기 현재의 회로 스테이지의 상기 게이트 신호 천이 시간을 결정하는, 회로 지연 추정 장치.
KR1020087009156A 2005-09-16 2006-09-18 나노 기술에서 인터커넥트 에포트 방법의 탐구 KR100995782B1 (ko)

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