JP4334660B2 - ラッチアップ検証方法及び検証装置 - Google Patents
ラッチアップ検証方法及び検証装置 Download PDFInfo
- Publication number
- JP4334660B2 JP4334660B2 JP09801399A JP9801399A JP4334660B2 JP 4334660 B2 JP4334660 B2 JP 4334660B2 JP 09801399 A JP09801399 A JP 09801399A JP 9801399 A JP9801399 A JP 9801399A JP 4334660 B2 JP4334660 B2 JP 4334660B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oversize
- contact region
- latch
- verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトデータに対するラッチアップ検証方法及び検証装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化に伴い、ラッチアップを要因とする半導体集積回路の動作不良による問題が増大してきている。ＣＭＯＳ半導体集積回路は、微細化、高集積化が進むにつれて、寄生トランジスタが形成され、ＰＮＰバイポーラトランジスタあるいはＮＰＮバイポーラトランジスタのいずれかに何らかのきっかけで順方向のベース電流が流れるという現象が生じた場合、ＰＮＰおよびＮＰＮの両バイポーラトランジスタが共にオンし、正帰還状態となり電源供給を止めない限り、オン状態が終了しなくなるというラッチアップ現象が発生することが知られている。
【０００３】
その対策の一つとして、レイアウトデータによるラッチアップ検証方法が挙げられる。
【０００４】
従来、この種のラッチアップ検証方法は、少なくとも、ウエル領域抽出ステップとトランジスタ領域抽出ステップと基板コンタクト領域抽出ステップと、オーバーサイズ実行ステップと、ラッチアップ検証ステップを備えており、基板コンタクト領域とトランジスタ領域との距離を検証材料としていた。（特開平７−１３０９６５号公報）。
【０００５】
以下、従来のラッチアップ検証方法について説明する。
【０００６】
図１３は、従来のラッチアップ検証方法のフローチャートであり、入力レイアウトデータＤ１に基づいて、あらかじめ設定されているオーバーサイズ値にしたがって、基板コンタクト領域とトランジスタ領域との距離が、十分にラッチアップのおそれがないものであるか否かを検証し、ラッチアップ検証結果データＤ１２を得るようにしたものである。すなわち、ウエル領域を抽出するステップＳ１と、トランジスタ領域を抽出するステップＳ２と、基板コンタクト領域を抽出するステップＳ３と、プロセス毎に設定された値で基板コンタクト領域からの安全圏を描くいわゆるオーバーサイズ工程を実行するステップＳ１６と、トランジスタ領域が前記オーバーサイズ領域すなわち安全圏からはみだしていないかどうかを検証するラッチアップ検証ステップＳ７とから構成されている。
【０００７】
以上のように構成されたラッチアップ検証方法について、以下にその動作を詳細に説明する。
【０００８】
まず、入力レイアウトデータＤ１より、ステップＳ１にてウエル領域を抽出する。次に、入力レイアウトデータＤ１より、ステップＳ２にてトランジスタ領域を抽出する。その次に、入力レイアウトデータＤ１より、ステップＳ３にて基板コンタクト領域を抽出する。前記ステップＳ１と前記ステップＳ２と前記ステップＳ３により抽出されたデータから、プロセス毎に設定された一定の値をオーバーサイズデータとして用いて、基板コンタクト領域からの安全圏（オーバーサイズ領域）を描画し、ステップＳ１６によりオーバーサイズ工程を実行する。前記ステップＳ１６によりオーバーサイズ工程を実行された安全圏すなわち、オーバーサイズ工程によって拡大（オーバーサイズ）された基板コンタクト領域と前記ステップＳ２で抽出されたトランジスタ領域の論理演算を行なって、前記オーバーサイズ工程により設定された基板コンタクト領域のオーバーサイズ領域外に存在するトランジスタ領域を抽出するステップＳ７を実行することにより、ラッチアップ検証を実行する。前記ステップＳ７によりラッチアップ検証結果データＤ１２を得る。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来のラッチアップ検証方法では、オーバーサイズ値がプロセス毎に一定の値に設定されているため、精度の高いラッチアップ検証が出来ないという問題があった。
【００１０】
本発明は、前記従来の問題点を解決するもので、精度の高いラッチアップ検証方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は前記目的を達成するため、レイアウトデータに対するラッチアップ検証を行なう場合に、レイアウトデータよりウエル領域とトランジスタ領域と基板コンタクト領域を抽出した後、前記領域の抽出情報により、オーバーサイズ値を個々に設定して、基板コンタクト領域へのオーバーサイズ工程を実行することにより、オーバサイズ領域を設定し、トランジスタ領域がこのオーバサイズ領域に含まれているか否かを判断することにより、ラッチアップ検証を高精度に実行することが可能となる。
【００１２】
本発明のラッチアップ検証方法では、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域とを抽出し、これら各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するラッチアップ検証方法であって、オーバーサイズ値を格納するデータベースを作成する工程と、前記レイアウトデータから、ウエル領域を抽出する第１の抽出工程と、前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出工程と、前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出工程と、前記第１乃至第３の抽出工程より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造的条件または使用条件に基づいて、オーバーサイズ値データベースを参照してオーバーサイズ値を決定するオーバーサイズ決定工程と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する工程と、前記画定工程で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かによってラッチアップ検証を実行する工程とを含み、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とする。
また本発明のラッチアップ検証装置では、半導体基板上に形成され、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域との情報を抽出し、各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するように構成されたラッチアップ検証装置であって、オーバーサイズ値を格納するデータベースと、前記レイアウトデータから、ウエル領域を抽出する第１の抽出手段と、前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出手段と、前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出手段と、前記第１乃至第３の抽出手段より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、オーバーサイズ値を決定するように構成され、前記データベースを参照してオーバーサイズ値を決定する決定手段と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する画定手段と、前記画定手段で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かを判定することによりラッチアップ検証を実行する検証手段とを含み、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とする。
【００１３】
かかる構成によれば、サリサイド配線構造を備えた半導体装置において、ヴィアホールをもたない、前記基板コンタクト領域も、判定条件を変えて、判定対象に加えたことを特徴とする。すなわち、本発明者らは、サリサイド配線構造では、ヴィアホールをもたない、前記基板コンタクト領域も、ラッチアップ防止に大きく役立つことを発見し、この点に鑑みてなされたものである。またヴィアホールを形成しないコンタクト領域は、ヴィアホールを形成する場合に比べてきわめて小さな幅で形成することが可能であり、微細な領域に形成可能であることから、きわめて有効であり、このような“表面コンタクト領域”を導入するとともに、これを考慮して、ラッチアップ検証を行うことにより、より高精度でかつ占有面積の小さいコンタクト構造を得ることが可能となる。さらにまた、半導体基板上に形成される半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域の各抽出情報に基づいて、オーバーサイズ値を個々に設定するため、種々の条件を考慮して判断することができるため、高精度の検証が可能となる。すなわち、ラッチアップの危険性は、半導体基板の導電型および、キャリア濃度、コンタクト領域の大きさ、ウエルからの距離をはじめとする各領域の位置関係などの構造的条件と、電流能力（電気的特性）などの使用条件とに、大きく依存する。したがって、これらの条件を考慮してオーバーサイズ領域を設定することにより、ラッチアップ検証精度が大幅に向上する。
【００１４】
本発明の請求項２では、請求項1のラッチアップ検証方法において、 オーバーサイズ値を格納するデータベースを作成する工程と、前記レイアウトデータから、ウエル領域を抽出する第1の抽出工程と、前記レイアウトデータから、トランジスタ領域を抽出する第2の抽出工程と、前記レイアウトデータから、基板コンタクト領域を抽出する第3の抽出工程と、前記第1乃至第3の抽出工程より得られた前記抽出情報に基づいて、オーバーサイズ値データベースを参照してオーバーサイズ値を決定する決定工程と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する工程と（オーバサイズの実行）、前記画定工程で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かによってラッチアップ検証を実行する工程とを含むことを特徴とする。
【００１５】
上記構成によれば、オーバーサイズ値をデータベースに格納しておき、ウェル領域、トランジスタ領域および基板コンタクト領域の抽出情報に基づき、オーバーサイズ値データベースを参照してオーバーサイズ値を決定しているため、請求項1と同様きわめて高精度のラッチアップ検証が可能となる。
【００１６】
本発明の請求項３では、請求項２記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記半導体集積回路の各トランジスタ領域の構造的条件または使用条件に基づいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００１７】
上記構成によれば、オーバーサイズ値は、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、決定されるため、より高精度のラッチアップ検証が可能となる。
【００１８】
本発明の請求項４では、請求項3に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００１９】
本発明の請求項５では、請求項４に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記ウエル領域と前記トランジスタ領域の距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２０】
本発明の請求項６では、請求項４に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記ウエル領域と前記基板コンタクト領域との距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２１】
かかる構成によれば、前記オーバーサイズ決定工程は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定しているため、より高精度のラッチアップ検証を行うことが可能となる。たとえばウェル端縁との距離が小さいほど、ラッチアップは発生しにくくなるため、オーバサイズ値は大きくすることができるなど、位置関係によってラッチアップの発生状況は大きく異なり、これを考慮することにより、より高精度のラッチアップ検証を行うことが可能となる。
【００２２】
本発明の請求項７では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、トランジスタ領域の大きさを考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２３】
かかる構成によれば、トランジスタ領域の大きさを考慮して、トランジスタ領域のオーバーサイズ値を決定するようにしているため、より高精度のラッチアップ検証を行うことが可能となる。トランジスタ領域は大きいほど、オーバサイズ値を大きくすることが必要であり、これを考慮することにより、より高精度のラッチアップ検証が可能となる。
【００２４】
本発明の請求項８では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２５】
かかる構成によれば、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するようにしているため、より高精度のラッチアップ検証を行うことが可能となる。ゲート幅が大きいほど、より大きな電流を流すことができ、ラッチアップは生じにくくなる。したがってゲート幅が大きいほど、トランジスタ領域のオーバーサイズ値は小さくすればよい。またゲート長が大きいほどチャネル抵抗が大きくなり、ラッチアップは生じやすくなる。したがってゲート長が大きいほど、トランジスタ領域のオーバーサイズ値は大きくする必要がある。このように、ゲート幅、ゲート長を考慮することにより、より高精度のラッチアップ検証が可能となる。一方、基板コンタクト領域のオーバーサイズ値で調整する場合は、ゲート幅が大きいほど、基板コンタクト領域のオーバーサイズ値は大きくする必要があるというように逆になる。ただし、トランジスタ領域のオーバサイズ値を調整するほうが、工程が簡単であるが、必要に応じて基板コンタクト領域のオーバサイズ値で調整するようにしてもよい。
【００２６】
本発明の請求項９では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記半導体集積回路の各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２７】
かかる構成によれば、前記オーバーサイズ決定工程は、各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成しており、より大きな電流を流すことができる場合には、ラッチアップ現象が生じにくくなる。従って、トランジスタ領域のオーバサイズ値を小さくするか、基板コンタクト領域のオーバーサイズ値を大きくするようにすればよい。かかる条件を考慮することにより、より高精度のラッチアップ検証が可能となる。
【００２８】
本発明の請求項１０では、請求項３に記載のラッチアップ検証方法において、前記半導体集積回路は、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなり、前記オーバーサイズ決定工程は、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、オーバーサイズ値を縮小するように構成されていることを特徴とする。
【００２９】
かかる構成によれば、サリサイド配線構造を備えた半導体装置において、ヴィアホールをもたない、前記基板コンタクト領域も、判定条件を変えて、判定対象に加えたことを特徴とする。すなわち、本発明者らは、サリサイド配線構造では、ヴィアホールをもたない、前記基板コンタクト領域も、ラッチアップ防止に大きく役立つことを発見し、この点に鑑みてなされたものである。またヴィアホールを形成しないコンタクト領域は、ヴィアホールを形成する場合に比べてきわめて小さな幅で形成することが可能であり、微細な領域に形成可能であることから、きわめて有効であり、このような“表面コンタクト領域”を導入するとともに、これを考慮して、ラッチアップ検証を行うことにより、より高精度でかつ占有面積の小さいコンタクト構造を得ることが可能となる。
【００３０】
本発明の請求項１１では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数で構成されており、前記関数によりオーバーサイズ値を決定することを特徴とする。
【００３１】
本発明の請求項１２では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性からなるパラメータを含む表で構成されており、前記表によりオーバーサイズ値を決定することを特徴とする。
【００３２】
かかる構成によれば、オーバーサイズ値データベースを、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数あるいは表で構成しており、この関数によりきわめて容易にオーバーサイズ値を決定することが可能となる。
【００３３】
本発明の請求項１３では、請求項１または請求項２記載のラッチアップ検証方法において、前記オーバーサイズ値が水平方向と垂直方向で異なることを特徴とする。
【００３４】
本発明の請求項１４では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値が水平方向における左右または垂直方向における上下で異なるオーバーサイズ値であることを特徴とする。
【００３５】
かかる構成によれば、前記オーバーサイズ値が水平方向と垂直方向、あるいは水平右方向と水平左方向と垂直上方向と垂直下方向で異なるように設定している。すなわち、たとえばトランジスタ領域の、チャネル幅方向と、チャネル長方向とでは、安全圏が異なり、チャネル長方向のほうがチャネル幅方向に比べて、オーバサイズ値は小さい。このように方向を考慮して、オーバサイズ値を決定することにより、より高精度のラッチアップ検証が可能となる。
【００３６】
本発明の請求項１５のラッチアップ検証装置では、半導体基板上に形成される半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域の各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するように構成されたことを特徴とする。
【００３７】
本発明の請求項１６では、請求項15に記載のラッチアップ検証装置において、オーバーサイズ値を格納するデータベースと、前記レイアウトデータから、ウエル領域を抽出する第1の抽出手段と、前記レイアウトデータから、トランジスタ領域を抽出する第2の抽出手段と、前記レイアウトデータから、基板コンタクト領域を抽出する第3の抽出手段と、前記第1乃至第3の抽出手段より得られた前記抽出情報に基づいて、前記データベースを参照してオーバーサイズ値を決定する決定手段と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する画定手段と、前記画定手段で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かを判定することによりラッチアップ検証を実行する検証手段とを含むことを特徴とする。
【００３８】
本発明の請求項１７では、請求項１６記載のラッチアップ検証装置において、前記決定手段は、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００３９】
本発明の請求項１８では、請求項１７に記載のラッチアップ検証装置において、前記決定手段は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４０】
本発明の請求項１９では、 請求項１８に記載のラッチアップ検証装置において、前記決定手段は、前記ウエル領域と前記トランジスタ領域の距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４１】
本発明の請求項２０では、請求項１８に記載のラッチアップ検証装置において、前記決定手段は、前記ウエル領域と前記基板コンタクト領域との距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４２】
本発明の請求項２１では、請求項１７に記載のラッチアップ検証装置において、前記決定手段は、トランジスタ領域の大きさを考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４３】
本発明の請求項２２では、請求項１６に記載のラッチアップ検証装置において、前記決定手段は、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４４】
本発明の請求項２３では、請求項１６に記載のラッチアップ検証装置において、前記決定手段は、前記半導体集積回路の各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４５】
本発明の請求項２４では、請求項１５または請求項１６記載のラッチアップ検証装置において、前記データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数で構成されており、前記関数によりオーバーサイズ値を決定することを特徴とする。
【００４６】
本発明の請求項２５では、請求項１５または請求項１６記載のラッチアップ検証装置において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性からなるパラメータを含む表で構成されており、前記表によりオーバーサイズ値を決定することを特徴とする。
【００４７】
このようなラッチアップ検証装置では、高精度のラッチアップ検証を行うことが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明の一実施形態について、図１から図３を用いて説明する。
【００４９】
図１は、本実施形態におけるラッチアップ検証方法のフローチャートを示す図である。 図１の入力レイアウトデータＤ１は、図２にレイアウトデータ図を示すように、ウエル境界１、ソース側トランジスタ領域２、ドレイン側トランジスタ領域３、基板コンタクト領域４、５などの位置、大きさ、導電型、キャリア濃度などが、含まれている。また、図３は、オーバーサイズ領域画定工程により、基板コンタクト領域４を拡大したオーバーサイズ基板コンタクト領域６、基板コンタクト領域５を拡大したオーバーサイズ基板コンタクト領域７が得られ、これらの領域に含まれないトランジスタ領域を、ラッチアップ検証実行によりエラートランジスタ領域８として検証するものである。
【００５０】
まず、ステップＳ１により、前記入力レイアウトデータＤ１からウエル領域を抽出する。前記ステップＳ１により、ウエル境界１が抽出される。
【００５１】
次に、ステップＳ２により、前記入力レイアウトデータＤ１からトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域２とドレイン側トランジスタ領域３が抽出される。
【００５２】
さらにその次に、ステップＳ３により、前記入力レイアウトデータＤ１から基板コンタクト領域４と基板コンタクト領域５を抽出する。
【００５３】
ステップＳ４では、前記ステップＳ１と前記ステップＳ２と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。前記ステップＳ４により、基板コンタクト領域４はウエル境界１から近い基板コンタクト領域、基板コンタクト領域５はウエル境界１から遠い基板コンタクト領域と判定する。ここではあるしきい値を境として近い基板コンタクト領域と遠い基板コンタクト領域との2つに分類する。
【００５４】
次に、ステップＳ５により、基板コンタクト領域４のオーバーサイズ値をＲ１、基板コンタクト領域５のオーバーサイズ値をＲ２に決定する。（R1>R2）
前記ステップＳ５にて決定されたオーバーサイズ値にて、ステップＳ６にて、オーバサイズ領域画定を画定する（以下“オーバーサイズを実行する”とする）。前記ステップＳ６の実行結果を表す概念図が、図３のレイアウトデータの図である。
【００５５】
次にステップＳ７により、ラッチアップ検証を行なう。オーバーサイズ実行後の基板コンタクト領域６とオーバーサイズ実行後の基板コンタクト領域７とソース側トランジスタ領域２とドレイン側トランジスタ領域３と論理演算を行なうことにより、オーバーサイズ実行後の基板コンタクト領域６とオーバーサイズ実行後の基板コンタクト領域７の領域外に存在するエラートランジスタ領域８を、ラッチアップ検証データＤ２として出力する。
【００５６】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、ウェル領域境界１から近い基板コンタクト領域のほうが遠い基板コンタクト領域に比べてオーバーサイズ値を大きく設定するなど、オーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００５７】
以下、本発明の第２の実施形態について、図４から図６を用いて説明する。
【００５８】
図４の入力レイアウトデータＤ３にあたるものは、図５のレイアウトデータの図である。図５の１１はウエル境界、１２はソース側トランジスタ領域、１３はドレイン側トランジスタ領域、１４はソース側トランジスタ領域、１５はドレイン側トランジスタ領域、１６は基板コンタクト領域である。また、図６の１７はソース側トランジスタ領域１２とドレイン側トランジスタ領域１３をオーバーサイズ工程実行後のオーバーサイズトランジスタ領域、１８は基板コンタクト領域１６をオーバーサイズ工程実行後の基板コンタクト領域、１９はラッチアップ検証実行後のエラートランジスタ領域である。
【００５９】
まず、ステップＳ１により、前記入力レイアウトデータＤ３のウエル領域を抽出する。前記ステップＳ１により、ウエル境界１１が抽出できる。
【００６０】
次に、ステップＳ２により、前記入力レイアウトデータＤ３のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３とソース側トランジスタ領域１４とドレイン側トランジスタ領域１５とが抽出できる。
【００６１】
その次に、ステップＳ３により、前記入力レイアウトデータＤ３の基板コンタクト領域１６を抽出する。
【００６２】
ステップＳ４１では、前記ステップＳ２にて得られた抽出情報から、トランジスタ領域の大きさを判定する。前記ステップＳ４１により、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３は、大きなトランジスタ領域であると判定する。ここではあるしきい値を境として大きいトランジスタ領域と小さいトランジスタ領域との2つに分類する。（トランジスタサイズによる判定）
次に、ステップＳ４２では、前記ステップＳ１と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。前記ステップＳ４２により、基板コンタクト領域１６はウエル境界１１から近い基板コンタクト領域と判定する。
【００６３】
ステップＳ５１では、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３のオーバーサイズ値をトランジスタサイズの大きい領域用としてＲ３と決定する。
【００６４】
次に、ステップＳ５２では、基板コンタクト領域１６がウエル境界１１から近い基板コンタクト領域であるとして、オーバーサイズ値をＲ１（R３＜R1）に決定する。
【００６５】
前記ステップＳ５１および前記ステップＳ５２にて決定されたオーバーサイズ値にて、ステップＳ６にて、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３と基板コンタクト領域１６のオーバーサイズ工程を実行し、オーバーサイズ領域を画定する。前記ステップＳ６の実行結果を表す概念図が、図６のレイアウトデータの図である。
【００６６】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域１４とドレイン側トランジスタ領域１５とオーバーサイズ工程実行後のトランジスタ領域１７とオーバーサイズ工程実行後の基板コンタクト領域１８と論理演算を行なうことにより、前記オーバーサイズ工程実行後の基板コンタクト領域１８の領域外に存在するエラートランジスタ領域１９を、ラッチアップ検証データＤ４に出力する。
【００６７】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、トランジスタ領域の大きさと、ウェル端縁からの距離に応じてオーバーサイズ値を個々に設定して、オーバーサイズ工程を実行しているため、ラッチアップ検証を高精度に実行することが可能となる。
【００６８】
以下、本発明の第３の実施形態について、図７から図９を用いて説明する。
【００６９】
図７の入力レイアウトデータＤ５にあたるものは、図８のレイアウトデータの図である。図８の２１はウエル境界、２２はソース側トランジスタ領域、２３はドレイン側トランジスタ領域、２４はソース側トランジスタ領域、２５はドレイン側トランジスタ領域、２６は基板コンタクト領域である。また、図９の２７はソース側トランジスタ領域２２とドレイン側トランジスタ領域２３をオーバーサイズ工程実行後のトランジスタ領域、２８は基板コンタクト領域２６をオーバーサイズ工程実行後の基板コンタクト領域、２９はラッチアップ検証実行後のエラートランジスタ領域である。
【００７０】
まず、ステップＳ１により、前記入力レイアウトデータＤ５のウエル領域を抽出する。前記ステップＳ１により、ウエル境界２１が抽出できる。
【００７１】
次に、ステップＳ２により、前記入力レイアウトデータＤ５のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３とソース側トランジスタ領域２４とドレイン側トランジスタ領域２５とが抽出できる。
【００７２】
その次に、ステップＳ３により、前記入力レイアウトデータＤ５の基板コンタクト領域２６を抽出する。
【００７３】
ステップＳ４３では、前記ステップＳ１と前記ステップＳ２にて得られた抽出情報から、トランジスタ領域の位置関係を判定する。ここではあるしきい値を境としてウエル領域２１から遠いトランジスタ領域と近いトランジスタ領域との2つに分類する。（ウェル領域からの距離による判定）前記ステップＳ４３により、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３は、ウエル領域２１から遠いトランジスタ領域と判定する。
【００７４】
次に、第２の実施形態と同じステップＳ４２では、前記ステップＳ１と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。ここではあるしきい値を境としてウエル境界２１から近い基板コンタクト領域と遠い基板コンタクト領域との2つに分類する。（コンタクト位置による判定）前記ステップＳ４２により、基板コンタクト領域２６はウエル境界２１から近い基板コンタクト領域と判定する。
【００７５】
ステップＳ５３では、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３のオーバーサイズ値をＲ４と決定する。
【００７６】
次に、第２の実施形態と同じステップＳ５２では、基板コンタクト領域２６のオーバーサイズ値をＲ１に決定する。
【００７７】
前記ステップＳ５３および前記ステップＳ５２にて決定されたオーバーサイズ値にて、ステップＳ６にて、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３と基板コンタクト領域２６のオーバーサイズ工程を実行する。前記ステップＳ６の実行結果を表す概念図が、図９のレイアウトデータの図である。
【００７８】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３とオーバーサイズ工程実行後のトランジスタ領域２７とオーバーサイズ工程実行後の基板コンタクト領域２８と論理演算を行なうことにより、前記オーバーサイズ工程実行後の基板コンタクト領域２８の領域外に存在するエラートランジスタ領域２９を、ラッチアップ検証データＤ６に出力する。
【００７９】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、トランジスタ領域および基板コンタクト領域のウェル領域からの距離を考慮して、オーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００８０】
以下、本発明の第４の実施形態について、図１０から図１２を用いて説明する。
【００８１】
図１０の入力レイアウトデータＤ７にあたるものは、図１１のレイアウトデータの図である。図１１の入力データは、サリサイド構造を備えたプロセスで設計されたデータである。図１１の３１はウエル境界、３２はソース側トランジスタ領域、３３はドレイン側トランジスタ領域、３４はコンタクトを備えていない表面コンタクト領域、３５はコンタクトを備えているヴィアホール含有コンタクト領域である。
【００８２】
また、図１２の３６はコンタクトを備えていない基板コンタクト領域３４をオーバーサイズ工程実行後のオーバーサイズ表面コンタクト領域、３７はオーバーサイズ工程実行後のオーバーサイズコンタクト含有コンタクト領域である。
【００８３】
まず、ステップＳ１により、前記入力レイアウトデータＤ７のウエル領域を抽出する。前記ステップＳ１により、ウエル境界３１が抽出できる。
【００８４】
次に、ステップＳ２により、前記入力レイアウトデータＤ７のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域３２とドレイン側トランジスタ領域３３とが抽出できる。
【００８５】
その次に、ステップＳ３１により、前記入力レイアウトデータＤ７より、サリサイド構造を考慮してコンタクトを備えていない表面コンタクト領域３４とコンタクトを備えているヴィアホール含有コンタクト領域３５を抽出する。
【００８６】
第１の実施形態と同じステップＳ４では、前記ステップＳ１と前記ステップＳ２と前記ステップＳ３１にて得られた抽出情報から、個々の位置関係を判定する。ここではあるしきい値よりもウエル境界３１からの距離が大きいか小さいかによって判断する。前記ステップＳ４により、表面コンタクト領域３４はウエル境界３１から近くかつコンタクトを備えていない基板コンタクト領域、コンタクトを備えている基板コンタクト領域３５はウエル境界３１から遠くかつコンタクトを備えているヴィアホール含有コンタクト領域と判定する。
【００８７】
次に、ステップＳ５により、コンタクトを備えていない表面コンタクト３４のオーバーサイズ値をＲ５、コンタクトを備えているヴィアホール含有基板コンタクト領域５のオーバーサイズ値をＲ６に決定する。ここではR5>R6である。
【００８８】
前記ステップＳ５にて決定されたオーバーサイズ値にて、ステップＳ６１にて、サリサイド構造を考慮したオーバーサイズ工程を実行する。前記ステップＳ６１の実行結果を表す概念図が、図１２のレイアウトデータの図である。
【００８９】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域３２とドレイン側トランジスタ領域３３とオーバーサイズ工程実行後の、オーバーサイズ表面コンタクト領域３６とオーバーサイズヴィアホール含有コンタクト領域３７と論理演算を行なうことにより、前記オーバーサイズ表面コンタクト領域３６と前記オーバーサイズヴィアホール含有コンタクト領域３７の領域外に存在するエラートランジスタ領域を／ラッチアップ検証データＤ８に出力する。
【００９０】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、コンタクトの位置およびヴィアホールを含有しているか否かによってオーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００９１】
なお、前記実施形態において、トランジスタ領域をＰＭＯＳトランジスタ、基板コンタクト領域をＮ型拡散領域としたが、それぞれ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタ、Ｎ型拡散領域をＰ型拡散領域としてもよい。
【００９２】
なお、第１の実施形態において、ステップＳ５のオーバーサイズ値データベースと、第２の実施形態において、ステップＳ５１とステップＳ５２のオーバーサイズ値データベースと、第３の実施形態において、ステップＳ５２とステップＳ５３のオーバーサイズ値データベースと、第４の実施形態において、ステップＳ５のオーバーサイズ値データベースをディジタル表示による表形式としたが、アナログ表示による関数を使用して、オーバーサイズ値を決定するステップとしてもよい。
【００９３】
また、前記実施形態では、オーバーサイズ値が、水平方向と垂直方向で同一であったが、水平方向と垂直方向で異なるオーバーサイズ値であってもよい。
【００９４】
また、前記実施形態では、判定結果を２段階に分けたが、判定結果を3段階以上に増やすようにしてもよく、これによりより高精度の判定結果が得られることは言うまでもない。
【００９５】
なお、第１の実施形態における、ステップＳ５のオーバーサイズ値データベースと、第２の実施形態における、ステップＳ５１とステップＳ５２のオーバーサイズ値データベースと、第３の実施形態における、ステップＳ５２とステップＳ５３のオーバーサイズ値データベースと、第４の実施形態における、ステップＳ５のオーバーサイズ値データベースとはいずれもディジタル表示による表形式としたが、アナログ表示による関数を使用して、オーバーサイズ値を決定するステップとしてもよい。
【００９６】
次に本発明の第5の実施形態として、図1４に示すように、判定結果を多数段にするとともに、ウェル境界５１を境にN型ウェル領域内に形成されるP＋トランジスタ領域５８、P型基板表面に形成されるN＋トランジスタ領域59との両方について、N型基板コンタクト領域５３、５４とP型基板コンタクト領域５６、５７とにたいし、それぞれウェル境界51からの距離、導電型、各トランジスタ領域の水平方向であるか、垂直方向であるかなどを考慮して個々にオーバーサイズ値を決定している。図中一例として具体的な数値を示している。矢印の外側を囲む領域がオーバーサイズ領域である。
【００９７】
前記実施例では、個々の領域について考察したが、次に本発明の第６及び第7の実施形態として、DRAMなどにおける多数列のトランジスタアレイを配列した構造について説明する。図１５は第6の実施形態のレイアウトデータを示す図である。図１５において４１はウエル境界、４２は基板コンタクト領域、４３はソース側トランジスタ領域、４４はドレイン側トランジスタ領域である。ここで基板コンタクト領域４２は1.8μｍピッチでトランジスタ2個あたり１つづつ設けられている。また、図１６は第7の実施形態のレイアウトデータを示す図であり、ここで基板コンタクト領域４２は５.４μｍピッチでトランジスタ６個あたり１つづつ設けられている。
【００９８】
コンタクトピッチと耐圧との関係を実際に測定した結果を図1７に示す。横軸はピッチ縦軸は任意値である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにオーバサイズ値を決定すればよいことがわかる。この図から基板コンタクトピッチは9トランジスタまで有効であることがわかる。 また図１８は基板コンタクトピッチは一定（6トランジスタ）にし、トランジスタ領域の幅を変化させた場合について、幅と耐圧との関係を実際に測定した結果である。横軸はトランジスタ幅（上段WPはP型トランジスタ領域の場合、下段WNはN型トランジスタ領域の場合）である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにトランジスタ幅ごとにオーバサイズ値を決定すればよいことがわかる。
【００９９】
なお、第４の実施形態において、サリサイド構造を考慮したが、サリサイド構造を備えるレイアウトデータにおいて、第１の実施形態及び第２の実施形態及び第３の実施形態にてサリサイド構造を考慮した場合にも、より高精度の判定結果が得られることは言うまでもない。
ヴィアホールの有無と耐圧との関係を測定した結果を図19および図20に示す。図中に白抜きはヴィアホールなしコンタクト領域すなわち、表面コンタクト領域の場合、黒塗り部分はヴィアホールあり、コンタクト領域すなわち、ヴィアホール含有コンタクト領域の場合についての耐圧を測定した結果である。
【０１００】
図１９及び図２０はコンタクトピッチとしこれと耐圧との関係を実際に測定した結果を示す図である。横軸はピッチ縦軸は任意値である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにオーバサイズ値を決定すればよい。図１９はVDD3端子の場合、図２０はVDD端子の場合である。これらの結果からヴィアホールの有無、基板コンタクトピッチに差はなくすべて規格値Rf以上であり、十分な耐圧を示していることがわかる。
【０１０１】
【発明の効果】
以上のように本発明は、レイアウトデータに対するラッチアップ検証を行なう場合に、レイアウトデータよりウエル領域とトランジスタ領域と基板コンタクト領域を抽出した後、前記領域の構造的条件あるいは使用条件により、オーバーサイズ値を個々に設定して、オーバーサイズ工程を実行することにより、ラッチアップ検証を高精度に実行することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図２】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図３】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図４】本発明の第２の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図５】本発明の第２の実施形態の説明に使用したレイアウトデータの図
【図６】本発明の第２の実施形態の説明に使用したレイアウトデータの図
【図７】本発明の第３の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図８】本発明の第３の実施形態の説明に使用したレイアウトデータの図
【図９】本発明の第３の実施形態の説明に使用したレイアウトデータの図
【図１０】本発明の第４の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図１１】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図１２】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図１３】従来のラッチアップ検証方法のフローチャートを示す図
【図１４】本発明の第５の実施形態の説明に使用したレイアウトデータの図
【図１５】本発明の第６の実施形態を示す図
【図１６】本発明の第７の実施形態の説明に使用したレイアウトデータの図
【図１７】コンタクトピッチと耐圧との関係を測定した結果を示す図
【図１８】トランジスタ幅と耐圧との関係を測定した結果を示す図
【図１９】コンタクト領域におけるヴィアホールの有無と耐圧との関係を測定した結果を示す図（VDD3端子の場合）
【図２０】コンタクト領域におけるヴィアホールの有無と耐圧との関係を測定した結果を示す図（VDD端子の場合）
【符合の説明】
１ ウエル境界
２ ソース側トランジスタ領域
３ ドレイン側トランジスタ領域
４ 基板コンタクト領域
５ 基板コンタクト領域
６ オーバーサイズ基板コンタクト領域
７ オーバーサイズ基板コンタクト領域
８ エラートランジスタ領域
１１ ウエル境界
１２ ソース側トランジスタ領域
１３ ドレイン側トランジスタ領域
１４ ソース側トランジスタ領域
１５ ドレイン側トランジスタ領域
１６ 基板コンタクト領域
１７ オーバーサイズトランジスタ領域
１８ オーバーサイズ基板コンタクト領域
１９ エラートランジスタ領域
２１ ウエル境界
２２ ソース側トランジスタ領域
２３ ドレイン側トランジスタ領域
２４ ソース側トランジスタ領域
２５ ドレイン側トランジスタ領域
２６ 基板コンタクト領域
２７ オーバーサイズトランジスタ領域
２８ オーバーサイズ基板コンタクト領域
２９ エラートランジスタ領域
３１ ウエル境界
３２ ソース側トランジスタ領域
３３ ドレイン側トランジスタ領域
３４ 表面コンタクト領域（コンタクトを備えていない基板コンタクト領域）
３５ ヴィアホール含有コンタクト領域（コンタクトを備えている基板コンタクト領域）
３６ オーバーサイズ表面コンタクト領域
３７ オーバーサイズヴィアホール含有コンタクト領域コンタクト領域
４１ ウエル境界
４２ 基板コンタクト領域
４３ ソース側トランジスタ領域
４４ ドレイン側トランジスタ領域
５１ ウエル境界
５２、５３、５４ 基板コンタクト領域
５５、５６、５７ 基板コンタクト領域
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトデータに対するラッチアップ検証方法及び検証装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化に伴い、ラッチアップを要因とする半導体集積回路の動作不良による問題が増大してきている。ＣＭＯＳ半導体集積回路は、微細化、高集積化が進むにつれて、寄生トランジスタが形成され、ＰＮＰバイポーラトランジスタあるいはＮＰＮバイポーラトランジスタのいずれかに何らかのきっかけで順方向のベース電流が流れるという現象が生じた場合、ＰＮＰおよびＮＰＮの両バイポーラトランジスタが共にオンし、正帰還状態となり電源供給を止めない限り、オン状態が終了しなくなるというラッチアップ現象が発生することが知られている。
【０００３】
その対策の一つとして、レイアウトデータによるラッチアップ検証方法が挙げられる。
【０００４】
従来、この種のラッチアップ検証方法は、少なくとも、ウエル領域抽出ステップとトランジスタ領域抽出ステップと基板コンタクト領域抽出ステップと、オーバーサイズ実行ステップと、ラッチアップ検証ステップを備えており、基板コンタクト領域とトランジスタ領域との距離を検証材料としていた。（特開平７−１３０９６５号公報）。
【０００５】
以下、従来のラッチアップ検証方法について説明する。
【０００６】
図１３は、従来のラッチアップ検証方法のフローチャートであり、入力レイアウトデータＤ１に基づいて、あらかじめ設定されているオーバーサイズ値にしたがって、基板コンタクト領域とトランジスタ領域との距離が、十分にラッチアップのおそれがないものであるか否かを検証し、ラッチアップ検証結果データＤ１２を得るようにしたものである。すなわち、ウエル領域を抽出するステップＳ１と、トランジスタ領域を抽出するステップＳ２と、基板コンタクト領域を抽出するステップＳ３と、プロセス毎に設定された値で基板コンタクト領域からの安全圏を描くいわゆるオーバーサイズ工程を実行するステップＳ１６と、トランジスタ領域が前記オーバーサイズ領域すなわち安全圏からはみだしていないかどうかを検証するラッチアップ検証ステップＳ７とから構成されている。
【０００７】
以上のように構成されたラッチアップ検証方法について、以下にその動作を詳細に説明する。
【０００８】
まず、入力レイアウトデータＤ１より、ステップＳ１にてウエル領域を抽出する。次に、入力レイアウトデータＤ１より、ステップＳ２にてトランジスタ領域を抽出する。その次に、入力レイアウトデータＤ１より、ステップＳ３にて基板コンタクト領域を抽出する。前記ステップＳ１と前記ステップＳ２と前記ステップＳ３により抽出されたデータから、プロセス毎に設定された一定の値をオーバーサイズデータとして用いて、基板コンタクト領域からの安全圏（オーバーサイズ領域）を描画し、ステップＳ１６によりオーバーサイズ工程を実行する。前記ステップＳ１６によりオーバーサイズ工程を実行された安全圏すなわち、オーバーサイズ工程によって拡大（オーバーサイズ）された基板コンタクト領域と前記ステップＳ２で抽出されたトランジスタ領域の論理演算を行なって、前記オーバーサイズ工程により設定された基板コンタクト領域のオーバーサイズ領域外に存在するトランジスタ領域を抽出するステップＳ７を実行することにより、ラッチアップ検証を実行する。前記ステップＳ７によりラッチアップ検証結果データＤ１２を得る。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来のラッチアップ検証方法では、オーバーサイズ値がプロセス毎に一定の値に設定されているため、精度の高いラッチアップ検証が出来ないという問題があった。
【００１０】
本発明は、前記従来の問題点を解決するもので、精度の高いラッチアップ検証方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は前記目的を達成するため、レイアウトデータに対するラッチアップ検証を行なう場合に、レイアウトデータよりウエル領域とトランジスタ領域と基板コンタクト領域を抽出した後、前記領域の抽出情報により、オーバーサイズ値を個々に設定して、基板コンタクト領域へのオーバーサイズ工程を実行することにより、オーバサイズ領域を設定し、トランジスタ領域がこのオーバサイズ領域に含まれているか否かを判断することにより、ラッチアップ検証を高精度に実行することが可能となる。
【００１２】
本発明のラッチアップ検証方法では、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域とを抽出し、これら各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するラッチアップ検証方法であって、オーバーサイズ値を格納するデータベースを作成する工程と、前記レイアウトデータから、ウエル領域を抽出する第１の抽出工程と、前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出工程と、前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出工程と、前記第１乃至第３の抽出工程より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造的条件または使用条件に基づいて、オーバーサイズ値データベースを参照してオーバーサイズ値を決定するオーバーサイズ決定工程と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する工程と、前記画定工程で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かによってラッチアップ検証を実行する工程とを含み、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とする。
また本発明のラッチアップ検証装置では、半導体基板上に形成され、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域との情報を抽出し、各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するように構成されたラッチアップ検証装置であって、オーバーサイズ値を格納するデータベースと、前記レイアウトデータから、ウエル領域を抽出する第１の抽出手段と、前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出手段と、前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出手段と、前記第１乃至第３の抽出手段より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、オーバーサイズ値を決定するように構成され、前記データベースを参照してオーバーサイズ値を決定する決定手段と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する画定手段と、前記画定手段で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かを判定することによりラッチアップ検証を実行する検証手段とを含み、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とする。
【００１３】
かかる構成によれば、サリサイド配線構造を備えた半導体装置において、ヴィアホールをもたない、前記基板コンタクト領域も、判定条件を変えて、判定対象に加えたことを特徴とする。すなわち、本発明者らは、サリサイド配線構造では、ヴィアホールをもたない、前記基板コンタクト領域も、ラッチアップ防止に大きく役立つことを発見し、この点に鑑みてなされたものである。またヴィアホールを形成しないコンタクト領域は、ヴィアホールを形成する場合に比べてきわめて小さな幅で形成することが可能であり、微細な領域に形成可能であることから、きわめて有効であり、このような“表面コンタクト領域”を導入するとともに、これを考慮して、ラッチアップ検証を行うことにより、より高精度でかつ占有面積の小さいコンタクト構造を得ることが可能となる。さらにまた、半導体基板上に形成される半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域の各抽出情報に基づいて、オーバーサイズ値を個々に設定するため、種々の条件を考慮して判断することができるため、高精度の検証が可能となる。すなわち、ラッチアップの危険性は、半導体基板の導電型および、キャリア濃度、コンタクト領域の大きさ、ウエルからの距離をはじめとする各領域の位置関係などの構造的条件と、電流能力（電気的特性）などの使用条件とに、大きく依存する。したがって、これらの条件を考慮してオーバーサイズ領域を設定することにより、ラッチアップ検証精度が大幅に向上する。
【００１４】
本発明の請求項２では、請求項1のラッチアップ検証方法において、 オーバーサイズ値を格納するデータベースを作成する工程と、前記レイアウトデータから、ウエル領域を抽出する第1の抽出工程と、前記レイアウトデータから、トランジスタ領域を抽出する第2の抽出工程と、前記レイアウトデータから、基板コンタクト領域を抽出する第3の抽出工程と、前記第1乃至第3の抽出工程より得られた前記抽出情報に基づいて、オーバーサイズ値データベースを参照してオーバーサイズ値を決定する決定工程と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する工程と（オーバサイズの実行）、前記画定工程で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かによってラッチアップ検証を実行する工程とを含むことを特徴とする。
【００１５】
上記構成によれば、オーバーサイズ値をデータベースに格納しておき、ウェル領域、トランジスタ領域および基板コンタクト領域の抽出情報に基づき、オーバーサイズ値データベースを参照してオーバーサイズ値を決定しているため、請求項1と同様きわめて高精度のラッチアップ検証が可能となる。
【００１６】
本発明の請求項３では、請求項２記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記半導体集積回路の各トランジスタ領域の構造的条件または使用条件に基づいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００１７】
上記構成によれば、オーバーサイズ値は、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、決定されるため、より高精度のラッチアップ検証が可能となる。
【００１８】
本発明の請求項４では、請求項3に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００１９】
本発明の請求項５では、請求項４に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記ウエル領域と前記トランジスタ領域の距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２０】
本発明の請求項６では、請求項４に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記ウエル領域と前記基板コンタクト領域との距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２１】
かかる構成によれば、前記オーバーサイズ決定工程は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定しているため、より高精度のラッチアップ検証を行うことが可能となる。たとえばウェル端縁との距離が小さいほど、ラッチアップは発生しにくくなるため、オーバサイズ値は大きくすることができるなど、位置関係によってラッチアップの発生状況は大きく異なり、これを考慮することにより、より高精度のラッチアップ検証を行うことが可能となる。
【００２２】
本発明の請求項７では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、トランジスタ領域の大きさを考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２３】
かかる構成によれば、トランジスタ領域の大きさを考慮して、トランジスタ領域のオーバーサイズ値を決定するようにしているため、より高精度のラッチアップ検証を行うことが可能となる。トランジスタ領域は大きいほど、オーバサイズ値を大きくすることが必要であり、これを考慮することにより、より高精度のラッチアップ検証が可能となる。
【００２４】
本発明の請求項８では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２５】
かかる構成によれば、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するようにしているため、より高精度のラッチアップ検証を行うことが可能となる。ゲート幅が大きいほど、より大きな電流を流すことができ、ラッチアップは生じにくくなる。したがってゲート幅が大きいほど、トランジスタ領域のオーバーサイズ値は小さくすればよい。またゲート長が大きいほどチャネル抵抗が大きくなり、ラッチアップは生じやすくなる。したがってゲート長が大きいほど、トランジスタ領域のオーバーサイズ値は大きくする必要がある。このように、ゲート幅、ゲート長を考慮することにより、より高精度のラッチアップ検証が可能となる。一方、基板コンタクト領域のオーバーサイズ値で調整する場合は、ゲート幅が大きいほど、基板コンタクト領域のオーバーサイズ値は大きくする必要があるというように逆になる。ただし、トランジスタ領域のオーバサイズ値を調整するほうが、工程が簡単であるが、必要に応じて基板コンタクト領域のオーバサイズ値で調整するようにしてもよい。
【００２６】
本発明の請求項９では、請求項３に記載のラッチアップ検証方法において、前記オーバーサイズ決定工程は、前記半導体集積回路の各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００２７】
かかる構成によれば、前記オーバーサイズ決定工程は、各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成しており、より大きな電流を流すことができる場合には、ラッチアップ現象が生じにくくなる。従って、トランジスタ領域のオーバサイズ値を小さくするか、基板コンタクト領域のオーバーサイズ値を大きくするようにすればよい。かかる条件を考慮することにより、より高精度のラッチアップ検証が可能となる。
【００２８】
本発明の請求項１０では、請求項３に記載のラッチアップ検証方法において、前記半導体集積回路は、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなり、前記オーバーサイズ決定工程は、前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、オーバーサイズ値を縮小するように構成されていることを特徴とする。
【００２９】
かかる構成によれば、サリサイド配線構造を備えた半導体装置において、ヴィアホールをもたない、前記基板コンタクト領域も、判定条件を変えて、判定対象に加えたことを特徴とする。すなわち、本発明者らは、サリサイド配線構造では、ヴィアホールをもたない、前記基板コンタクト領域も、ラッチアップ防止に大きく役立つことを発見し、この点に鑑みてなされたものである。またヴィアホールを形成しないコンタクト領域は、ヴィアホールを形成する場合に比べてきわめて小さな幅で形成することが可能であり、微細な領域に形成可能であることから、きわめて有効であり、このような“表面コンタクト領域”を導入するとともに、これを考慮して、ラッチアップ検証を行うことにより、より高精度でかつ占有面積の小さいコンタクト構造を得ることが可能となる。
【００３０】
本発明の請求項１１では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数で構成されており、前記関数によりオーバーサイズ値を決定することを特徴とする。
【００３１】
本発明の請求項１２では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性からなるパラメータを含む表で構成されており、前記表によりオーバーサイズ値を決定することを特徴とする。
【００３２】
かかる構成によれば、オーバーサイズ値データベースを、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数あるいは表で構成しており、この関数によりきわめて容易にオーバーサイズ値を決定することが可能となる。
【００３３】
本発明の請求項１３では、請求項１または請求項２記載のラッチアップ検証方法において、前記オーバーサイズ値が水平方向と垂直方向で異なることを特徴とする。
【００３４】
本発明の請求項１４では、請求項１または請求項２記載のラッチアップ検証方法において、オーバーサイズ値が水平方向における左右または垂直方向における上下で異なるオーバーサイズ値であることを特徴とする。
【００３５】
かかる構成によれば、前記オーバーサイズ値が水平方向と垂直方向、あるいは水平右方向と水平左方向と垂直上方向と垂直下方向で異なるように設定している。すなわち、たとえばトランジスタ領域の、チャネル幅方向と、チャネル長方向とでは、安全圏が異なり、チャネル長方向のほうがチャネル幅方向に比べて、オーバサイズ値は小さい。このように方向を考慮して、オーバサイズ値を決定することにより、より高精度のラッチアップ検証が可能となる。
【００３６】
本発明の請求項１５のラッチアップ検証装置では、半導体基板上に形成される半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域の各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するように構成されたことを特徴とする。
【００３７】
本発明の請求項１６では、請求項15に記載のラッチアップ検証装置において、オーバーサイズ値を格納するデータベースと、前記レイアウトデータから、ウエル領域を抽出する第1の抽出手段と、前記レイアウトデータから、トランジスタ領域を抽出する第2の抽出手段と、前記レイアウトデータから、基板コンタクト領域を抽出する第3の抽出手段と、前記第1乃至第3の抽出手段より得られた前記抽出情報に基づいて、前記データベースを参照してオーバーサイズ値を決定する決定手段と、前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する画定手段と、前記画定手段で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かを判定することによりラッチアップ検証を実行する検証手段とを含むことを特徴とする。
【００３８】
本発明の請求項１７では、請求項１６記載のラッチアップ検証装置において、前記決定手段は、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００３９】
本発明の請求項１８では、請求項１７に記載のラッチアップ検証装置において、前記決定手段は、前記トランジスタ領域と前記ウェル領域と前記基板コンタクト領域との位置関係にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４０】
本発明の請求項１９では、 請求項１８に記載のラッチアップ検証装置において、前記決定手段は、前記ウエル領域と前記トランジスタ領域の距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４１】
本発明の請求項２０では、請求項１８に記載のラッチアップ検証装置において、前記決定手段は、前記ウエル領域と前記基板コンタクト領域との距離にもとづいて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４２】
本発明の請求項２１では、請求項１７に記載のラッチアップ検証装置において、前記決定手段は、トランジスタ領域の大きさを考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４３】
本発明の請求項２２では、請求項１６に記載のラッチアップ検証装置において、前記決定手段は、トランジスタ領域のゲート幅およびまたはゲート長を考慮して、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４４】
本発明の請求項２３では、請求項１６に記載のラッチアップ検証装置において、前記決定手段は、前記半導体集積回路の各トランジスタ領域の電流能力に応じて、オーバーサイズ値を決定するように構成されていることを特徴とする。
【００４５】
本発明の請求項２４では、請求項１５または請求項１６記載のラッチアップ検証装置において、前記データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性をパラメータとする関数で構成されており、前記関数によりオーバーサイズ値を決定することを特徴とする。
【００４６】
本発明の請求項２５では、請求項１５または請求項１６記載のラッチアップ検証装置において、オーバーサイズ値データベースが、前記半導体集積回路の各トランジスタ領域の構造または電気的特性からなるパラメータを含む表で構成されており、前記表によりオーバーサイズ値を決定することを特徴とする。
【００４７】
このようなラッチアップ検証装置では、高精度のラッチアップ検証を行うことが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明の一実施形態について、図１から図３を用いて説明する。
【００４９】
図１は、本実施形態におけるラッチアップ検証方法のフローチャートを示す図である。 図１の入力レイアウトデータＤ１は、図２にレイアウトデータ図を示すように、ウエル境界１、ソース側トランジスタ領域２、ドレイン側トランジスタ領域３、基板コンタクト領域４、５などの位置、大きさ、導電型、キャリア濃度などが、含まれている。また、図３は、オーバーサイズ領域画定工程により、基板コンタクト領域４を拡大したオーバーサイズ基板コンタクト領域６、基板コンタクト領域５を拡大したオーバーサイズ基板コンタクト領域７が得られ、これらの領域に含まれないトランジスタ領域を、ラッチアップ検証実行によりエラートランジスタ領域８として検証するものである。
【００５０】
まず、ステップＳ１により、前記入力レイアウトデータＤ１からウエル領域を抽出する。前記ステップＳ１により、ウエル境界１が抽出される。
【００５１】
次に、ステップＳ２により、前記入力レイアウトデータＤ１からトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域２とドレイン側トランジスタ領域３が抽出される。
【００５２】
さらにその次に、ステップＳ３により、前記入力レイアウトデータＤ１から基板コンタクト領域４と基板コンタクト領域５を抽出する。
【００５３】
ステップＳ４では、前記ステップＳ１と前記ステップＳ２と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。前記ステップＳ４により、基板コンタクト領域４はウエル境界１から近い基板コンタクト領域、基板コンタクト領域５はウエル境界１から遠い基板コンタクト領域と判定する。ここではあるしきい値を境として近い基板コンタクト領域と遠い基板コンタクト領域との2つに分類する。
【００５４】
次に、ステップＳ５により、基板コンタクト領域４のオーバーサイズ値をＲ１、基板コンタクト領域５のオーバーサイズ値をＲ２に決定する。（R1>R2）
前記ステップＳ５にて決定されたオーバーサイズ値にて、ステップＳ６にて、オーバサイズ領域画定を画定する（以下“オーバーサイズを実行する”とする）。前記ステップＳ６の実行結果を表す概念図が、図３のレイアウトデータの図である。
【００５５】
次にステップＳ７により、ラッチアップ検証を行なう。オーバーサイズ実行後の基板コンタクト領域６とオーバーサイズ実行後の基板コンタクト領域７とソース側トランジスタ領域２とドレイン側トランジスタ領域３と論理演算を行なうことにより、オーバーサイズ実行後の基板コンタクト領域６とオーバーサイズ実行後の基板コンタクト領域７の領域外に存在するエラートランジスタ領域８を、ラッチアップ検証データＤ２として出力する。
【００５６】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、ウェル領域境界１から近い基板コンタクト領域のほうが遠い基板コンタクト領域に比べてオーバーサイズ値を大きく設定するなど、オーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００５７】
以下、本発明の第２の実施形態について、図４から図６を用いて説明する。
【００５８】
図４の入力レイアウトデータＤ３にあたるものは、図５のレイアウトデータの図である。図５の１１はウエル境界、１２はソース側トランジスタ領域、１３はドレイン側トランジスタ領域、１４はソース側トランジスタ領域、１５はドレイン側トランジスタ領域、１６は基板コンタクト領域である。また、図６の１７はソース側トランジスタ領域１２とドレイン側トランジスタ領域１３をオーバーサイズ工程実行後のオーバーサイズトランジスタ領域、１８は基板コンタクト領域１６をオーバーサイズ工程実行後の基板コンタクト領域、１９はラッチアップ検証実行後のエラートランジスタ領域である。
【００５９】
まず、ステップＳ１により、前記入力レイアウトデータＤ３のウエル領域を抽出する。前記ステップＳ１により、ウエル境界１１が抽出できる。
【００６０】
次に、ステップＳ２により、前記入力レイアウトデータＤ３のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３とソース側トランジスタ領域１４とドレイン側トランジスタ領域１５とが抽出できる。
【００６１】
その次に、ステップＳ３により、前記入力レイアウトデータＤ３の基板コンタクト領域１６を抽出する。
【００６２】
ステップＳ４１では、前記ステップＳ２にて得られた抽出情報から、トランジスタ領域の大きさを判定する。前記ステップＳ４１により、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３は、大きなトランジスタ領域であると判定する。ここではあるしきい値を境として大きいトランジスタ領域と小さいトランジスタ領域との2つに分類する。（トランジスタサイズによる判定）
次に、ステップＳ４２では、前記ステップＳ１と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。前記ステップＳ４２により、基板コンタクト領域１６はウエル境界１１から近い基板コンタクト領域と判定する。
【００６３】
ステップＳ５１では、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３のオーバーサイズ値をトランジスタサイズの大きい領域用としてＲ３と決定する。
【００６４】
次に、ステップＳ５２では、基板コンタクト領域１６がウエル境界１１から近い基板コンタクト領域であるとして、オーバーサイズ値をＲ１（R３＜R1）に決定する。
【００６５】
前記ステップＳ５１および前記ステップＳ５２にて決定されたオーバーサイズ値にて、ステップＳ６にて、ソース側トランジスタ領域１２とドレイン側トランジスタ領域１３と基板コンタクト領域１６のオーバーサイズ工程を実行し、オーバーサイズ領域を画定する。前記ステップＳ６の実行結果を表す概念図が、図６のレイアウトデータの図である。
【００６６】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域１４とドレイン側トランジスタ領域１５とオーバーサイズ工程実行後のトランジスタ領域１７とオーバーサイズ工程実行後の基板コンタクト領域１８と論理演算を行なうことにより、前記オーバーサイズ工程実行後の基板コンタクト領域１８の領域外に存在するエラートランジスタ領域１９を、ラッチアップ検証データＤ４に出力する。
【００６７】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、トランジスタ領域の大きさと、ウェル端縁からの距離に応じてオーバーサイズ値を個々に設定して、オーバーサイズ工程を実行しているため、ラッチアップ検証を高精度に実行することが可能となる。
【００６８】
以下、本発明の第３の実施形態について、図７から図９を用いて説明する。
【００６９】
図７の入力レイアウトデータＤ５にあたるものは、図８のレイアウトデータの図である。図８の２１はウエル境界、２２はソース側トランジスタ領域、２３はドレイン側トランジスタ領域、２４はソース側トランジスタ領域、２５はドレイン側トランジスタ領域、２６は基板コンタクト領域である。また、図９の２７はソース側トランジスタ領域２２とドレイン側トランジスタ領域２３をオーバーサイズ工程実行後のトランジスタ領域、２８は基板コンタクト領域２６をオーバーサイズ工程実行後の基板コンタクト領域、２９はラッチアップ検証実行後のエラートランジスタ領域である。
【００７０】
まず、ステップＳ１により、前記入力レイアウトデータＤ５のウエル領域を抽出する。前記ステップＳ１により、ウエル境界２１が抽出できる。
【００７１】
次に、ステップＳ２により、前記入力レイアウトデータＤ５のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３とソース側トランジスタ領域２４とドレイン側トランジスタ領域２５とが抽出できる。
【００７２】
その次に、ステップＳ３により、前記入力レイアウトデータＤ５の基板コンタクト領域２６を抽出する。
【００７３】
ステップＳ４３では、前記ステップＳ１と前記ステップＳ２にて得られた抽出情報から、トランジスタ領域の位置関係を判定する。ここではあるしきい値を境としてウエル領域２１から遠いトランジスタ領域と近いトランジスタ領域との2つに分類する。（ウェル領域からの距離による判定）前記ステップＳ４３により、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３は、ウエル領域２１から遠いトランジスタ領域と判定する。
【００７４】
次に、第２の実施形態と同じステップＳ４２では、前記ステップＳ１と前記ステップＳ３にて得られた抽出情報から、個々の位置関係を判定する。ここではあるしきい値を境としてウエル境界２１から近い基板コンタクト領域と遠い基板コンタクト領域との2つに分類する。（コンタクト位置による判定）前記ステップＳ４２により、基板コンタクト領域２６はウエル境界２１から近い基板コンタクト領域と判定する。
【００７５】
ステップＳ５３では、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３のオーバーサイズ値をＲ４と決定する。
【００７６】
次に、第２の実施形態と同じステップＳ５２では、基板コンタクト領域２６のオーバーサイズ値をＲ１に決定する。
【００７７】
前記ステップＳ５３および前記ステップＳ５２にて決定されたオーバーサイズ値にて、ステップＳ６にて、ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３と基板コンタクト領域２６のオーバーサイズ工程を実行する。前記ステップＳ６の実行結果を表す概念図が、図９のレイアウトデータの図である。
【００７８】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域２２とドレイン側トランジスタ領域２３とオーバーサイズ工程実行後のトランジスタ領域２７とオーバーサイズ工程実行後の基板コンタクト領域２８と論理演算を行なうことにより、前記オーバーサイズ工程実行後の基板コンタクト領域２８の領域外に存在するエラートランジスタ領域２９を、ラッチアップ検証データＤ６に出力する。
【００７９】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、トランジスタ領域および基板コンタクト領域のウェル領域からの距離を考慮して、オーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００８０】
以下、本発明の第４の実施形態について、図１０から図１２を用いて説明する。
【００８１】
図１０の入力レイアウトデータＤ７にあたるものは、図１１のレイアウトデータの図である。図１１の入力データは、サリサイド構造を備えたプロセスで設計されたデータである。図１１の３１はウエル境界、３２はソース側トランジスタ領域、３３はドレイン側トランジスタ領域、３４はコンタクトを備えていない表面コンタクト領域、３５はコンタクトを備えているヴィアホール含有コンタクト領域である。
【００８２】
また、図１２の３６はコンタクトを備えていない基板コンタクト領域３４をオーバーサイズ工程実行後のオーバーサイズ表面コンタクト領域、３７はオーバーサイズ工程実行後のオーバーサイズコンタクト含有コンタクト領域である。
【００８３】
まず、ステップＳ１により、前記入力レイアウトデータＤ７のウエル領域を抽出する。前記ステップＳ１により、ウエル境界３１が抽出できる。
【００８４】
次に、ステップＳ２により、前記入力レイアウトデータＤ７のトランジスタ領域を抽出する。前記ステップＳ２により、ソース側トランジスタ領域３２とドレイン側トランジスタ領域３３とが抽出できる。
【００８５】
その次に、ステップＳ３１により、前記入力レイアウトデータＤ７より、サリサイド構造を考慮してコンタクトを備えていない表面コンタクト領域３４とコンタクトを備えているヴィアホール含有コンタクト領域３５を抽出する。
【００８６】
第１の実施形態と同じステップＳ４では、前記ステップＳ１と前記ステップＳ２と前記ステップＳ３１にて得られた抽出情報から、個々の位置関係を判定する。ここではあるしきい値よりもウエル境界３１からの距離が大きいか小さいかによって判断する。前記ステップＳ４により、表面コンタクト領域３４はウエル境界３１から近くかつコンタクトを備えていない基板コンタクト領域、コンタクトを備えている基板コンタクト領域３５はウエル境界３１から遠くかつコンタクトを備えているヴィアホール含有コンタクト領域と判定する。
【００８７】
次に、ステップＳ５により、コンタクトを備えていない表面コンタクト３４のオーバーサイズ値をＲ５、コンタクトを備えているヴィアホール含有基板コンタクト領域５のオーバーサイズ値をＲ６に決定する。ここではR5>R6である。
【００８８】
前記ステップＳ５にて決定されたオーバーサイズ値にて、ステップＳ６１にて、サリサイド構造を考慮したオーバーサイズ工程を実行する。前記ステップＳ６１の実行結果を表す概念図が、図１２のレイアウトデータの図である。
【００８９】
次にステップＳ７により、ラッチアップ検証を行なう。ソース側トランジスタ領域３２とドレイン側トランジスタ領域３３とオーバーサイズ工程実行後の、オーバーサイズ表面コンタクト領域３６とオーバーサイズヴィアホール含有コンタクト領域３７と論理演算を行なうことにより、前記オーバーサイズ表面コンタクト領域３６と前記オーバーサイズヴィアホール含有コンタクト領域３７の領域外に存在するエラートランジスタ領域を／ラッチアップ検証データＤ８に出力する。
【００９０】
以上のように本実施形態によれば、ステップＳ１からステップＳ７までの処理を実行したことにより、コンタクトの位置およびヴィアホールを含有しているか否かによってオーバーサイズ値を個々に設定して、オーバーサイズを実行できるので、ラッチアップ検証を高精度に実行することが可能となる。
【００９１】
なお、前記実施形態において、トランジスタ領域をＰＭＯＳトランジスタ、基板コンタクト領域をＮ型拡散領域としたが、それぞれ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタ、Ｎ型拡散領域をＰ型拡散領域としてもよい。
【００９２】
なお、第１の実施形態において、ステップＳ５のオーバーサイズ値データベースと、第２の実施形態において、ステップＳ５１とステップＳ５２のオーバーサイズ値データベースと、第３の実施形態において、ステップＳ５２とステップＳ５３のオーバーサイズ値データベースと、第４の実施形態において、ステップＳ５のオーバーサイズ値データベースをディジタル表示による表形式としたが、アナログ表示による関数を使用して、オーバーサイズ値を決定するステップとしてもよい。
【００９３】
また、前記実施形態では、オーバーサイズ値が、水平方向と垂直方向で同一であったが、水平方向と垂直方向で異なるオーバーサイズ値であってもよい。
【００９４】
また、前記実施形態では、判定結果を２段階に分けたが、判定結果を3段階以上に増やすようにしてもよく、これによりより高精度の判定結果が得られることは言うまでもない。
【００９５】
なお、第１の実施形態における、ステップＳ５のオーバーサイズ値データベースと、第２の実施形態における、ステップＳ５１とステップＳ５２のオーバーサイズ値データベースと、第３の実施形態における、ステップＳ５２とステップＳ５３のオーバーサイズ値データベースと、第４の実施形態における、ステップＳ５のオーバーサイズ値データベースとはいずれもディジタル表示による表形式としたが、アナログ表示による関数を使用して、オーバーサイズ値を決定するステップとしてもよい。
【００９６】
次に本発明の第5の実施形態として、図1４に示すように、判定結果を多数段にするとともに、ウェル境界５１を境にN型ウェル領域内に形成されるP＋トランジスタ領域５８、P型基板表面に形成されるN＋トランジスタ領域59との両方について、N型基板コンタクト領域５３、５４とP型基板コンタクト領域５６、５７とにたいし、それぞれウェル境界51からの距離、導電型、各トランジスタ領域の水平方向であるか、垂直方向であるかなどを考慮して個々にオーバーサイズ値を決定している。図中一例として具体的な数値を示している。矢印の外側を囲む領域がオーバーサイズ領域である。
【００９７】
前記実施例では、個々の領域について考察したが、次に本発明の第６及び第7の実施形態として、DRAMなどにおける多数列のトランジスタアレイを配列した構造について説明する。図１５は第6の実施形態のレイアウトデータを示す図である。図１５において４１はウエル境界、４２は基板コンタクト領域、４３はソース側トランジスタ領域、４４はドレイン側トランジスタ領域である。ここで基板コンタクト領域４２は1.8μｍピッチでトランジスタ2個あたり１つづつ設けられている。また、図１６は第7の実施形態のレイアウトデータを示す図であり、ここで基板コンタクト領域４２は５.４μｍピッチでトランジスタ６個あたり１つづつ設けられている。
【００９８】
コンタクトピッチと耐圧との関係を実際に測定した結果を図1７に示す。横軸はピッチ縦軸は任意値である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにオーバサイズ値を決定すればよいことがわかる。この図から基板コンタクトピッチは9トランジスタまで有効であることがわかる。 また図１８は基板コンタクトピッチは一定（6トランジスタ）にし、トランジスタ領域の幅を変化させた場合について、幅と耐圧との関係を実際に測定した結果である。横軸はトランジスタ幅（上段WPはP型トランジスタ領域の場合、下段WNはN型トランジスタ領域の場合）である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにトランジスタ幅ごとにオーバサイズ値を決定すればよいことがわかる。
【００９９】
なお、第４の実施形態において、サリサイド構造を考慮したが、サリサイド構造を備えるレイアウトデータにおいて、第１の実施形態及び第２の実施形態及び第３の実施形態にてサリサイド構造を考慮した場合にも、より高精度の判定結果が得られることは言うまでもない。
ヴィアホールの有無と耐圧との関係を測定した結果を図19および図20に示す。図中に白抜きはヴィアホールなしコンタクト領域すなわち、表面コンタクト領域の場合、黒塗り部分はヴィアホールあり、コンタクト領域すなわち、ヴィアホール含有コンタクト領域の場合についての耐圧を測定した結果である。
【０１００】
図１９及び図２０はコンタクトピッチとしこれと耐圧との関係を実際に測定した結果を示す図である。横軸はピッチ縦軸は任意値である。Rfは規格値を示し、この規格値よりも耐圧が大きくなるようにオーバサイズ値を決定すればよい。図１９はVDD3端子の場合、図２０はVDD端子の場合である。これらの結果からヴィアホールの有無、基板コンタクトピッチに差はなくすべて規格値Rf以上であり、十分な耐圧を示していることがわかる。
【０１０１】
【発明の効果】
以上のように本発明は、レイアウトデータに対するラッチアップ検証を行なう場合に、レイアウトデータよりウエル領域とトランジスタ領域と基板コンタクト領域を抽出した後、前記領域の構造的条件あるいは使用条件により、オーバーサイズ値を個々に設定して、オーバーサイズ工程を実行することにより、ラッチアップ検証を高精度に実行することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図２】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図３】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図４】本発明の第２の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図５】本発明の第２の実施形態の説明に使用したレイアウトデータの図
【図６】本発明の第２の実施形態の説明に使用したレイアウトデータの図
【図７】本発明の第３の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図８】本発明の第３の実施形態の説明に使用したレイアウトデータの図
【図９】本発明の第３の実施形態の説明に使用したレイアウトデータの図
【図１０】本発明の第４の実施形態におけるラッチアップ検証方法のフローチャートを示す図
【図１１】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図１２】本発明の第１の実施形態の説明に使用したレイアウトデータの図
【図１３】従来のラッチアップ検証方法のフローチャートを示す図
【図１４】本発明の第５の実施形態の説明に使用したレイアウトデータの図
【図１５】本発明の第６の実施形態を示す図
【図１６】本発明の第７の実施形態の説明に使用したレイアウトデータの図
【図１７】コンタクトピッチと耐圧との関係を測定した結果を示す図
【図１８】トランジスタ幅と耐圧との関係を測定した結果を示す図
【図１９】コンタクト領域におけるヴィアホールの有無と耐圧との関係を測定した結果を示す図（VDD3端子の場合）
【図２０】コンタクト領域におけるヴィアホールの有無と耐圧との関係を測定した結果を示す図（VDD端子の場合）
【符合の説明】
１ ウエル境界
２ ソース側トランジスタ領域
３ ドレイン側トランジスタ領域
４ 基板コンタクト領域
５ 基板コンタクト領域
６ オーバーサイズ基板コンタクト領域
７ オーバーサイズ基板コンタクト領域
８ エラートランジスタ領域
１１ ウエル境界
１２ ソース側トランジスタ領域
１３ ドレイン側トランジスタ領域
１４ ソース側トランジスタ領域
１５ ドレイン側トランジスタ領域
１６ 基板コンタクト領域
１７ オーバーサイズトランジスタ領域
１８ オーバーサイズ基板コンタクト領域
１９ エラートランジスタ領域
２１ ウエル境界
２２ ソース側トランジスタ領域
２３ ドレイン側トランジスタ領域
２４ ソース側トランジスタ領域
２５ ドレイン側トランジスタ領域
２６ 基板コンタクト領域
２７ オーバーサイズトランジスタ領域
２８ オーバーサイズ基板コンタクト領域
２９ エラートランジスタ領域
３１ ウエル境界
３２ ソース側トランジスタ領域
３３ ドレイン側トランジスタ領域
３４ 表面コンタクト領域（コンタクトを備えていない基板コンタクト領域）
３５ ヴィアホール含有コンタクト領域（コンタクトを備えている基板コンタクト領域）
３６ オーバーサイズ表面コンタクト領域
３７ オーバーサイズヴィアホール含有コンタクト領域コンタクト領域
４１ ウエル境界
４２ 基板コンタクト領域
４３ ソース側トランジスタ領域
４４ ドレイン側トランジスタ領域
５１ ウエル境界
５２、５３、５４ 基板コンタクト領域
５５、５６、５７ 基板コンタクト領域
Claims (2)
- 半導体基板上に形成され、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域とを抽出し、これら各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するラッチアップ検証方法であって、
オーバーサイズ値を格納するデータベースを作成する工程と、
前記レイアウトデータから、ウエル領域を抽出する第１の抽出工程と、
前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出工程と、
前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出工程と、
前記第１乃至第３の抽出工程より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造的条件または使用条件に基づいて、オーバーサイズ値データベースを参照してオーバーサイズ値を決定するオーバーサイズ決定工程と、
前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する工程と、
前記画定工程で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かによってラッチアップ検証を実行する工程とを含み、
前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とするラッチアップ検証方法。 - 半導体基板上に形成され、サリサイド配線構造を備え、前記基板コンタクト領域が、ヴィアホールを介して前記半導体基板内にコンタクトするヴィアホール含有コンタクト領域と、ヴィアホールを介して前記半導体基板内にコンタクトすることなく基板表面に形成された表面コンタクト領域とからなる半導体集積回路のレイアウトデータから、ウエル領域とトランジスタ領域と基板コンタクト領域との情報を抽出し、各抽出情報に基づいて、オーバーサイズ値を個々に設定する工程を順次実行することにより、レイアウトデータのラッチアップ検証を実行するように構成されたラッチアップ検証装置であって、
オーバーサイズ値を格納するデータベースと、
前記レイアウトデータから、ウエル領域を抽出する第１の抽出手段と、
前記レイアウトデータから、トランジスタ領域を抽出する第２の抽出手段と、
前記レイアウトデータから、基板コンタクト領域を抽出する第３の抽出手段と、
前記第１乃至第３の抽出手段より得られた前記抽出情報に基づき、前記半導体集積回路の各トランジスタ領域の構造または電気的特性に基づいて、オーバーサイズ値を決定するように構成され、前記データベースを参照してオーバーサイズ値を決定する決定手段と、
前記オーバーサイズ値に基づいてオーバーサイズ領域を画定する画定手段と、
前記画定手段で画定されたオーバーサイズ領域内にトランジスタ領域が含まれているか否かを判定することによりラッチアップ検証を実行する検証手段とを含み、
前記基板コンタクト領域が、ヴィアホール含有コンタクト領域であるか表面コンタクト領域であるかを判断し、表面コンタクト領域である場合には、前記オーバーサイズ値を縮小するように構成されたことを特徴とするラッチアップ検証装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09801399A JP4334660B2 (ja) | 1999-04-05 | 1999-04-05 | ラッチアップ検証方法及び検証装置 |
| US09/542,576 US6490709B1 (en) | 1999-04-05 | 2000-04-04 | Latch-up verifying method and latch-up verifying apparatus capable of varying over-sized region |
| US10/303,470 US6718528B2 (en) | 1999-04-05 | 2002-11-25 | Latch-up verifying method and latch-up verifying apparatus capable of varying over-sized region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09801399A JP4334660B2 (ja) | 1999-04-05 | 1999-04-05 | ラッチアップ検証方法及び検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294650A JP2000294650A (ja) | 2000-10-20 |
| JP4334660B2 true JP4334660B2 (ja) | 2009-09-30 |
Family
ID=14207939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09801399A Expired - Fee Related JP4334660B2 (ja) | 1999-04-05 | 1999-04-05 | ラッチアップ検証方法及び検証装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6490709B1 (ja) |
| JP (1) | JP4334660B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4334660B2 (ja) * | 1999-04-05 | 2009-09-30 | パナソニック株式会社 | ラッチアップ検証方法及び検証装置 |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
| US6826739B2 (en) * | 2002-05-13 | 2004-11-30 | Agilent Technologies, Inc. | System and method for placing substrate contacts in a datapath stack in an integrated circuit design |
| JP4335563B2 (ja) | 2003-03-31 | 2009-09-30 | Ｎｅｃエレクトロニクス株式会社 | マスクパターン検証方法、マスクパターン検証用プログラム、及びマスク製造方法 |
| US7284222B1 (en) * | 2004-06-30 | 2007-10-16 | Tabula, Inc. | Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit |
| US7200825B2 (en) * | 2004-08-27 | 2007-04-03 | International Business Machines Corporation | Methodology of quantification of transmission probability for minority carrier collection in a semiconductor chip |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536822A (ja) | 1991-07-25 | 1993-02-12 | Kawasaki Steel Corp | 半導体集積回路 |
| JP2774754B2 (ja) | 1992-05-07 | 1998-07-09 | 三菱電機株式会社 | ラッチアップ検証装置 |
| JPH07130965A (ja) | 1993-11-04 | 1995-05-19 | Mitsubishi Denki Semiconductor Software Kk | ラッチアップ検証装置 |
| JP3022315B2 (ja) * | 1996-04-26 | 2000-03-21 | 松下電器産業株式会社 | 回路抽出方法 |
| JP2865134B2 (ja) * | 1996-08-07 | 1999-03-08 | 日本電気株式会社 | シミュレーション方法及び装置 |
| US5999924A (en) * | 1997-07-25 | 1999-12-07 | Amazon.Com, Inc. | Method and apparatus for producing sequenced queries |
| JP3110422B2 (ja) * | 1998-06-18 | 2000-11-20 | エイ・アイ・エル株式会社 | 論理ゲートセル |
| JP4334660B2 (ja) * | 1999-04-05 | 2009-09-30 | パナソニック株式会社 | ラッチアップ検証方法及び検証装置 |
-
1999
- 1999-04-05 JP JP09801399A patent/JP4334660B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-04 US US09/542,576 patent/US6490709B1/en not_active Expired - Fee Related
-
2002
- 2002-11-25 US US10/303,470 patent/US6718528B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6718528B2 (en) | 2004-04-06 |
| US6490709B1 (en) | 2002-12-03 |
| US20030074641A1 (en) | 2003-04-17 |
| JP2000294650A (ja) | 2000-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8607172B2 (en) | Integrated circuits and methods of designing the same | |
| US7802218B2 (en) | Layout analysis method and apparatus for semiconductor integrated circuit | |
| US20100270600A1 (en) | Semiconductor integrated circuit device and method of designing the same | |
| EP0013482A2 (en) | Complementary metal-oxide semiconductor | |
| US5831316A (en) | Multi-finger MOS transistor element | |
| US6212492B1 (en) | Apparatus and method for circuit simulation which accounts for parasitic elements | |
| TWI738180B (zh) | 分析半導體裝置上漏電流的方法與系統 | |
| De Lima et al. | Modeling and characterization of overlapping circular-gate MOSFET and its application to power devices | |
| US10748933B2 (en) | Semiconductor device | |
| US20060001100A1 (en) | Method for simulating electrostatic discharge protective circuit | |
| CN104969298A (zh) | 用于对存储器单元进行编程的系统和方法 | |
| JP4334660B2 (ja) | ラッチアップ検証方法及び検証装置 | |
| US20040168143A1 (en) | Semiconductor integrated circuit, method of designing semiconductor integrated circuit, and device for designing the same | |
| US6369606B1 (en) | Mixed threshold voltage CMOS logic device and method of manufacture therefor | |
| JP2003007844A (ja) | 半導体装置 | |
| JP2006049818A (ja) | 静電気放電保護回路のシミュレーション方法 | |
| EP1225626B1 (en) | Semiconductor integrated circuit device and manufacture method therefor | |
| US5638286A (en) | Latch-up verification device | |
| JP2005311359A (ja) | トランジスタウェルへのバイアス印加方法、動作電圧低減方法、差動増幅器回路、回路、および集積回路 | |
| US20140068535A1 (en) | System and method for configuring a transistor device using rx tuck | |
| JP4365126B2 (ja) | 静電破壊保護回路のシミュレーション方法 | |
| US20040025128A1 (en) | Method and apparatus for detecting devices that can latchup | |
| Berta et al. | A simplified low-voltage smart power technology | |
| JP2001339044A (ja) | 半導体装置の静電保護回路 | |
| Lienig et al. | Special Layout Techniques for Analog IC Design |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081022 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090526 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090624 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |