JPH07130965A - ラッチアップ検証装置 - Google Patents
ラッチアップ検証装置Info
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- JPH07130965A JPH07130965A JP5275457A JP27545793A JPH07130965A JP H07130965 A JPH07130965 A JP H07130965A JP 5275457 A JP5275457 A JP 5275457A JP 27545793 A JP27545793 A JP 27545793A JP H07130965 A JPH07130965 A JP H07130965A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ構造のレイアウトパターンに対する
ラッチアップ検証の大幅な効率向上を図ったラッチアッ
プ検証装置及びラッチアップ検証方法を得る。 【構成】 ラッチアップ検証部１８は、オーバーサイズ
領域設定済みレイアウトパターンデータＤ１７に基づ
き、オーバーサイズ領域内にＰ+ 拡散領域及びＮウェル
領域の前領域が存在すればラッチアップ危険性なしと判
定し、存在しなければオーバーサイズ領域外にあるＮウ
ェル内Ｐ+ 拡散領域とＮウェル領域はラッチアップ発生
の危険性有りと判定し、ラッチアップ発生危険性有りと
判定されたＮウェル内Ｐ+ 拡散領域とＮウェル領域から
なるラッチアップ検証結果データＤ４を検証結果出力部
１９に出力する。
ラッチアップ検証の大幅な効率向上を図ったラッチアッ
プ検証装置及びラッチアップ検証方法を得る。 【構成】 ラッチアップ検証部１８は、オーバーサイズ
領域設定済みレイアウトパターンデータＤ１７に基づ
き、オーバーサイズ領域内にＰ+ 拡散領域及びＮウェル
領域の前領域が存在すればラッチアップ危険性なしと判
定し、存在しなければオーバーサイズ領域外にあるＮウ
ェル内Ｐ+ 拡散領域とＮウェル領域はラッチアップ発生
の危険性有りと判定し、ラッチアップ発生危険性有りと
判定されたＮウェル内Ｐ+ 拡散領域とＮウェル領域から
なるラッチアップ検証結果データＤ４を検証結果出力部
１９に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体集積
回路（ＩＣ）のレイアウトパターンデータのラッチアッ
プ検証装置に関するものである。
回路（ＩＣ）のレイアウトパターンデータのラッチアッ
プ検証装置に関するものである。
【０００２】
【従来の技術】図１６はＣＭＯＳ半導体集積回路の代表
的なゲートであるインバータの断面図である。同図に示
すように、Ｐ- 基板１０１の上層部にＮウェル領域１０
２が形成される。Ｎウェル領域１０２の表面にＰ+ 拡散
領域１０３及び１０４、Ｎ+ 拡散領域１０５が選択的に
形成される。一方、Ｎウェル領域１０２の形成されてい
ないＰ- 基板１０１の表面にＮ+ 拡散領域１０６及び１
０７、Ｐ+ 拡散領域１０８が選択的に形成される。そし
て、Ｐ+ 拡散領域１０３，１０４間上に図示しない酸化
膜を介してゲート電極１０９が形成され、Ｎ+ 拡散領域
１０６，１０７間上に図示しない酸化膜を介してゲート
電極１１０が形成される。これらのゲート電極１０９及
び１１０は共通に接続される。
的なゲートであるインバータの断面図である。同図に示
すように、Ｐ- 基板１０１の上層部にＮウェル領域１０
２が形成される。Ｎウェル領域１０２の表面にＰ+ 拡散
領域１０３及び１０４、Ｎ+ 拡散領域１０５が選択的に
形成される。一方、Ｎウェル領域１０２の形成されてい
ないＰ- 基板１０１の表面にＮ+ 拡散領域１０６及び１
０７、Ｐ+ 拡散領域１０８が選択的に形成される。そし
て、Ｐ+ 拡散領域１０３，１０４間上に図示しない酸化
膜を介してゲート電極１０９が形成され、Ｎ+ 拡散領域
１０６，１０７間上に図示しない酸化膜を介してゲート
電極１１０が形成される。これらのゲート電極１０９及
び１１０は共通に接続される。
【０００３】このような構成により、Ｐ+ 拡散領域１０
３，１０４及びゲート電極１０９からなるＰＭＯＳトラ
ンジスタと、Ｎ+ 拡散領域１０６、１０７及びゲート電
極１１０からなるＮＭＯＳトランジスタとによりＣＭＯ
Ｓインバータが形成される。なお、Ｎ+ 拡散領域１０５
はＮウェル領域１０２の電位固定用、Ｐ+ 拡散領域１０
８はＰ- 基板１０１の電位固定用に設けられた拡散領域
である。
３，１０４及びゲート電極１０９からなるＰＭＯＳトラ
ンジスタと、Ｎ+ 拡散領域１０６、１０７及びゲート電
極１１０からなるＮＭＯＳトランジスタとによりＣＭＯ
Ｓインバータが形成される。なお、Ｎ+ 拡散領域１０５
はＮウェル領域１０２の電位固定用、Ｐ+ 拡散領域１０
８はＰ- 基板１０１の電位固定用に設けられた拡散領域
である。
【０００４】図１７は図１６の構造のＣＭＯＳインバー
タに寄生するラッチアップ構造を示す回路図である。同
図に示すように、図１６で示したようなＣＭＯＳインバ
ータには、Ｐ+ 拡散領域１０４、Ｎウェル領域１０２及
びＰ- 基板１０１からなる寄生ＰＮＰバイポーラトラン
ジスタＴ１と、Ｎ+ 拡散領域１０６、Ｐ- 基板１０１及
びＮウェル領域１０２からなる寄生ＮＰＮバイポーラト
ランジスタＴ２とにより寄生サイリスタが形成される。
なお、Ｒ１は電源ＶＤＤからＰ+ 拡散領域１０４までの
配線抵抗、Ｒ２は電源ＶＤＤからＮ+ 拡散領域１０５あ
るいはＮウェル領域１０２までの配線抵抗、Ｒ３は接地
レベルからＰ+ 拡散領域１０８あるいは基板１０１まで
の配線抵抗、Ｒ４は接地レベルからＮ+ 拡散領域１０６
までの配線抵抗を示している。
タに寄生するラッチアップ構造を示す回路図である。同
図に示すように、図１６で示したようなＣＭＯＳインバ
ータには、Ｐ+ 拡散領域１０４、Ｎウェル領域１０２及
びＰ- 基板１０１からなる寄生ＰＮＰバイポーラトラン
ジスタＴ１と、Ｎ+ 拡散領域１０６、Ｐ- 基板１０１及
びＮウェル領域１０２からなる寄生ＮＰＮバイポーラト
ランジスタＴ２とにより寄生サイリスタが形成される。
なお、Ｒ１は電源ＶＤＤからＰ+ 拡散領域１０４までの
配線抵抗、Ｒ２は電源ＶＤＤからＮ+ 拡散領域１０５あ
るいはＮウェル領域１０２までの配線抵抗、Ｒ３は接地
レベルからＰ+ 拡散領域１０８あるいは基板１０１まで
の配線抵抗、Ｒ４は接地レベルからＮ+ 拡散領域１０６
までの配線抵抗を示している。
【０００５】このような構造において、ＰＮＰバイポー
ラトランジスタＴ１あるいはＮＰＮバイポーラトランジ
スタＴ２のいずれかに順方向のベース電流が流れるとい
う現象が生じた場合、ＰＮＰとＮＰＮの両バイポーラト
ランジスタが共にオンし正帰還状態となり電源供給を止
めない限りオン状態が終了しなくなるというラッチアッ
プ現象が発生する。
ラトランジスタＴ１あるいはＮＰＮバイポーラトランジ
スタＴ２のいずれかに順方向のベース電流が流れるとい
う現象が生じた場合、ＰＮＰとＮＰＮの両バイポーラト
ランジスタが共にオンし正帰還状態となり電源供給を止
めない限りオン状態が終了しなくなるというラッチアッ
プ現象が発生する。
【０００６】図１８はラッチアップ現象が発生するレイ
アウトパターン例を示す平面図である。同図において、
１１１はＮウェル領域、１１２〜１１６はＰ+ 拡散領
域、１１７はＮ+ 拡散領域、１１９、１２０及び１２３
はポリシリコン領域、１１８、１２１及び１３５は金属
配線領域、１２５はＮウェル領域、１２６、１２７はＰ
+ 拡散領域、１２８はＮ+ 拡散領域、１３０はポリシリ
コン領域、１２４、１２９、１３１及び１３９は金属配
線領域、１３２〜１３４及び１４７はＮ+ 拡散領域、１
３６及び１３７はＮ+ 拡散領域、１３８及び１４６はＰ
+ 拡散領域である。なお、同図中の×印はコンタクト領
域を示し、金属配線領域１３１には電源ＶＤＤが図示し
ないＶＤＤ配線を介して得られる第１の電源電圧ＶＤＤ
１が付与され、金属配線領域１１８には電源ＶＤＤが図
示しない他のＶＤＤ配線を介して得られる第２の電源電
圧ＶＤＤ２が付与される。また、ポリシリコン領域１１
９、１２３及び１３０にはそれぞれ入力信号Ｓ１、Ｓ２
及びＳ３が付与される。なお、図示していないが、この
レイアウトパターンはＰ基板上に形成されたパターンで
ある。
アウトパターン例を示す平面図である。同図において、
１１１はＮウェル領域、１１２〜１１６はＰ+ 拡散領
域、１１７はＮ+ 拡散領域、１１９、１２０及び１２３
はポリシリコン領域、１１８、１２１及び１３５は金属
配線領域、１２５はＮウェル領域、１２６、１２７はＰ
+ 拡散領域、１２８はＮ+ 拡散領域、１３０はポリシリ
コン領域、１２４、１２９、１３１及び１３９は金属配
線領域、１３２〜１３４及び１４７はＮ+ 拡散領域、１
３６及び１３７はＮ+ 拡散領域、１３８及び１４６はＰ
+ 拡散領域である。なお、同図中の×印はコンタクト領
域を示し、金属配線領域１３１には電源ＶＤＤが図示し
ないＶＤＤ配線を介して得られる第１の電源電圧ＶＤＤ
１が付与され、金属配線領域１１８には電源ＶＤＤが図
示しない他のＶＤＤ配線を介して得られる第２の電源電
圧ＶＤＤ２が付与される。また、ポリシリコン領域１１
９、１２３及び１３０にはそれぞれ入力信号Ｓ１、Ｓ２
及びＳ３が付与される。なお、図示していないが、この
レイアウトパターンはＰ基板上に形成されたパターンで
ある。
【０００７】図１９は図１８のレイアウトパターンより
構成されるＣＭＯＳ集積回路の電気的接続関係を示す回
路図である。同図において、ＰＭＯＳトランジスタＱ１
はＰ+ 拡散領域１１２、１１３及びポリシリコン領域１
１９から構成されており、ＰＭＯＳトランジスタＱ２は
Ｐ+ 拡散領域１１３、１１４及びポリシリコン領域１２
０から構成される。
構成されるＣＭＯＳ集積回路の電気的接続関係を示す回
路図である。同図において、ＰＭＯＳトランジスタＱ１
はＰ+ 拡散領域１１２、１１３及びポリシリコン領域１
１９から構成されており、ＰＭＯＳトランジスタＱ２は
Ｐ+ 拡散領域１１３、１１４及びポリシリコン領域１２
０から構成される。
【０００８】また、ＮＭＯＳトランジスタＱ３はＮ+ 拡
散領域１３４、１３３及びポリシリコン領域１１９から
構成され、ＮＭＯＳトランジスタＱ４はＮ+ 拡散領域１
４７、１３２及びポリシリコン領域１２０から構成され
る。ＰＭＯＳトランジスタＱ５は、Ｐ+ 拡散領域１１
５、１１６及びポリシリコン領域１２３から構成され、
ＰＭＯＳトランジスタＱ６はＰ+ 拡散領域１２６、１２
７及びポリシリコン領域１３０から構成され、ＮＭＯＳ
トランジスタＱ７はＮ+ 拡散領域１３６、１３７及びポ
リシリコン領域１３０から構成される。
散領域１３４、１３３及びポリシリコン領域１１９から
構成され、ＮＭＯＳトランジスタＱ４はＮ+ 拡散領域１
４７、１３２及びポリシリコン領域１２０から構成され
る。ＰＭＯＳトランジスタＱ５は、Ｐ+ 拡散領域１１
５、１１６及びポリシリコン領域１２３から構成され、
ＰＭＯＳトランジスタＱ６はＰ+ 拡散領域１２６、１２
７及びポリシリコン領域１３０から構成され、ＮＭＯＳ
トランジスタＱ７はＮ+ 拡散領域１３６、１３７及びポ
リシリコン領域１３０から構成される。
【０００９】図２０は、図１８のＰ拡散領域１１６に着
目して寄生サイリスタ構造を表した回路図である。この
構造において、Ｐ+ 拡散領域１１６、Ｎウェル領域１１
１、Ｐ基板とにより寄生ＰＮＰバイポーラトランジスタ
Ｔ１が形成されることになるため、ＰＭＯＳトランジス
タＱ５がオン状態のとき、電源電圧ＶＤＤ１とＶＤＤ２
の間に電位差が生じると、その電位差のためＰＮＰバイ
ポーラトランジスタＴ１に順方向のベース電流が流れる
ことにより、ラッチアップが発生してしまう。
目して寄生サイリスタ構造を表した回路図である。この
構造において、Ｐ+ 拡散領域１１６、Ｎウェル領域１１
１、Ｐ基板とにより寄生ＰＮＰバイポーラトランジスタ
Ｔ１が形成されることになるため、ＰＭＯＳトランジス
タＱ５がオン状態のとき、電源電圧ＶＤＤ１とＶＤＤ２
の間に電位差が生じると、その電位差のためＰＮＰバイ
ポーラトランジスタＴ１に順方向のベース電流が流れる
ことにより、ラッチアップが発生してしまう。
【００１０】図２１はＣＭＯＳＩＣのチップ例を示す平
面図である。同図に示すように、半導体チップ１４５上
に、セル１４１及び１４２、ＶＤＤパッド１４０及びＧ
ＮＤパッド１４３が形成される。したがって、セル１４
１における電源電圧ＶＤＤ１のＶＤＤパッド１４０から
の配線経路の抵抗はＲ５となり、セル１４２における電
源電圧ＶＤＤ２のＶＤＤパッド１４０からの配線経路の
抵抗は（Ｒ５＋Ｒ６）となる。同様に、セル１４２にお
ける接地電圧ＧＮＤ２のＧＮＤパッド１４３からのＧＮ
Ｄ配線経路の抵抗はＲ８となり、セル１４１における接
地電圧ＧＮＤ１のＧＮＤパッド１４３からのＧＮＤ配線
経路の抵抗は（Ｒ７＋Ｒ８）となる。
面図である。同図に示すように、半導体チップ１４５上
に、セル１４１及び１４２、ＶＤＤパッド１４０及びＧ
ＮＤパッド１４３が形成される。したがって、セル１４
１における電源電圧ＶＤＤ１のＶＤＤパッド１４０から
の配線経路の抵抗はＲ５となり、セル１４２における電
源電圧ＶＤＤ２のＶＤＤパッド１４０からの配線経路の
抵抗は（Ｒ５＋Ｒ６）となる。同様に、セル１４２にお
ける接地電圧ＧＮＤ２のＧＮＤパッド１４３からのＧＮ
Ｄ配線経路の抵抗はＲ８となり、セル１４１における接
地電圧ＧＮＤ１のＧＮＤパッド１４３からのＧＮＤ配線
経路の抵抗は（Ｒ７＋Ｒ８）となる。
【００１１】このように、従来のＣＭＯＳＩＣでは、Ｖ
ＤＤ配線経路、ＧＮＤ配線経路の違いに基づく抵抗値の
違いや、各セルへの供給の仕方及び各セルでの動作モー
ドあるいは動作タイミングによって、本来同一電圧値を
とるべきＶＤＤ２とＶＤＤ１との間に電位差は容易に発
生する構造をとるのが一般的である。
ＤＤ配線経路、ＧＮＤ配線経路の違いに基づく抵抗値の
違いや、各セルへの供給の仕方及び各セルでの動作モー
ドあるいは動作タイミングによって、本来同一電圧値を
とるべきＶＤＤ２とＶＤＤ１との間に電位差は容易に発
生する構造をとるのが一般的である。
【００１２】以上のことから、従来のＣＭＯＳ構造のレ
イアウトパターンの場合、容易にラッチアップを発生し
てしまう構造をとる可能性が高いといえる。
イアウトパターンの場合、容易にラッチアップを発生し
てしまう構造をとる可能性が高いといえる。
【００１３】
【発明が解決しようとする課題】このように、ラッチア
ップが発生し易いと言える典型的なレイアウトパターン
例は何通りもあり、さらにこれらの組合せにより、より
発生し易くなるため、ＣＭＯＳ集積回路を設計する際、
ラッチアップが発生しやすい構造のレイアウトパターン
を設計してしまう可能性は高い。
ップが発生し易いと言える典型的なレイアウトパターン
例は何通りもあり、さらにこれらの組合せにより、より
発生し易くなるため、ＣＭＯＳ集積回路を設計する際、
ラッチアップが発生しやすい構造のレイアウトパターン
を設計してしまう可能性は高い。
【００１４】したがって、レイアウトパターン設計後、
ラッチアップが発生しやすいレイアウトパターンである
か否かを検証する必要があるが、従来の検証方法は、ラ
ッチアップが発生しやすい構造の規則性を意識しながら
人手により目視検証を行うのが一般的であった。このた
め、大規模なレイアウトパターンを検証するとなると、
期間も莫大となり目視精度も低下し結果的にラッチアッ
プが発生しやすいレイアウトパターンを見逃してしまう
可能性が多分にある。またラッチアップを起こし易いと
されるレイアウトパターンの定義もノウハウ的なものが
多く、定量的に把握するのが困難で、かつレイアウト時
の禁止項目が多すぎるため、設計者の経験度によっても
その検証能力が大きくばらついてしまうなどの問題点が
あった。
ラッチアップが発生しやすいレイアウトパターンである
か否かを検証する必要があるが、従来の検証方法は、ラ
ッチアップが発生しやすい構造の規則性を意識しながら
人手により目視検証を行うのが一般的であった。このた
め、大規模なレイアウトパターンを検証するとなると、
期間も莫大となり目視精度も低下し結果的にラッチアッ
プが発生しやすいレイアウトパターンを見逃してしまう
可能性が多分にある。またラッチアップを起こし易いと
されるレイアウトパターンの定義もノウハウ的なものが
多く、定量的に把握するのが困難で、かつレイアウト時
の禁止項目が多すぎるため、設計者の経験度によっても
その検証能力が大きくばらついてしまうなどの問題点が
あった。
【００１５】この発明は、上記のような問題点を解消す
るためになされたもので、ＣＭＯＳ構造のレイアウトパ
ターンに対するラッチアップ検証の大幅な効率向上と、
その検証精度が設計経験にかかわらず一率に検証できる
ラッチアップ検証装置及びラッチアップ検証方法を得る
ことを目的とする。
るためになされたもので、ＣＭＯＳ構造のレイアウトパ
ターンに対するラッチアップ検証の大幅な効率向上と、
その検証精度が設計経験にかかわらず一率に検証できる
ラッチアップ検証装置及びラッチアップ検証方法を得る
ことを目的とする。
【００１６】
【課題を解決するための手段】この発明にかかる請求項
１記載のラッチアップ検証装置は、第１の導電型の半導
体基板上に少なくとも１つの第２の導電型のウェル領域
を設けた構造のＣＭＯＳ半導体集積回路のレイアウトパ
ターンを規定したレイアウトパターンデータを付与する
レイアウトパターンデータ付与手段と、前記レイアウト
パターンデータを受け、前記レイアウトパターンデータ
から、第２の導電型のウェル領域と、該ウェル領域の表
面に形成された第１の導電型の第１の半導体領域と、前
記ウェル領域の表面に形成され、かつ所定の電源が電源
配線を介して入力される第２の導電型の第２の半導体領
域上における前記電源配線とのコンタクト領域を抽出す
る半導体領域抽出手段と、前記コンタクト領域と前記第
１の半導体領域との距離に基づき、前記レイアウトパタ
ーンデータで規定されたレイアウトパターンのラッチア
ップ発生の危険性を検証するラッチアップ検証手段とを
備えて構成される。
１記載のラッチアップ検証装置は、第１の導電型の半導
体基板上に少なくとも１つの第２の導電型のウェル領域
を設けた構造のＣＭＯＳ半導体集積回路のレイアウトパ
ターンを規定したレイアウトパターンデータを付与する
レイアウトパターンデータ付与手段と、前記レイアウト
パターンデータを受け、前記レイアウトパターンデータ
から、第２の導電型のウェル領域と、該ウェル領域の表
面に形成された第１の導電型の第１の半導体領域と、前
記ウェル領域の表面に形成され、かつ所定の電源が電源
配線を介して入力される第２の導電型の第２の半導体領
域上における前記電源配線とのコンタクト領域を抽出す
る半導体領域抽出手段と、前記コンタクト領域と前記第
１の半導体領域との距離に基づき、前記レイアウトパタ
ーンデータで規定されたレイアウトパターンのラッチア
ップ発生の危険性を検証するラッチアップ検証手段とを
備えて構成される。
【００１７】望ましくは、請求項２記載のラッチアップ
検証装置のように、前記レイアウトパターン中に存在す
る電源パッド、電源配線、ウェル領域、第１の導電型の
半導体領域及び第２の導電型の半導体領域を前記レイア
ウトパターンから特定する情報からなる抽出ルールを付
与する抽出用ルール付与手段をさらに備え、前記半導体
領域抽出手段は、前記レイアウトパターンデータから、
前記抽出ルールを参照して、前記所定の電源用の電源パ
ッドを抽出して、電源パッド抽出済みレイアウトパター
ンデータを出力する電源パッド抽出手段と、前記電源パ
ッド抽出済みレイアウトパターンデータから、前記抽出
ルールを参照して、前記電源パッドから延設して形成さ
れる前記電源配線を抽出して、電源配線抽出済みのレイ
アウトパターンデータを出力する電源配線抽出手段と、
前記電源配線抽出済みレイアウトパターンデータから、
前記抽出ルールを参照して、前記電源配線に直接接続さ
れる第２の導電型の第２の半導体領域を抽出して、第２
の半導体領域抽出済みのレイアウトパターンデータを出
力する電源接続半導体領域抽出手段と、前記半導体領域
抽出済みレイアウトパターンデータから、前記抽出ルー
ルを参照して、前記第２の半導体領域と前記電源配線と
を接続するコンタクト領域を抽出して、コンタクト領域
抽出済みのレイアウトパターンデータを出力するコンタ
クト領域抽出手段と、前記コンタクト領域抽出済みのレ
イアウトパターンデータから、前記抽出ルールを参照し
て、前記コンタクト領域を含む第２の導電型のウェル領
域を抽出して、ウェル領域抽出済みのレイアウトパター
ンデータを出力するウェル領域抽出手段と、前記ウェル
領域抽出済みのレイアウトパターンデータから、前記抽
出ルールを参照して、前記ウェル領域内にある第１の導
電型の第１の半導体領域を抽出して、ウェル領域内半導
体領域抽出済みのレイアウトパターンデータを出力する
ウェル領域内半導体領域抽出手段とを備え、前記ラッチ
アップ検証手段は、前記ウェル領域内半導体領域抽出済
みのレイアウトパターンデータに基づき、前記コンタク
ト領域と前記第１の半導体領域との距離に基づき、前記
レイアウトパターンデータで規定されたレイアウトパタ
ーンのラッチアップ危険性を検証するように構成しても
よい。
検証装置のように、前記レイアウトパターン中に存在す
る電源パッド、電源配線、ウェル領域、第１の導電型の
半導体領域及び第２の導電型の半導体領域を前記レイア
ウトパターンから特定する情報からなる抽出ルールを付
与する抽出用ルール付与手段をさらに備え、前記半導体
領域抽出手段は、前記レイアウトパターンデータから、
前記抽出ルールを参照して、前記所定の電源用の電源パ
ッドを抽出して、電源パッド抽出済みレイアウトパター
ンデータを出力する電源パッド抽出手段と、前記電源パ
ッド抽出済みレイアウトパターンデータから、前記抽出
ルールを参照して、前記電源パッドから延設して形成さ
れる前記電源配線を抽出して、電源配線抽出済みのレイ
アウトパターンデータを出力する電源配線抽出手段と、
前記電源配線抽出済みレイアウトパターンデータから、
前記抽出ルールを参照して、前記電源配線に直接接続さ
れる第２の導電型の第２の半導体領域を抽出して、第２
の半導体領域抽出済みのレイアウトパターンデータを出
力する電源接続半導体領域抽出手段と、前記半導体領域
抽出済みレイアウトパターンデータから、前記抽出ルー
ルを参照して、前記第２の半導体領域と前記電源配線と
を接続するコンタクト領域を抽出して、コンタクト領域
抽出済みのレイアウトパターンデータを出力するコンタ
クト領域抽出手段と、前記コンタクト領域抽出済みのレ
イアウトパターンデータから、前記抽出ルールを参照し
て、前記コンタクト領域を含む第２の導電型のウェル領
域を抽出して、ウェル領域抽出済みのレイアウトパター
ンデータを出力するウェル領域抽出手段と、前記ウェル
領域抽出済みのレイアウトパターンデータから、前記抽
出ルールを参照して、前記ウェル領域内にある第１の導
電型の第１の半導体領域を抽出して、ウェル領域内半導
体領域抽出済みのレイアウトパターンデータを出力する
ウェル領域内半導体領域抽出手段とを備え、前記ラッチ
アップ検証手段は、前記ウェル領域内半導体領域抽出済
みのレイアウトパターンデータに基づき、前記コンタク
ト領域と前記第１の半導体領域との距離に基づき、前記
レイアウトパターンデータで規定されたレイアウトパタ
ーンのラッチアップ危険性を検証するように構成しても
よい。
【００１８】また、望ましくは、請求項３記載のラッチ
アップ検証装置のように、所定のオーバーサイズ設定デ
ータを付与するオーバーサイズ情報付与手段をさらに備
え、前記ラッチアップ検証手段は、前記ウェル内半導体
領域抽出済みのレイアウトパターンデータから、前記コ
ンタクト領域を中心とし、前記オーバーサイズ設定デー
タで規定された大きさの正方形よりなるオーバーサイズ
領域を設定して、オーバーサイズ領域設定済みレイアウ
トパターンデータを出力するオーバーサイズ領域設定手
段と、前記オーバーサイズ領域設定済みレイアウトパタ
ーンデータから、前記オーバーサイズ領域内に存在しな
い前記第１の半導体領域の有無の検出結果に基づき、前
記レイアウトパターンデータで規定されたレイアウトパ
ターンのラッチアップ発生の危険性を検証するオーバー
サイズ検証手段とを備えてもよい。
アップ検証装置のように、所定のオーバーサイズ設定デ
ータを付与するオーバーサイズ情報付与手段をさらに備
え、前記ラッチアップ検証手段は、前記ウェル内半導体
領域抽出済みのレイアウトパターンデータから、前記コ
ンタクト領域を中心とし、前記オーバーサイズ設定デー
タで規定された大きさの正方形よりなるオーバーサイズ
領域を設定して、オーバーサイズ領域設定済みレイアウ
トパターンデータを出力するオーバーサイズ領域設定手
段と、前記オーバーサイズ領域設定済みレイアウトパタ
ーンデータから、前記オーバーサイズ領域内に存在しな
い前記第１の半導体領域の有無の検出結果に基づき、前
記レイアウトパターンデータで規定されたレイアウトパ
ターンのラッチアップ発生の危険性を検証するオーバー
サイズ検証手段とを備えてもよい。
【００１９】さらに望ましくは、請求項４記載のラッチ
アップ検証装置のように、前記ラッチアップ検証手段に
よる検証結果に基づき、前記前記オーバーサイズ領域内
に存在しない前記第１の半導体領域及び前記ウェル領域
を特徴づけた検証結果情報を出力する検証結果出力手段
をさらに備えてもよい。
アップ検証装置のように、前記ラッチアップ検証手段に
よる検証結果に基づき、前記前記オーバーサイズ領域内
に存在しない前記第１の半導体領域及び前記ウェル領域
を特徴づけた検証結果情報を出力する検証結果出力手段
をさらに備えてもよい。
【００２０】また、請求項５記載のラッチアップ検証装
置は、前記ＣＭＯＳ半導体集積回路は、第１の電源と前
記第１の電源より低電位の電源とを駆動用電源とし、前
記所定の電源は第１の電源であり、前記第１の導電型は
Ｐ型であり、前記第２の導電型はＮ型である。
置は、前記ＣＭＯＳ半導体集積回路は、第１の電源と前
記第１の電源より低電位の電源とを駆動用電源とし、前
記所定の電源は第１の電源であり、前記第１の導電型は
Ｐ型であり、前記第２の導電型はＮ型である。
【００２１】さらにまた、請求項６記載のラッチアップ
検証装置は、前記ＣＭＯＳ半導体集積回路は、第１の電
源と前記第１の電源より低電位の電源とを駆動用電源と
し、前記所定の電源は第２の電源であり、前記第１の導
電型はＮ型であり、前記第２の導電型はＰ型である。
検証装置は、前記ＣＭＯＳ半導体集積回路は、第１の電
源と前記第１の電源より低電位の電源とを駆動用電源と
し、前記所定の電源は第２の電源であり、前記第１の導
電型はＮ型であり、前記第２の導電型はＰ型である。
【００２２】この発明にかかる請求項７記載のラッチア
ップ検証装置は、半導体基板上に少なくとも１つのウェ
ル領域を設けた構造で、第１の電源と前記第１の電源よ
り低電位の電源とを駆動用電源としたＣＭＯＳ半導体集
積回路のレイアウトパターンを規定したレイアウトパタ
ーンデータを付与するレイアウトパターンデータ付与手
段を備え、前記半導体基板と前記少なくとも１つのウェ
ル領域とは導電型式が異なっており、前記レイアウトパ
ターンデータを受け、前記レイアウトパターンデータか
ら、各々が前記第１の電源に直接接続される第１の導電
型の第１の半導体領域及び前記第２の電源に直接接続さ
れる第２の導電型の第２の半導体領域を抽出して、第１
及び第２の半導体領域抽出済みのレイアウトパターンデ
ータを出力する半導体領域抽出手段をさらに備え、前記
第１の半導体領域及び第２の半導体領域のうち、一方の
半導体領域は前記半導体基板の表面に形成され、他方の
半導体領域は前記ウェル領域内に形成され、前記第１の
半導体領域と前記第２の半導体領域との距離に基づき、
前記レイアウトパターンデータで規定されたレイアウト
パターンのラッチアップ発生の危険性を検証するラッチ
アップ検証手段をさらに備えて構成される。
ップ検証装置は、半導体基板上に少なくとも１つのウェ
ル領域を設けた構造で、第１の電源と前記第１の電源よ
り低電位の電源とを駆動用電源としたＣＭＯＳ半導体集
積回路のレイアウトパターンを規定したレイアウトパタ
ーンデータを付与するレイアウトパターンデータ付与手
段を備え、前記半導体基板と前記少なくとも１つのウェ
ル領域とは導電型式が異なっており、前記レイアウトパ
ターンデータを受け、前記レイアウトパターンデータか
ら、各々が前記第１の電源に直接接続される第１の導電
型の第１の半導体領域及び前記第２の電源に直接接続さ
れる第２の導電型の第２の半導体領域を抽出して、第１
及び第２の半導体領域抽出済みのレイアウトパターンデ
ータを出力する半導体領域抽出手段をさらに備え、前記
第１の半導体領域及び第２の半導体領域のうち、一方の
半導体領域は前記半導体基板の表面に形成され、他方の
半導体領域は前記ウェル領域内に形成され、前記第１の
半導体領域と前記第２の半導体領域との距離に基づき、
前記レイアウトパターンデータで規定されたレイアウト
パターンのラッチアップ発生の危険性を検証するラッチ
アップ検証手段をさらに備えて構成される。
【００２３】望ましくは、請求項８記載のラッチアップ
検証装置のように、前記レイアウトパターン中に存在す
る電源パッド、第１及び第２の電源配線、ウェル領域、
第１の導電型の半導体領域及び第２の導電型の半導体領
域を前記レイアウトパターンから特定する情報からなる
抽出ルールを付与する抽出用ルール付与手段をさらに備
え、前記半導体領域抽出手段は、前記レイアウトパター
ンデータから、前記抽出ルールを参照して、前記第１及
び第２の電源用の第１及び第２の電源パッドをそれぞれ
抽出して、電源パッド抽出済みレイアウトパターンデー
タを出力する電源パッド抽出手段と、前記電源パッド抽
出済みレイアウトパターンデータから、前記抽出ルール
を参照して、前記第１及び第２の電源パッドからそれぞ
れ延設して形成される第１及び第２の電源配線を抽出し
て、電源配線抽出済みのレイアウトパターンデータを出
力する電源配線抽出手段と、前記電源配線抽出済みレイ
アウトパターンデータから、前記抽出ルールを参照し
て、前記第１の電源配線に直接接続される第１の導電型
の第１の半導体領域と前記第２の電源配線に直接接続さ
れる第２の導電型の第２の半導体領域とを抽出して、前
記第１及び第２の半導体領域抽出済みレイアウトパター
ンデータを出力する電源接続半導体領域抽出手段とを備
え、前記第１の半導体領域及び第２の半導体領域のう
ち、一方の半導体領域は前記半導体基板の表面に形成さ
れ、他方の半導体領域は前記ウェル領域内に形成され、
前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータより得られ
る前記第１の半導体領域と前記第２の半導体領域との拡
散領域間距離に基づき、前記レイアウトパターンデータ
で規定されたレイアウトパターンのラッチアップ発生の
危険性を検証するように構成してもよい。
検証装置のように、前記レイアウトパターン中に存在す
る電源パッド、第１及び第２の電源配線、ウェル領域、
第１の導電型の半導体領域及び第２の導電型の半導体領
域を前記レイアウトパターンから特定する情報からなる
抽出ルールを付与する抽出用ルール付与手段をさらに備
え、前記半導体領域抽出手段は、前記レイアウトパター
ンデータから、前記抽出ルールを参照して、前記第１及
び第２の電源用の第１及び第２の電源パッドをそれぞれ
抽出して、電源パッド抽出済みレイアウトパターンデー
タを出力する電源パッド抽出手段と、前記電源パッド抽
出済みレイアウトパターンデータから、前記抽出ルール
を参照して、前記第１及び第２の電源パッドからそれぞ
れ延設して形成される第１及び第２の電源配線を抽出し
て、電源配線抽出済みのレイアウトパターンデータを出
力する電源配線抽出手段と、前記電源配線抽出済みレイ
アウトパターンデータから、前記抽出ルールを参照し
て、前記第１の電源配線に直接接続される第１の導電型
の第１の半導体領域と前記第２の電源配線に直接接続さ
れる第２の導電型の第２の半導体領域とを抽出して、前
記第１及び第２の半導体領域抽出済みレイアウトパター
ンデータを出力する電源接続半導体領域抽出手段とを備
え、前記第１の半導体領域及び第２の半導体領域のう
ち、一方の半導体領域は前記半導体基板の表面に形成さ
れ、他方の半導体領域は前記ウェル領域内に形成され、
前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータより得られ
る前記第１の半導体領域と前記第２の半導体領域との拡
散領域間距離に基づき、前記レイアウトパターンデータ
で規定されたレイアウトパターンのラッチアップ発生の
危険性を検証するように構成してもよい。
【００２４】さらに望ましくは、請求項９記載のラッチ
アップ検証装置のように、検証用の基準距離を規定した
距離データを付与する距離データ付与手段をらに備え、
前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータから得られ
る前記第１の半導体領域と前記第２の半導体領域との前
記拡散領域間距離と、前記距離データから得られる前記
基準距離との比較検証を行いその比較結果に基づき、前
記レイアウトパターンデータで規定されたレイアウトパ
ターンのラッチアップ発生の危険性を検証するように構
成してもよい。
アップ検証装置のように、検証用の基準距離を規定した
距離データを付与する距離データ付与手段をらに備え、
前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータから得られ
る前記第１の半導体領域と前記第２の半導体領域との前
記拡散領域間距離と、前記距離データから得られる前記
基準距離との比較検証を行いその比較結果に基づき、前
記レイアウトパターンデータで規定されたレイアウトパ
ターンのラッチアップ発生の危険性を検証するように構
成してもよい。
【００２５】また、請求項１０記載のラッチアップ検証
装置のように、前記距離データ付与手段は、前記レイア
ウトパターンデータ受け、前記レイアウトパターンデー
タで規定されるレイアウトパターンを表示するレイアウ
トパターン表示手段と、前記レイアウトパターン表示手
段で表示されたレイアウトパターン上に対し、所定の領
域区分操作を行うことにより、前記レイアウトパターン
を第１〜第ｎ（ｎ≧２）の部分領域に区分する領域区分
手段と、前記第１〜第ｎの区分領域それぞれに対する検
証用の第１〜第ｎの部分基準距離を決定する部分基準距
離決定手段とを備え、前記ラッチアップ検証手段は、第
ｉ（１≦ｉ≦ｎ）の部分領域においては第ｉの部分基準
距離を前記基準距離として、前記比較検証を行うように
してもよい。
装置のように、前記距離データ付与手段は、前記レイア
ウトパターンデータ受け、前記レイアウトパターンデー
タで規定されるレイアウトパターンを表示するレイアウ
トパターン表示手段と、前記レイアウトパターン表示手
段で表示されたレイアウトパターン上に対し、所定の領
域区分操作を行うことにより、前記レイアウトパターン
を第１〜第ｎ（ｎ≧２）の部分領域に区分する領域区分
手段と、前記第１〜第ｎの区分領域それぞれに対する検
証用の第１〜第ｎの部分基準距離を決定する部分基準距
離決定手段とを備え、前記ラッチアップ検証手段は、第
ｉ（１≦ｉ≦ｎ）の部分領域においては第ｉの部分基準
距離を前記基準距離として、前記比較検証を行うように
してもよい。
【００２６】また、請求項１１記載のラッチアップ検証
装置は、ｎ＝２であり、前記領域区分手段は、前記レイ
アウトパターン表示手段で表示されたレイアウトパター
ン上に２つの選択点が入力可能であり、前記２つの選択
点を対角とした矩形領域を第１の部分領域とし、それ以
外の領域を第２の部分領域としている。
装置は、ｎ＝２であり、前記領域区分手段は、前記レイ
アウトパターン表示手段で表示されたレイアウトパター
ン上に２つの選択点が入力可能であり、前記２つの選択
点を対角とした矩形領域を第１の部分領域とし、それ以
外の領域を第２の部分領域としている。
【００２７】さらに望ましくは、請求項１２記載のラッ
チアップ検証装置のように、前記ラッチアップ検証手段
による検証結果に基づき、前記拡散領域間距離が前記基
準距離より短い関係にある前記第１及び第２の半導体領
域を特徴づけた検証結果情報を出力する検証結果出力手
段をさらに備えてもよい。
チアップ検証装置のように、前記ラッチアップ検証手段
による検証結果に基づき、前記拡散領域間距離が前記基
準距離より短い関係にある前記第１及び第２の半導体領
域を特徴づけた検証結果情報を出力する検証結果出力手
段をさらに備えてもよい。
【００２８】この発明にかかる請求項１３記載のラッチ
アップ検証装置は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するレイアウトパターンデータ付与
手段を備え、前記半導体基板と前記少なくとも１つのウ
ェル領域とは導電型式が異なっており、前記レイアウト
パターンデータを受け、前記レイアウトパターンデータ
から、各々が前記第１及び第２の電源に接続されていな
い信号配線に接続される第１の導電型の第１の半導体領
域及び第２の導電型の第２の半導体領域を抽出して、第
１及び第２の半導体領域抽出済みのレイアウトパターン
データを出力する半導体領域抽出手段をさらに備え、前
記第１の半導体領域及び第２の半導体領域のうち、一方
の半導体領域は前記半導体基板の表面に形成され、他方
の半導体領域は前記ウェル領域内に形成され、前記第１
の半導体領域及び前記第２の半導体領域と前記信号配線
の接続状況に基づき、前記レイアウトパターンデータで
規定されたレイアウトパターンのラッチアップ発生の危
険性を検証するラッチアップ検証手段をさらに備えて構
成される。
アップ検証装置は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するレイアウトパターンデータ付与
手段を備え、前記半導体基板と前記少なくとも１つのウ
ェル領域とは導電型式が異なっており、前記レイアウト
パターンデータを受け、前記レイアウトパターンデータ
から、各々が前記第１及び第２の電源に接続されていな
い信号配線に接続される第１の導電型の第１の半導体領
域及び第２の導電型の第２の半導体領域を抽出して、第
１及び第２の半導体領域抽出済みのレイアウトパターン
データを出力する半導体領域抽出手段をさらに備え、前
記第１の半導体領域及び第２の半導体領域のうち、一方
の半導体領域は前記半導体基板の表面に形成され、他方
の半導体領域は前記ウェル領域内に形成され、前記第１
の半導体領域及び前記第２の半導体領域と前記信号配線
の接続状況に基づき、前記レイアウトパターンデータで
規定されたレイアウトパターンのラッチアップ発生の危
険性を検証するラッチアップ検証手段をさらに備えて構
成される。
【００２９】望ましくは、請求項１４記載のラッチアッ
プ検証装置のように、前記レイアウトパターン中に存在
する前記第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域を前記レイアウトパター
ンから特定する情報からなる抽出ルールを付与する抽出
用ルール付与手段をさらに備え、前記半導体領域抽出手
段は、前記レイアウトパターンデータから、前記抽出ル
ールを参照して、前記信号パッドを抽出して、信号パッ
ド抽出済みレイアウトパターンデータを出力する信号パ
ッド抽出手段と、前記信号パッド抽出済みレイアウトパ
ターンデータから、前記抽出ルールを参照して、前記信
号パッドからそれぞれ延設して形成される少なくとも１
つの信号配線を抽出して、信号配線抽出済みのレイアウ
トパターンデータを出力する信号線抽出手段と、前記信
号配線抽出済みレイアウトパターンデータから、前記抽
出ルールを参照して、前記信号配線に直接接続される第
１の導電型の第１の半導体領域及び第２の導電型の第２
の半導体領域とを抽出して、前記第１及び第２の半導体
領域抽出済みレイアウトパターンデータを出力する信号
線接続半導体領域抽出手段とを備え、前記第１の半導体
領域及び第２の半導体領域のうち、一方の半導体領域は
前記半導体基板の表面に形成され、他方の半導体領域は
前記ウェル領域内に形成され、前記ラッチアップ検証手
段は、前記第１及び第２の半導体領域抽出済みのレイア
ウトパターンデータより得られる前記第１の半導体領域
と前記第２の半導体領域とが同一の前記信号配線に接続
されているか否かに基づき、前記レイアウトパターンデ
ータで規定されたレイアウトパターンのラッチアップ発
生の危険性を検証するように構成してもよい。
プ検証装置のように、前記レイアウトパターン中に存在
する前記第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域を前記レイアウトパター
ンから特定する情報からなる抽出ルールを付与する抽出
用ルール付与手段をさらに備え、前記半導体領域抽出手
段は、前記レイアウトパターンデータから、前記抽出ル
ールを参照して、前記信号パッドを抽出して、信号パッ
ド抽出済みレイアウトパターンデータを出力する信号パ
ッド抽出手段と、前記信号パッド抽出済みレイアウトパ
ターンデータから、前記抽出ルールを参照して、前記信
号パッドからそれぞれ延設して形成される少なくとも１
つの信号配線を抽出して、信号配線抽出済みのレイアウ
トパターンデータを出力する信号線抽出手段と、前記信
号配線抽出済みレイアウトパターンデータから、前記抽
出ルールを参照して、前記信号配線に直接接続される第
１の導電型の第１の半導体領域及び第２の導電型の第２
の半導体領域とを抽出して、前記第１及び第２の半導体
領域抽出済みレイアウトパターンデータを出力する信号
線接続半導体領域抽出手段とを備え、前記第１の半導体
領域及び第２の半導体領域のうち、一方の半導体領域は
前記半導体基板の表面に形成され、他方の半導体領域は
前記ウェル領域内に形成され、前記ラッチアップ検証手
段は、前記第１及び第２の半導体領域抽出済みのレイア
ウトパターンデータより得られる前記第１の半導体領域
と前記第２の半導体領域とが同一の前記信号配線に接続
されているか否かに基づき、前記レイアウトパターンデ
ータで規定されたレイアウトパターンのラッチアップ発
生の危険性を検証するように構成してもよい。
【００３０】さらに望ましくは、請求項１５記載のラッ
チアップ検証装置のように、前記ラッチアップ検証手段
による検証結果に基づき、同一信号配線に接続される前
記第１の半導体領域と前記第２の半導体領域とを特徴づ
けた検証結果情報を出力する検証結果出力手段をさらに
備えてもよい。
チアップ検証装置のように、前記ラッチアップ検証手段
による検証結果に基づき、同一信号配線に接続される前
記第１の半導体領域と前記第２の半導体領域とを特徴づ
けた検証結果情報を出力する検証結果出力手段をさらに
備えてもよい。
【００３１】この発明にかかる請求項１６記載のラッチ
アップ検証方法は、第１の導電型の半導体基板上に少な
くとも１つの第２の導電型のウェル領域を設けた構造の
ＣＭＯＳ半導体集積回路のレイアウトパターンを規定し
たレイアウトパターンデータを付与するステップと、前
記レイアウトパターンデータを受け、前記レイアウトパ
ターンデータから、第２の導電型のウェル領域と、該ウ
ェル領域の表面に形成された第１の導電型の第１の半導
体領域と、前記ウェル領域の表面に形成され、かつ所定
の電源が電源配線を介して入力される第２の導電型の第
２の半導体領域上における前記電源配線とのコンタクト
領域を抽出するステップと、前記コンタクト領域と前記
第１の半導体領域との距離に基づき、前記レイアウトパ
ターンデータで規定されたレイアウトパターンのラッチ
アップ発生の危険性を検証するステップとを備えて構成
される。
アップ検証方法は、第１の導電型の半導体基板上に少な
くとも１つの第２の導電型のウェル領域を設けた構造の
ＣＭＯＳ半導体集積回路のレイアウトパターンを規定し
たレイアウトパターンデータを付与するステップと、前
記レイアウトパターンデータを受け、前記レイアウトパ
ターンデータから、第２の導電型のウェル領域と、該ウ
ェル領域の表面に形成された第１の導電型の第１の半導
体領域と、前記ウェル領域の表面に形成され、かつ所定
の電源が電源配線を介して入力される第２の導電型の第
２の半導体領域上における前記電源配線とのコンタクト
領域を抽出するステップと、前記コンタクト領域と前記
第１の半導体領域との距離に基づき、前記レイアウトパ
ターンデータで規定されたレイアウトパターンのラッチ
アップ発生の危険性を検証するステップとを備えて構成
される。
【００３２】この発明にかかる請求項１７記載のラッチ
アップ検証方法は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するステップを備え、前記半導体基
板と前記少なくとも１つのウェル領域とは導電型式が異
なっており、前記レイアウトパターンデータを受け、前
記レイアウトパターンデータから、各々が前記第１の電
源に直接接続される第１の導電型の第１の半導体領域及
び前記第２の電源に直接接続される第２の導電型の第２
の半導体領域を抽出して、第１及び第２の半導体領域抽
出済みのレイアウトパターンデータを出力するステップ
をさらに備え、前記第１の半導体領域及び第２の半導体
領域のうち、一方の半導体領域は前記半導体基板の表面
に形成され、他方の半導体領域は前記ウェル領域内に形
成され、前記第１の半導体領域と前記第２の半導体領域
との距離に基づき、前記レイアウトパターンデータで規
定されたレイアウトパターンのラッチアップ発生の危険
性を検証するステップをさらに備えて構成される。
アップ検証方法は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するステップを備え、前記半導体基
板と前記少なくとも１つのウェル領域とは導電型式が異
なっており、前記レイアウトパターンデータを受け、前
記レイアウトパターンデータから、各々が前記第１の電
源に直接接続される第１の導電型の第１の半導体領域及
び前記第２の電源に直接接続される第２の導電型の第２
の半導体領域を抽出して、第１及び第２の半導体領域抽
出済みのレイアウトパターンデータを出力するステップ
をさらに備え、前記第１の半導体領域及び第２の半導体
領域のうち、一方の半導体領域は前記半導体基板の表面
に形成され、他方の半導体領域は前記ウェル領域内に形
成され、前記第１の半導体領域と前記第２の半導体領域
との距離に基づき、前記レイアウトパターンデータで規
定されたレイアウトパターンのラッチアップ発生の危険
性を検証するステップをさらに備えて構成される。
【００３３】この発明にかかる請求項１８記載のラッチ
アップ検証方法は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するステップを備え、前記半導体基
板と前記少なくとも１つのウェル領域とは導電型式が異
なっており、前記レイアウトパターンデータを受け、前
記レイアウトパターンデータから、各々が前記第１及び
第２の電源に接続されていない信号配線に接続される第
１の導電型の第１の半導体領域及び第２の導電型の第２
の半導体領域を抽出して、第１及び第２の半導体領域抽
出済みのレイアウトパターンデータを出力するステップ
をさらに備え、前記第１の半導体領域及び第２の半導体
領域のうち、一方の半導体領域は前記半導体基板の表面
に形成され、他方の半導体領域は前記ウェル領域内に形
成され、前記第１の半導体領域及び前記第２の半導体領
域と前記信号配線の接続状況に基づき、前記レイアウト
パターンデータで規定されたレイアウトパターンのラッ
チアップ発生の危険性を検証するステップをさらに備え
て構成される。
アップ検証方法は、半導体基板上に少なくとも１つのウ
ェル領域を設けた構造で、第１の電源と前記第１の電源
より低電位の電源とを駆動用電源としたＣＭＯＳ半導体
集積回路のレイアウトパターンを規定したレイアウトパ
ターンデータを付与するステップを備え、前記半導体基
板と前記少なくとも１つのウェル領域とは導電型式が異
なっており、前記レイアウトパターンデータを受け、前
記レイアウトパターンデータから、各々が前記第１及び
第２の電源に接続されていない信号配線に接続される第
１の導電型の第１の半導体領域及び第２の導電型の第２
の半導体領域を抽出して、第１及び第２の半導体領域抽
出済みのレイアウトパターンデータを出力するステップ
をさらに備え、前記第１の半導体領域及び第２の半導体
領域のうち、一方の半導体領域は前記半導体基板の表面
に形成され、他方の半導体領域は前記ウェル領域内に形
成され、前記第１の半導体領域及び前記第２の半導体領
域と前記信号配線の接続状況に基づき、前記レイアウト
パターンデータで規定されたレイアウトパターンのラッ
チアップ発生の危険性を検証するステップをさらに備え
て構成される。
【００３４】
【作用】この発明の請求項１記載のラッチアップ検証装
置によれば、ラッチアップ検証手段により、ウェル領域
の表面に形成された第２の半導体領域のコンタクト領域
と半導体基板の表面に形成された第１の半導体領域との
距離を検証材料としている。
置によれば、ラッチアップ検証手段により、ウェル領域
の表面に形成された第２の半導体領域のコンタクト領域
と半導体基板の表面に形成された第１の半導体領域との
距離を検証材料としている。
【００３５】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型のの第２の半導体領域の
うち一方の半導体領域、第２の導電型のウェル領域及び
第１の導電型の半導体基板とからなる寄生バイポーラト
ランジスタのＰＮ接合が順バイアスされやすい構造であ
るか否かをを検証することができる。
の半導体領域及び第２の導電型のの第２の半導体領域の
うち一方の半導体領域、第２の導電型のウェル領域及び
第１の導電型の半導体基板とからなる寄生バイポーラト
ランジスタのＰＮ接合が順バイアスされやすい構造であ
るか否かをを検証することができる。
【００３６】また、請求項２記載のラッチアップ検証装
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、電源配線、ウェル領域、第１の導
電型の半導体領域及び第２の導電型の半導体領域をレイ
アウトパターンから特定する情報からなる抽出ルールを
付与するため、この抽出ルールを参照することにより、
半導体領域抽出手段を構成する各手段は、レイアウトパ
ターン上の所望の箇所を正確に抽出することができる。
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、電源配線、ウェル領域、第１の導
電型の半導体領域及び第２の導電型の半導体領域をレイ
アウトパターンから特定する情報からなる抽出ルールを
付与するため、この抽出ルールを参照することにより、
半導体領域抽出手段を構成する各手段は、レイアウトパ
ターン上の所望の箇所を正確に抽出することができる。
【００３７】また、請求項３記載のラッチアップ検証装
置のオーバーサイズ情報付与手段は所定のオーバーサイ
ズ設定データを付与し、上記ラッチアップ検証手段のオ
ーバーサイズ検証手段は、コンタクト領域を中心として
所定のオーバーサイズデータで規定された大きさの正方
形よりなるオーバーサイズ領域内に存在しない第１の半
導体領域の有無の検出結果に基づき、ラッチアップ検証
を行っているため、比較基準であるオーバーサイズデー
タをオーバーサイズ情報付与手段から付与することがで
きる。
置のオーバーサイズ情報付与手段は所定のオーバーサイ
ズ設定データを付与し、上記ラッチアップ検証手段のオ
ーバーサイズ検証手段は、コンタクト領域を中心として
所定のオーバーサイズデータで規定された大きさの正方
形よりなるオーバーサイズ領域内に存在しない第１の半
導体領域の有無の検出結果に基づき、ラッチアップ検証
を行っているため、比較基準であるオーバーサイズデー
タをオーバーサイズ情報付与手段から付与することがで
きる。
【００３８】さらに、請求項４記載のラッチアップ検証
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、オーバーサイズ領域内に存在しな
い第１の半導体領域を特徴づけた検証結果情報を出力す
るため、ラッチアップ発生の危険性のある箇所を容易に
認識することができる。
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、オーバーサイズ領域内に存在しな
い第１の半導体領域を特徴づけた検証結果情報を出力す
るため、ラッチアップ発生の危険性のある箇所を容易に
認識することができる。
【００３９】また、請求項５記載のラッチアップ検証装
置のＣＭＯＳ半導体集積回路は、第１の電源と第１の電
源より低電位の電源とを駆動用電源とし、所定の電源は
第１の電源であり、第１の導電型はＰ型であり、第２の
導電型はＮ型である。すなわち、Ｐ型基板上にＮ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路をラ
ッチアップ検証の対象としている。
置のＣＭＯＳ半導体集積回路は、第１の電源と第１の電
源より低電位の電源とを駆動用電源とし、所定の電源は
第１の電源であり、第１の導電型はＰ型であり、第２の
導電型はＮ型である。すなわち、Ｐ型基板上にＮ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路をラ
ッチアップ検証の対象としている。
【００４０】さらに、請求項６記載のラッチアップ検証
装置のＣＭＯＳ半導体集積回路は、第１の電源と第１の
電源より低電位の電源とを駆動用電源とし、所定の電源
は第２の電源であり、第１の導電型はＮ型であり、第２
の導電型はＰ型である。すなわち、Ｎ型基板上にＰ型ウ
ェル領域が形成された構造のＣＭＯＳ半導体集積回路を
ラッチアップ検証の対象としている。
装置のＣＭＯＳ半導体集積回路は、第１の電源と第１の
電源より低電位の電源とを駆動用電源とし、所定の電源
は第２の電源であり、第１の導電型はＮ型であり、第２
の導電型はＰ型である。すなわち、Ｎ型基板上にＰ型ウ
ェル領域が形成された構造のＣＭＯＳ半導体集積回路を
ラッチアップ検証の対象としている。
【００４１】この発明の請求項７記載のラッチアップ検
証装置のラッチアップ検証手段は、第１の電源に直接接
続される第１の導電型の第１の半導体領域と第２の電源
に直接接続される第２の導電型の第２の半導体領域との
距離を検証材料としている。
証装置のラッチアップ検証手段は、第１の電源に直接接
続される第１の導電型の第１の半導体領域と第２の電源
に直接接続される第２の導電型の第２の半導体領域との
距離を検証材料としている。
【００４２】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かをを検証することができ
る。
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かをを検証することができ
る。
【００４３】また、請求項８記載のラッチアップ検証装
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、第１及び第２の電源配線、ウェル
領域、第１の導電型の半導体領域及び第２の導電型の半
導体領域をレイアウトパターンから特定する情報からな
る抽出ルールを付与するため、この抽出ルールを参照す
ることにより、半導体領域抽出手段を構成する各手段
は、レイアウトパターン上の所望の箇所を正確に抽出す
ることができる。
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、第１及び第２の電源配線、ウェル
領域、第１の導電型の半導体領域及び第２の導電型の半
導体領域をレイアウトパターンから特定する情報からな
る抽出ルールを付与するため、この抽出ルールを参照す
ることにより、半導体領域抽出手段を構成する各手段
は、レイアウトパターン上の所望の箇所を正確に抽出す
ることができる。
【００４４】さらに、請求項９記載のラッチアップ検証
装置の距離データ付与手段は、検証用の基準距離を規定
した距離データを付与し、上記ラッチアップ検証手段の
第１及び第２の半導体領域抽出済みのレイアウトパター
ンデータから得られる第１の半導体領域と第２の半導体
領域との拡散領域間距離と、距離データから得られる基
準距離との比較検証を行いその比較結果に基づき、ラッ
チアップ検証を行うため、比較基準である距離データを
距離データ付与手段から付与することができる。
装置の距離データ付与手段は、検証用の基準距離を規定
した距離データを付与し、上記ラッチアップ検証手段の
第１及び第２の半導体領域抽出済みのレイアウトパター
ンデータから得られる第１の半導体領域と第２の半導体
領域との拡散領域間距離と、距離データから得られる基
準距離との比較検証を行いその比較結果に基づき、ラッ
チアップ検証を行うため、比較基準である距離データを
距離データ付与手段から付与することができる。
【００４５】また、請求項１０記載のラッチアップ検証
装置は、レイアウトパターン表示手段で表示されたレイ
アウトパターン上に対し、所定の領域区分を操作を行う
ことにより、レイアウトパターンを第１〜第ｎ（ｎ≧
２）の部分領域に区分する領域区分手段と、第１〜第ｎ
の区分領域それぞれに対する検証用の第１〜第ｎの部分
基準距離を決定する部分基準距離決定手段とを備えてお
り、ラッチアップ検証手段は、第ｉ（１≦ｉ≦ｎ）の部
分領域においては第ｉの部分基準距離を基準距離とし
て、比較検証を行うため、レイアウトパターンを形成す
る第１〜第ｎの区分領域それぞれに異なる値の基準距離
に用いてラッチアップ検証を行うことができる。
装置は、レイアウトパターン表示手段で表示されたレイ
アウトパターン上に対し、所定の領域区分を操作を行う
ことにより、レイアウトパターンを第１〜第ｎ（ｎ≧
２）の部分領域に区分する領域区分手段と、第１〜第ｎ
の区分領域それぞれに対する検証用の第１〜第ｎの部分
基準距離を決定する部分基準距離決定手段とを備えてお
り、ラッチアップ検証手段は、第ｉ（１≦ｉ≦ｎ）の部
分領域においては第ｉの部分基準距離を基準距離とし
て、比較検証を行うため、レイアウトパターンを形成す
る第１〜第ｎの区分領域それぞれに異なる値の基準距離
に用いてラッチアップ検証を行うことができる。
【００４６】さらに、請求項１１記載のラッチアップ検
証装置の領域区分手段は、レイアウトパターン表示手段
で表示されたレイアウトパターン上に２つの選択点が入
力可能であり、２つの選択点を対角とした矩形領域を第
１の部分領域とし、それ以外の領域を第２の部分領域と
しているため、比較的簡単にレイアウトパターンを第１
の部分領域と第２の部分領域とに区分することができ
る。
証装置の領域区分手段は、レイアウトパターン表示手段
で表示されたレイアウトパターン上に２つの選択点が入
力可能であり、２つの選択点を対角とした矩形領域を第
１の部分領域とし、それ以外の領域を第２の部分領域と
しているため、比較的簡単にレイアウトパターンを第１
の部分領域と第２の部分領域とに区分することができ
る。
【００４７】さらにまた、請求項１２記載のラッチアッ
プ検証装置の検証結果出力手段は、ラッチアップ検証手
段による検証結果に基づき、拡散領域間距離が基準距離
より短い関係にある第１及び第２の半導体領域を特徴づ
けた検証結果情報を出力するため、ラッチアップ発生の
危険性のある箇所を容易に認識することができる。
プ検証装置の検証結果出力手段は、ラッチアップ検証手
段による検証結果に基づき、拡散領域間距離が基準距離
より短い関係にある第１及び第２の半導体領域を特徴づ
けた検証結果情報を出力するため、ラッチアップ発生の
危険性のある箇所を容易に認識することができる。
【００４８】この発明の請求項１３記載のラッチアップ
検証装置のラッチアップ検証手段は、第１及び第２の電
源に接続されていない信号配線に接続される第１の導電
型の第１の半導体領域及び第２の導電型の第２の半導体
領域信号配線の接続状況を検証材料としている。
検証装置のラッチアップ検証手段は、第１及び第２の電
源に接続されていない信号配線に接続される第１の導電
型の第１の半導体領域及び第２の導電型の第２の半導体
領域信号配線の接続状況を検証材料としている。
【００４９】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かを検証することができ
る。
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かを検証することができ
る。
【００５０】また、請求項１４記載のラッチアップ検証
装置の抽出用ルール付与手段は、レイアウトパターン中
に存在する第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域をレイアウトパターンか
ら特定する情報からなる抽出ルールを付与するため、こ
の抽出ルールを参照することにより、半導体領域抽出手
段を構成する各手段は、レイアウトパターン上の所望の
箇所を正確に抽出することができる。
装置の抽出用ルール付与手段は、レイアウトパターン中
に存在する第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域をレイアウトパターンか
ら特定する情報からなる抽出ルールを付与するため、こ
の抽出ルールを参照することにより、半導体領域抽出手
段を構成する各手段は、レイアウトパターン上の所望の
箇所を正確に抽出することができる。
【００５１】また、請求項１５記載のラッチアップ検証
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、同一信号配線に接続される第１の
半導体領域と第２の半導体領域とを特徴づけた検証結果
情報を出力するため、ラッチアップ発生の危険性のある
箇所を容易に認識することができる。
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、同一信号配線に接続される第１の
半導体領域と第２の半導体領域とを特徴づけた検証結果
情報を出力するため、ラッチアップ発生の危険性のある
箇所を容易に認識することができる。
【００５２】この発明の請求項１６記載のラッチアップ
検証方法によれば、ウェル領域の表面に形成された第２
の半導体領域のコンタクト領域と半導体基板の表面に形
成された第１の半導体領域との距離を検証材料としてい
る。
検証方法によれば、ウェル領域の表面に形成された第２
の半導体領域のコンタクト領域と半導体基板の表面に形
成された第１の半導体領域との距離を検証材料としてい
る。
【００５３】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型のの第２の半導体領域の
うち一方の半導体領域、第２の導電型のウェル領域及び
第１の導電型の半導体基板とからなる寄生バイポーラト
ランジスタのＰＮ接合が順バイアスされやすい構造であ
るか否かをを検証することができる。
の半導体領域及び第２の導電型のの第２の半導体領域の
うち一方の半導体領域、第２の導電型のウェル領域及び
第１の導電型の半導体基板とからなる寄生バイポーラト
ランジスタのＰＮ接合が順バイアスされやすい構造であ
るか否かをを検証することができる。
【００５４】この発明の請求項１７記載のラッチアップ
検証方法は、第１の電源に直接接続される第１の導電型
の第１の半導体領域と第２の電源に直接接続される第２
の導電型の第２の半導体領域との距離を検証材料として
いる。
検証方法は、第１の電源に直接接続される第１の導電型
の第１の半導体領域と第２の電源に直接接続される第２
の導電型の第２の半導体領域との距離を検証材料として
いる。
【００５５】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かをを検証することができ
る。
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かをを検証することができ
る。
【００５６】この発明の請求項１８記載のラッチアップ
検証方法は、第１及び第２の電源に接続されていない信
号配線に接続される第１の導電型の第１の半導体領域及
び第２の導電型の第２の半導体領域信号配線の接続状況
を検証材料としている。
検証方法は、第１及び第２の電源に接続されていない信
号配線に接続される第１の導電型の第１の半導体領域及
び第２の導電型の第２の半導体領域信号配線の接続状況
を検証材料としている。
【００５７】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かを検証することができ
る。
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、ウェル領域及び半導体基板とから
なる寄生バイポーラトランジスタのＰＮ接合が順バイア
スされやすい構造であるか否かを検証することができ
る。
【００５８】
【実施例】＜第１の実施例＞図１は、この発明の第１の
実施例であるラッチアップ検証装置の構成を示すブロッ
ク図である。
実施例であるラッチアップ検証装置の構成を示すブロッ
ク図である。
【００５９】同図に示すように、抽出ルール付与部２０
より、ＶＤＤパッド情報、ＶＤＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＮウェ
ル情報等を含んだ各種抽出用ルールＤ２を、ＶＤＤパッ
ド抽出部１１、ＶＤＤ配線抽出部１２、Ｎ+ 拡散領域抽
出部１３、コンタクト領域抽出部１４、Ｎウェル領域抽
出部１５及びＮウェル内Ｐ+ 拡散領域抽出部１６に出力
する。各抽出部１１〜１６は、抽出ルール付与部２０か
らの各種抽出用ルールＤ２を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
より、ＶＤＤパッド情報、ＶＤＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＮウェ
ル情報等を含んだ各種抽出用ルールＤ２を、ＶＤＤパッ
ド抽出部１１、ＶＤＤ配線抽出部１２、Ｎ+ 拡散領域抽
出部１３、コンタクト領域抽出部１４、Ｎウェル領域抽
出部１５及びＮウェル内Ｐ+ 拡散領域抽出部１６に出力
する。各抽出部１１〜１６は、抽出ルール付与部２０か
らの各種抽出用ルールＤ２を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
【００６０】ＶＤＤパッド抽出部１１は、図示しないレ
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ２のＶＤＤパッド情報を用いて
ＶＤＤパッドを抽出して、ＶＤＤパッド抽出済みのレイ
アウトパターンデータＤ１をＶＤＤ配線抽出部１２に出
力する。
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ２のＶＤＤパッド情報を用いて
ＶＤＤパッドを抽出して、ＶＤＤパッド抽出済みのレイ
アウトパターンデータＤ１をＶＤＤ配線抽出部１２に出
力する。
【００６１】ＶＤＤ配線抽出部１２はＶＤＤパッド抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ２のＶＤＤ配線情報を用いて、ＶＤＤパッドか
ら延設して形成されるＶＤＤ配線を抽出してＶＤＤ配線
抽出済みのレイアウトパターンデータＤ１をＮ+ 拡散領
域抽出部１３に出力する。
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ２のＶＤＤ配線情報を用いて、ＶＤＤパッドか
ら延設して形成されるＶＤＤ配線を抽出してＶＤＤ配線
抽出済みのレイアウトパターンデータＤ１をＮ+ 拡散領
域抽出部１３に出力する。
【００６２】Ｎ+ 拡散領域抽出部１３は、ＶＤＤ配線抽
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ２のＮ+ 拡散領域情報を用いて、ＶＤＤ配線
で直接接続されたＮ+ 拡散領域を抽出してＶＤＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をコンタクト領域抽出部１４に出力する。
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ２のＮ+ 拡散領域情報を用いて、ＶＤＤ配線
で直接接続されたＮ+ 拡散領域を抽出してＶＤＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をコンタクト領域抽出部１４に出力する。
【００６３】コンタクト領域抽出部１４は、Ｎ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ２のコンタクト情報を用いて、Ｎ+ 拡散
領域抽出部１３で抽出したＮ+ 拡散領域のコンタクト領
域を抽出して、コンタクト領域抽出済みのレイアウトパ
ターンデータＤ１をＮウェル領域抽出部１５に出力す
る。
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ２のコンタクト情報を用いて、Ｎ+ 拡散
領域抽出部１３で抽出したＮ+ 拡散領域のコンタクト領
域を抽出して、コンタクト領域抽出済みのレイアウトパ
ターンデータＤ１をＮウェル領域抽出部１５に出力す
る。
【００６４】Ｎウェル領域抽出部１５は、コンタクト領
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ２のＮウェル情報を用いて、コンタクト
領域抽出部１４で抽出されたコンタクト領域を含んだＮ
ウェル領域を抽出して、Ｎウェル領域抽出済みのレイア
ウトパターンデータＤ１をＮウェル内Ｐ+ 拡散領域抽出
部１６に出力する。
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ２のＮウェル情報を用いて、コンタクト
領域抽出部１４で抽出されたコンタクト領域を含んだＮ
ウェル領域を抽出して、Ｎウェル領域抽出済みのレイア
ウトパターンデータＤ１をＮウェル内Ｐ+ 拡散領域抽出
部１６に出力する。
【００６５】Ｎウェル内Ｐ+ 拡散領域抽出部１６は、Ｎ
ウェル抽出済みのレイアウトパターンデータＤ１から、
各種抽出用ルールＤ２のＰ+ 拡散領域情報を用いて、Ｎ
ウェル領域の上層部に設けられたＰ+ 拡散領域を抽出し
てＰ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をオーバサイズ領域設定部１７に出力する。
ウェル抽出済みのレイアウトパターンデータＤ１から、
各種抽出用ルールＤ２のＰ+ 拡散領域情報を用いて、Ｎ
ウェル領域の上層部に設けられたＰ+ 拡散領域を抽出し
てＰ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をオーバサイズ領域設定部１７に出力する。
【００６６】一方、オーバーサイズ情報付与部２１は、
検証データとなるオーバーサイズ設定データＤ３をオー
バーサイズ領域設定部１７に出力する。なお、オーバー
サイズ設定データＤ３は、半導体基板の不純物濃度及び
ウェル領域の不純物濃度に基づき、ＣＭＯＳ半導体集積
回路の実用に適合した値に決定される。
検証データとなるオーバーサイズ設定データＤ３をオー
バーサイズ領域設定部１７に出力する。なお、オーバー
サイズ設定データＤ３は、半導体基板の不純物濃度及び
ウェル領域の不純物濃度に基づき、ＣＭＯＳ半導体集積
回路の実用に適合した値に決定される。
【００６７】オーバサイズ領域設定部１７は、Ｎウェル
内Ｐ+ 拡散領域抽出部１６より得たレイアウトパターン
データＤ１から、オーバーサイズ設定データＤ３を用い
て、ＶＤＤ配線直接接続のＮ+ 拡散領域のコンタクト領
域を中心とし、オーバーサイズ設定データＤ３で規定さ
れた大きさの正方形よりなるオーバサイズ領域を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ１７をラッチアップ検証部１８に出力する。
内Ｐ+ 拡散領域抽出部１６より得たレイアウトパターン
データＤ１から、オーバーサイズ設定データＤ３を用い
て、ＶＤＤ配線直接接続のＮ+ 拡散領域のコンタクト領
域を中心とし、オーバーサイズ設定データＤ３で規定さ
れた大きさの正方形よりなるオーバサイズ領域を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ１７をラッチアップ検証部１８に出力する。
【００６８】ラッチアップ検証部１８は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ１７から、
オーバーサイズ領域内にＰ+ 拡散領域及びＮウェル領域
があるか否かを検証し、オーバーサイズ領域内にＰ+ 拡
散領域及びＮウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＮウェル内Ｐ+ 拡散領域とＮウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＮウェル内Ｐ
+ 拡散領域とＮウェル領域からなるラッチアップ検証結
果データＤ４を検証結果出力部１９に出力する。
ズ領域設定済みレイアウトパターンデータＤ１７から、
オーバーサイズ領域内にＰ+ 拡散領域及びＮウェル領域
があるか否かを検証し、オーバーサイズ領域内にＰ+ 拡
散領域及びＮウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＮウェル内Ｐ+ 拡散領域とＮウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＮウェル内Ｐ
+ 拡散領域とＮウェル領域からなるラッチアップ検証結
果データＤ４を検証結果出力部１９に出力する。
【００６９】すなわち、ラッチアップ検証部１８は、Ｎ
+ 拡散領域のコンタクト領域を中心としたオーバーサイ
ズ領域外のＮウェル内にＰ+ 拡散領域が存在すれば、Ｎ
+ 拡散領域とＰ+ 拡散領域との間に電位差が生じやす
く、Ｐ基板、Ｎウェル領域及びＰ+ 拡散領域で構成され
る寄生ＰＮＰバイポーラトランジスタのＰＮ接合部に順
バイアスがかかる可能性が強いため、ラッチアップ発生
の危険性が高いとみなす。
+ 拡散領域のコンタクト領域を中心としたオーバーサイ
ズ領域外のＮウェル内にＰ+ 拡散領域が存在すれば、Ｎ
+ 拡散領域とＰ+ 拡散領域との間に電位差が生じやす
く、Ｐ基板、Ｎウェル領域及びＰ+ 拡散領域で構成され
る寄生ＰＮＰバイポーラトランジスタのＰＮ接合部に順
バイアスがかかる可能性が強いため、ラッチアップ発生
の危険性が高いとみなす。
【００７０】検証結果出力部１９は、ラッチアップ検証
結果データＤ４に基づき、オーバーサイズ領域外にある
Ｎウェル領域及びＰ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
結果データＤ４に基づき、オーバーサイズ領域外にある
Ｎウェル領域及びＰ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
【００７１】図２は第１の実施例のラッチアップ検証装
置の動作を示すフローチャートである。また、図３はそ
の動作説明用の平面図である。以下、図２及び図３を参
照して、その検証動作を説明する。
置の動作を示すフローチャートである。また、図３はそ
の動作説明用の平面図である。以下、図２及び図３を参
照して、その検証動作を説明する。
【００７２】まず、ステップＳ１で、ＶＤＤパッド抽出
部１１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ２のＶＤＤパッド情報を用いてＶＤＤパッ
ド１５１を抽出して、ＶＤＤパッド抽出済みのレイアウ
トパターンデータＤ１をＶＤＤ配線抽出部１２に出力す
る。
部１１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ２のＶＤＤパッド情報を用いてＶＤＤパッ
ド１５１を抽出して、ＶＤＤパッド抽出済みのレイアウ
トパターンデータＤ１をＶＤＤ配線抽出部１２に出力す
る。
【００７３】ステップＳ２で、ＶＤＤ配線抽出部１２は
ＶＤＤパッド抽出済みのレイアウトパターンデータＤ１
から、各種抽出用ルールＤ２のＶＤＤ配線情報を用い
て、ＶＤＤパッド１５１から延設して形成されるＶＤＤ
配線１５２を抽出してＶＤＤ配線抽出済みのレイアウト
パターンデータＤ１をＮ+ 拡散領域抽出部１３に出力す
る。
ＶＤＤパッド抽出済みのレイアウトパターンデータＤ１
から、各種抽出用ルールＤ２のＶＤＤ配線情報を用い
て、ＶＤＤパッド１５１から延設して形成されるＶＤＤ
配線１５２を抽出してＶＤＤ配線抽出済みのレイアウト
パターンデータＤ１をＮ+ 拡散領域抽出部１３に出力す
る。
【００７４】ステップＳ３で、Ｎ+ 拡散領域抽出部１３
は、ＶＤＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ２のＮ+ 拡散領域情報を用
いて、ＶＤＤ配線１５２で直接接続されたＮ+ 拡散領域
１５３を抽出してＶＤＤ配線直接接続のＮ+ 拡散領域抽
出済みのレイアウトパターンデータＤ１をコンタクト領
域抽出部１４に出力する。
は、ＶＤＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ２のＮ+ 拡散領域情報を用
いて、ＶＤＤ配線１５２で直接接続されたＮ+ 拡散領域
１５３を抽出してＶＤＤ配線直接接続のＮ+ 拡散領域抽
出済みのレイアウトパターンデータＤ１をコンタクト領
域抽出部１４に出力する。
【００７５】ステップＳ４で、コンタクト領域抽出部１
４は、Ｎ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ２のコンタクト情報を
用いて、Ｎ+ 拡散領域抽出部１３で抽出したＮ+ 拡散領
域１５３のコンタクト領域１５９を抽出して、コンタク
ト領域抽出済みのレイアウトパターンデータＤ１をＮウ
ェル領域抽出部１５に出力する。
４は、Ｎ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ２のコンタクト情報を
用いて、Ｎ+ 拡散領域抽出部１３で抽出したＮ+ 拡散領
域１５３のコンタクト領域１５９を抽出して、コンタク
ト領域抽出済みのレイアウトパターンデータＤ１をＮウ
ェル領域抽出部１５に出力する。
【００７６】ステップＳ５で、Ｎウェル領域抽出部１５
は、コンタクト領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ２のＮウェル情報を用
いて、コンタクト領域抽出部１４で抽出されたコンタク
ト領域１５９を含んだＮウェル領域１５４を抽出して、
Ｎウェル領域抽出済みのレイアウトパターンデータＤ１
をＮウェル内Ｐ+ 拡散領域抽出部１６に出力する。
は、コンタクト領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ２のＮウェル情報を用
いて、コンタクト領域抽出部１４で抽出されたコンタク
ト領域１５９を含んだＮウェル領域１５４を抽出して、
Ｎウェル領域抽出済みのレイアウトパターンデータＤ１
をＮウェル内Ｐ+ 拡散領域抽出部１６に出力する。
【００７７】ステップＳ６で、Ｎウェル内Ｐ+ 拡散領域
抽出部１６は、Ｎウェル抽出済みのレイアウトパターン
データＤ１から、各種抽出用ルールＤ２のＰ+ 拡散領域
情報を用いて、Ｎウェル領域１５４の上層部に設けられ
たＰ+ 拡散領域１５５〜１５８を抽出してＰ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１をオーバサイ
ズ領域設定部１７に出力する。
抽出部１６は、Ｎウェル抽出済みのレイアウトパターン
データＤ１から、各種抽出用ルールＤ２のＰ+ 拡散領域
情報を用いて、Ｎウェル領域１５４の上層部に設けられ
たＰ+ 拡散領域１５５〜１５８を抽出してＰ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１をオーバサイ
ズ領域設定部１７に出力する。
【００７８】ステップＳ７で、オーバーサイズ情報付与
部２１は、検証データとなるオーバーサイズ設定データ
Ｄ３をオーバーサイズ領域設定部１７に出力する。そし
て、オーバサイズ領域設定部１７は、Ｎウェル内Ｐ+ 拡
散領域抽出部１６より得たレイアウトパターンデータＤ
１から、オーバーサイズ設定データＤ３を用いて、ＶＤ
Ｄ配線直接接続のＮ+ 拡散領域１５３のコンタクト領域
１５９を中心とし、オーバーサイズ設定データＤ３で規
定された一辺が（２＊ｄ２）の正方形よりなるオーバサ
イズ領域Ａ１を設定して、オーバーサイズ領域設定済み
レイアウトパターンデータＤ１７をラッチアップ検証部
１８に出力する。
部２１は、検証データとなるオーバーサイズ設定データ
Ｄ３をオーバーサイズ領域設定部１７に出力する。そし
て、オーバサイズ領域設定部１７は、Ｎウェル内Ｐ+ 拡
散領域抽出部１６より得たレイアウトパターンデータＤ
１から、オーバーサイズ設定データＤ３を用いて、ＶＤ
Ｄ配線直接接続のＮ+ 拡散領域１５３のコンタクト領域
１５９を中心とし、オーバーサイズ設定データＤ３で規
定された一辺が（２＊ｄ２）の正方形よりなるオーバサ
イズ領域Ａ１を設定して、オーバーサイズ領域設定済み
レイアウトパターンデータＤ１７をラッチアップ検証部
１８に出力する。
【００７９】ステップＳ８で、ラッチアップ検証部１８
は、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ１７から、オーバーサイズ領域内にＰ+ 拡散領域
及びＮウェル領域があるか否かを検証し、オーバーサイ
ズ領域内にＰ+ 拡散領域及びＮウェル領域の前領域が存
在すればラッチアップ危険性なしと判定し、存在しなけ
ればオーバーサイズ領域外にあるＮウェル内Ｐ+ 拡散領
域とＮウェル領域はラッチアップ発生の危険性有りと判
定する。そして、ラッチアップ発生危険性有りと判定さ
れたＮウェル内Ｐ+ 拡散領域とＮウェル領域からなるラ
ッチアップ検証結果データＤ４を検証結果出力部１９に
出力する例えば、図３の例では、オーバーサイズ領域Ａ
１外にあるＮウェル領域１５４Ａ及び１５４Ｂが存在
し、オーバーサイズ領域Ａ１外にＰ+ 拡散領域１５７が
存在するため、これらの領域１５４Ａ，１５４Ｂ及びＰ
+ 拡散領域１５７をラッチアップエラー領域からなるラ
ッチアップ検証結果データＤ４を検証結果出力部１９に
出力する。
は、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ１７から、オーバーサイズ領域内にＰ+ 拡散領域
及びＮウェル領域があるか否かを検証し、オーバーサイ
ズ領域内にＰ+ 拡散領域及びＮウェル領域の前領域が存
在すればラッチアップ危険性なしと判定し、存在しなけ
ればオーバーサイズ領域外にあるＮウェル内Ｐ+ 拡散領
域とＮウェル領域はラッチアップ発生の危険性有りと判
定する。そして、ラッチアップ発生危険性有りと判定さ
れたＮウェル内Ｐ+ 拡散領域とＮウェル領域からなるラ
ッチアップ検証結果データＤ４を検証結果出力部１９に
出力する例えば、図３の例では、オーバーサイズ領域Ａ
１外にあるＮウェル領域１５４Ａ及び１５４Ｂが存在
し、オーバーサイズ領域Ａ１外にＰ+ 拡散領域１５７が
存在するため、これらの領域１５４Ａ，１５４Ｂ及びＰ
+ 拡散領域１５７をラッチアップエラー領域からなるラ
ッチアップ検証結果データＤ４を検証結果出力部１９に
出力する。
【００８０】ステップＳ９で、ラッチアップ検証結果デ
ータＤ４に基づき、図３に示すように、ラッチアップエ
ラー領域１５４Ａ，１５４Ｂ及び１５７を特徴づけたリ
スト形式あるいはグラフィック出力等の検証結果情報を
出力する。
ータＤ４に基づき、図３に示すように、ラッチアップエ
ラー領域１５４Ａ，１５４Ｂ及び１５７を特徴づけたリ
スト形式あるいはグラフィック出力等の検証結果情報を
出力する。
【００８１】このように、第１の実施例のラッチアップ
検証装置は、ＶＤＤ配線に直接接続されたＮウェル領域
内のＮ+ 拡散領域のコンタクト領域から距離に基づき、
Ｎウェル領域及びＮウェル内Ｐ+ 拡散領域を検証するこ
とにより、ラッチアップ発生の危険性の高いレイアウト
パターンを自動的に検証することができる。すなわち、
ＣＭＯＳ構造のレイアウトパターンに対するラッチアッ
プ検証の大幅効率向上を図るとともに、一定の検証精度
を保った検証を行うことができる。
検証装置は、ＶＤＤ配線に直接接続されたＮウェル領域
内のＮ+ 拡散領域のコンタクト領域から距離に基づき、
Ｎウェル領域及びＮウェル内Ｐ+ 拡散領域を検証するこ
とにより、ラッチアップ発生の危険性の高いレイアウト
パターンを自動的に検証することができる。すなわち、
ＣＭＯＳ構造のレイアウトパターンに対するラッチアッ
プ検証の大幅効率向上を図るとともに、一定の検証精度
を保った検証を行うことができる。
【００８２】＜第２の実施例＞図４は、この発明の第２
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
【００８３】同図に示すように、抽出ルール付与部４０
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＰウェ
ル情報等を含んだ各種抽出用ルールＤ５を、ＧＮＤパッ
ド抽出部３１、ＧＮＤ配線抽出部３２、Ｐ+ 拡散領域抽
出部３３、コンタクト領域抽出部３４、Ｐウェル領域抽
出部３５及びＰウェル内Ｎ+ 拡散領域抽出部３６に出力
する。各抽出部１１〜１６は、抽出ルール付与部４０か
らの各種抽出用ルールＤ５を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＰウェ
ル情報等を含んだ各種抽出用ルールＤ５を、ＧＮＤパッ
ド抽出部３１、ＧＮＤ配線抽出部３２、Ｐ+ 拡散領域抽
出部３３、コンタクト領域抽出部３４、Ｐウェル領域抽
出部３５及びＰウェル内Ｎ+ 拡散領域抽出部３６に出力
する。各抽出部１１〜１６は、抽出ルール付与部４０か
らの各種抽出用ルールＤ５を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
【００８４】ＧＮＤパッド抽出部３１は、図示しないレ
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ５のＧＮＤパッド情報を用いて
ＧＮＤパッドを抽出して、ＧＮＤパッド抽出済みのレイ
アウトパターンデータＤ１をＧＮＤ配線抽出部３２に出
力する。
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ５のＧＮＤパッド情報を用いて
ＧＮＤパッドを抽出して、ＧＮＤパッド抽出済みのレイ
アウトパターンデータＤ１をＧＮＤ配線抽出部３２に出
力する。
【００８５】ＧＮＤ配線抽出部３２はＧＮＤパッド抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ５のＧＮＤ配線情報を用いて、ＧＮＤパッドか
ら延設して形成されるＧＮＤ配線を抽出してＧＮＤ配線
抽出済みのレイアウトパターンデータＤ１をＰ+ 拡散領
域抽出部３３に出力する。
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ５のＧＮＤ配線情報を用いて、ＧＮＤパッドか
ら延設して形成されるＧＮＤ配線を抽出してＧＮＤ配線
抽出済みのレイアウトパターンデータＤ１をＰ+ 拡散領
域抽出部３３に出力する。
【００８６】Ｐ+ 拡散領域抽出部３３は、ＧＮＤ配線抽
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ５のＰ+ 拡散領域情報を用いて、ＧＮＤ配線
で直接接続されたＰ+ 拡散領域を抽出してＧＮＤ配線直
接接続のＰ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をコンタクト領域抽出部３４に出力する。
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ５のＰ+ 拡散領域情報を用いて、ＧＮＤ配線
で直接接続されたＰ+ 拡散領域を抽出してＧＮＤ配線直
接接続のＰ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をコンタクト領域抽出部３４に出力する。
【００８７】コンタクト領域抽出部３４は、Ｎ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のコンタクト情報を用いて、Ｐ+ 拡散
領域抽出部３３で抽出したＰ+ 拡散領域のコンタクト領
域を抽出して、コンタクト領域抽出済みのレイアウトパ
ターンデータＤ１をＰウェル領域抽出部３５に出力す
る。
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のコンタクト情報を用いて、Ｐ+ 拡散
領域抽出部３３で抽出したＰ+ 拡散領域のコンタクト領
域を抽出して、コンタクト領域抽出済みのレイアウトパ
ターンデータＤ１をＰウェル領域抽出部３５に出力す
る。
【００８８】Ｐウェル領域抽出部３５は、コンタクト領
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のＰウェル情報を用いて、コンタクト
領域抽出部３４で抽出されたコンタクト領域を含んだＰ
ウェル領域を抽出して、Ｐウェル領域抽出済みのレイア
ウトパターンデータＤ１をＰウェル内Ｎ+ 拡散領域抽出
部３６に出力する。
域抽出済みのレイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のＰウェル情報を用いて、コンタクト
領域抽出部３４で抽出されたコンタクト領域を含んだＰ
ウェル領域を抽出して、Ｐウェル領域抽出済みのレイア
ウトパターンデータＤ１をＰウェル内Ｎ+ 拡散領域抽出
部３６に出力する。
【００８９】Ｐウェル内Ｎ+ 拡散領域抽出部３６は、Ｐ
ウェル抽出済みのレイアウトパターンデータＤ１から、
各種抽出用ルールＤ５のＮ+ 拡散領域情報を用いて、Ｐ
ウェル領域の上層部に設けられたＮ+ 拡散領域を抽出し
てＮ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をオーバサイズ領域設定部３７に出力する。
ウェル抽出済みのレイアウトパターンデータＤ１から、
各種抽出用ルールＤ５のＮ+ 拡散領域情報を用いて、Ｐ
ウェル領域の上層部に設けられたＮ+ 拡散領域を抽出し
てＮ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をオーバサイズ領域設定部３７に出力する。
【００９０】一方、オーバーサイズ情報付与部４１は、
検証データとなるオーバーサイズ設定データＤ６をオー
バーサイズ領域設定部３７に出力する。なお、オーバー
サイズ設定データＤ６は、半導体基板の不純物濃度及び
ウェル領域の不純物濃度に基づき、ＣＭＯＳ半導体集積
回路の実用に適合した値に決定される。
検証データとなるオーバーサイズ設定データＤ６をオー
バーサイズ領域設定部３７に出力する。なお、オーバー
サイズ設定データＤ６は、半導体基板の不純物濃度及び
ウェル領域の不純物濃度に基づき、ＣＭＯＳ半導体集積
回路の実用に適合した値に決定される。
【００９１】オーバサイズ領域設定部３７は、Ｐウェル
内Ｎ+ 拡散領域抽出部３６より得たレイアウトパターン
データＤ１から、オーバーサイズ設定データＤ６を用い
て、ＧＮＤ配線直接接続のＰ+ 拡散領域のコンタクト領
域を中心とし、オーバーサイズ設定データＤ６で規定さ
れた大きさの正方形よりなるオーバサイズ領域を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ３７をラッチアップ検証部３８に出力する。
内Ｎ+ 拡散領域抽出部３６より得たレイアウトパターン
データＤ１から、オーバーサイズ設定データＤ６を用い
て、ＧＮＤ配線直接接続のＰ+ 拡散領域のコンタクト領
域を中心とし、オーバーサイズ設定データＤ６で規定さ
れた大きさの正方形よりなるオーバサイズ領域を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ３７をラッチアップ検証部３８に出力する。
【００９２】ラッチアップ検証部３８は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ３７から、
オーバーサイズ領域内にＮ+ 拡散領域及びＰウェル領域
があるか否かを検証し、オーバーサイズ領域内にＮ+ 拡
散領域及びＰウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＰウェル内Ｎ+ 拡散領域とＰウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＰウェル内Ｎ
+ 拡散領域とＰウェル領域からなるラッチアップ検証結
果データＤ７を検証結果出力部１９に出力する。
ズ領域設定済みレイアウトパターンデータＤ３７から、
オーバーサイズ領域内にＮ+ 拡散領域及びＰウェル領域
があるか否かを検証し、オーバーサイズ領域内にＮ+ 拡
散領域及びＰウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＰウェル内Ｎ+ 拡散領域とＰウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＰウェル内Ｎ
+ 拡散領域とＰウェル領域からなるラッチアップ検証結
果データＤ７を検証結果出力部１９に出力する。
【００９３】すなわち、ラッチアップ検証部３８は、Ｐ
+ 拡散領域のコンタクト領域を中心としたオーバーサイ
ズ領域外のＰウェル内にＰ+ 拡散領域が存在すれば、Ｎ
+ 拡散領域とＰ+ 拡散領域との間に電位差が生じやす
く、Ｎ基板、Ｐウェル領域及びＮ+ 拡散領域で構成され
る寄生ＮＰＮバイポーラトランジスタのＰＮ接合部に順
バイアスがかかる可能性が強いため、ラッチアップ発生
の危険性が高いとみなす。
+ 拡散領域のコンタクト領域を中心としたオーバーサイ
ズ領域外のＰウェル内にＰ+ 拡散領域が存在すれば、Ｎ
+ 拡散領域とＰ+ 拡散領域との間に電位差が生じやす
く、Ｎ基板、Ｐウェル領域及びＮ+ 拡散領域で構成され
る寄生ＮＰＮバイポーラトランジスタのＰＮ接合部に順
バイアスがかかる可能性が強いため、ラッチアップ発生
の危険性が高いとみなす。
【００９４】検証結果出力部１９は、ラッチアップ検証
結果データＤ７に基づき、オーバーサイズ領域外にある
Ｐウェル領域及びＮ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
結果データＤ７に基づき、オーバーサイズ領域外にある
Ｐウェル領域及びＮ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
【００９５】図５は第２の実施例のラッチアップ検証装
置の動作を示すフローチャートである。また、図６はそ
の動作説明用の平面図である。以下、図５及び図６を参
照して、その検証動作を説明する。
置の動作を示すフローチャートである。また、図６はそ
の動作説明用の平面図である。以下、図５及び図６を参
照して、その検証動作を説明する。
【００９６】まず、ステップＳ１１で、ＧＮＤパッド抽
出部３１は、レイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のＧＮＤパッド情報を用いてＧＮＤパ
ッド１６１を抽出して、ＧＮＤパッド抽出済みのレイア
ウトパターンデータＤ１をＧＮＤ配線抽出部３２に出力
する。
出部３１は、レイアウトパターンデータＤ１から、各種
抽出用ルールＤ５のＧＮＤパッド情報を用いてＧＮＤパ
ッド１６１を抽出して、ＧＮＤパッド抽出済みのレイア
ウトパターンデータＤ１をＧＮＤ配線抽出部３２に出力
する。
【００９７】ステップＳ１２で、ＧＮＤ配線抽出部３２
はＧＮＤパッド抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ５のＧＮＤ配線情報を用い
て、ＧＮＤパッド１６１から延設して形成されるＧＮＤ
配線１６２を抽出してＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１をＰ+ 拡散領域抽出部３３に出力す
る。
はＧＮＤパッド抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ５のＧＮＤ配線情報を用い
て、ＧＮＤパッド１６１から延設して形成されるＧＮＤ
配線１６２を抽出してＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１をＰ+ 拡散領域抽出部３３に出力す
る。
【００９８】ステップＳ１３で、Ｐ+ 拡散領域抽出部３
３は、ＧＮＤ配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ５のＰ+ 拡散領域情報を
用いて、ＧＮＤ配線１６２で直接接続されたＰ+ 拡散領
域１６３を抽出してＧＮＤ配線直接接続のＰ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１をコンタクト
領域抽出部３４に出力する。
３は、ＧＮＤ配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ５のＰ+ 拡散領域情報を
用いて、ＧＮＤ配線１６２で直接接続されたＰ+ 拡散領
域１６３を抽出してＧＮＤ配線直接接続のＰ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１をコンタクト
領域抽出部３４に出力する。
【００９９】ステップＳ１４で、コンタクト領域抽出部
３４は、Ｐ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ５のコンタクト情報
を用いて、Ｐ+ 拡散領域抽出部３３で抽出したＰ+ 拡散
領域１６３のコンタクト領域１６９を抽出して、コンタ
クト領域抽出済みのレイアウトパターンデータＤ１をＰ
ウェル領域抽出部３５に出力する。
３４は、Ｐ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ５のコンタクト情報
を用いて、Ｐ+ 拡散領域抽出部３３で抽出したＰ+ 拡散
領域１６３のコンタクト領域１６９を抽出して、コンタ
クト領域抽出済みのレイアウトパターンデータＤ１をＰ
ウェル領域抽出部３５に出力する。
【０１００】ステップＳ１５で、Ｐウェル領域抽出部３
５は、コンタクト領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ５のＰウェル情報を
用いて、コンタクト領域抽出部３４で抽出されたコンタ
クト領域１６９を含んだＰウェル領域１６４を抽出し
て、Ｐウェル領域抽出済みのレイアウトパターンデータ
Ｄ１をＰウェル内Ｎ+ 拡散領域抽出部３６に出力する。
５は、コンタクト領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ５のＰウェル情報を
用いて、コンタクト領域抽出部３４で抽出されたコンタ
クト領域１６９を含んだＰウェル領域１６４を抽出し
て、Ｐウェル領域抽出済みのレイアウトパターンデータ
Ｄ１をＰウェル内Ｎ+ 拡散領域抽出部３６に出力する。
【０１０１】ステップＳ１６で、Ｐウェル内Ｎ+ 拡散領
域抽出部３６は、Ｐウェル抽出済みのレイアウトパター
ンデータＤ１から、各種抽出用ルールＤ５のＮ+ 拡散領
域情報を用いて、Ｐウェル領域１６４の上層部に設けら
れたＮ+ 拡散領域１６５〜１６８を抽出してＮ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１をオーバサ
イズ領域設定部３７に出力する。
域抽出部３６は、Ｐウェル抽出済みのレイアウトパター
ンデータＤ１から、各種抽出用ルールＤ５のＮ+ 拡散領
域情報を用いて、Ｐウェル領域１６４の上層部に設けら
れたＮ+ 拡散領域１６５〜１６８を抽出してＮ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１をオーバサ
イズ領域設定部３７に出力する。
【０１０２】ステップＳ１７で、オーバーサイズ情報付
与部４１は、検証データとなるオーバーサイズ設定デー
タＤ６をオーバーサイズ領域設定部３７に出力する。そ
して、オーバサイズ領域設定部３７は、Ｐウェル内Ｎ+
拡散領域抽出部３６より得たレイアウトパターンデータ
Ｄ１から、オーバーサイズ設定データＤ６を用いて、Ｇ
ＮＤ配線直接接続のＰ+ 拡散領域１６３のコンタクト領
域１６９を中心とし、オーバーサイズ設定データＤ６で
規定された一辺が（２＊ｄ２）の正方形よりなるオーバ
サイズ領域Ａ２を設定して、オーバーサイズ領域設定済
みレイアウトパターンデータＤ３７をラッチアップ検証
部３８に出力する。
与部４１は、検証データとなるオーバーサイズ設定デー
タＤ６をオーバーサイズ領域設定部３７に出力する。そ
して、オーバサイズ領域設定部３７は、Ｐウェル内Ｎ+
拡散領域抽出部３６より得たレイアウトパターンデータ
Ｄ１から、オーバーサイズ設定データＤ６を用いて、Ｇ
ＮＤ配線直接接続のＰ+ 拡散領域１６３のコンタクト領
域１６９を中心とし、オーバーサイズ設定データＤ６で
規定された一辺が（２＊ｄ２）の正方形よりなるオーバ
サイズ領域Ａ２を設定して、オーバーサイズ領域設定済
みレイアウトパターンデータＤ３７をラッチアップ検証
部３８に出力する。
【０１０３】ステップＳ１８で、ラッチアップ検証部３
８は、オーバーサイズ領域設定済みレイアウトパターン
データＤ３７から、オーバーサイズ領域内にＮ+ 拡散領
域及びＰウェル領域があるか否かを検証し、オーバーサ
イズ領域内にＮ+ 拡散領域及びＰウェル領域の前領域が
存在すればラッチアップ危険性なしと判定し、存在しな
ければオーバーサイズ領域外にあるＰウェル内Ｎ+ 拡散
領域とＰウェル領域はラッチアップ発生の危険性有りと
判定する。そして、ラッチアップ発生危険性有りと判定
されたＰウェル内Ｎ+ 拡散領域とＰウェル領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部１９
に出力する例えば、図６の例では、オーバーサイズ領域
Ａ２外にあるＰウェル領域１６４Ａ及び１６４Ｂが存在
し、オーバーサイズ領域Ａ２外にＮ+ 拡散領域１６７が
存在するため、これらの領域１６４Ａ，１６４Ｂ及びＮ
+ 拡散領域１６７をラッチアップエラー領域からなるラ
ッチアップ検証結果データＤ７を検証結果出力部１９に
出力する。
８は、オーバーサイズ領域設定済みレイアウトパターン
データＤ３７から、オーバーサイズ領域内にＮ+ 拡散領
域及びＰウェル領域があるか否かを検証し、オーバーサ
イズ領域内にＮ+ 拡散領域及びＰウェル領域の前領域が
存在すればラッチアップ危険性なしと判定し、存在しな
ければオーバーサイズ領域外にあるＰウェル内Ｎ+ 拡散
領域とＰウェル領域はラッチアップ発生の危険性有りと
判定する。そして、ラッチアップ発生危険性有りと判定
されたＰウェル内Ｎ+ 拡散領域とＰウェル領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部１９
に出力する例えば、図６の例では、オーバーサイズ領域
Ａ２外にあるＰウェル領域１６４Ａ及び１６４Ｂが存在
し、オーバーサイズ領域Ａ２外にＮ+ 拡散領域１６７が
存在するため、これらの領域１６４Ａ，１６４Ｂ及びＮ
+ 拡散領域１６７をラッチアップエラー領域からなるラ
ッチアップ検証結果データＤ７を検証結果出力部１９に
出力する。
【０１０４】ステップＳ１９で、ラッチアップ検証結果
データＤ７に基づき、図６に示すように、ラッチアップ
エラー領域１６４Ａ，１６４Ｂ及び１６７を特徴づけた
リスト形式あるいはグラフィック出力等の検証結果情報
を出力する。
データＤ７に基づき、図６に示すように、ラッチアップ
エラー領域１６４Ａ，１６４Ｂ及び１６７を特徴づけた
リスト形式あるいはグラフィック出力等の検証結果情報
を出力する。
【０１０５】このように、第２の実施例のラッチアップ
検証装置は、ＧＮＤ配線に直接接続されたＰウェル領域
内のＮ+ 拡散領域のコンタクト領域から距離に基づき、
Ｐウェル領域及びＰウェル内Ｎ+ 拡散領域を検証するこ
とにより、ラッチアップ発生の危険性の高いレイアウト
パターンを自動的に検証することができる。すなわち、
ＣＭＯＳ構造のレイアウトパターンに対するラッチアッ
プ検証の大幅効率向上を図るとともに、一定の検証精度
を保った検証を行うことができる。
検証装置は、ＧＮＤ配線に直接接続されたＰウェル領域
内のＮ+ 拡散領域のコンタクト領域から距離に基づき、
Ｐウェル領域及びＰウェル内Ｎ+ 拡散領域を検証するこ
とにより、ラッチアップ発生の危険性の高いレイアウト
パターンを自動的に検証することができる。すなわち、
ＣＭＯＳ構造のレイアウトパターンに対するラッチアッ
プ検証の大幅効率向上を図るとともに、一定の検証精度
を保った検証を行うことができる。
【０１０６】＜第３の実施例＞図７は、この発明の第３
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
【０１０７】同図に示すように、抽出ルール付与部５８
より、ＶＤＤパッド情報、ＧＮＤパッド情報、ＶＤＤ配
線情報、ＧＮＤ配線情報、Ｐ+ 拡散領域情報及びＮ+ 拡
散領域等を含んだ各種抽出用ルールＤ８を、ＶＤＤ＆Ｇ
ＮＤパッド抽出部５１、ＶＤＤ配線抽出部５２、ＧＮＤ
配線抽出部５３、Ｐ+ 拡散領域抽出部５４及びＮ+ 拡散
領域抽出部５５に出力する。各抽出部５１〜５６は、抽
出ルール付与部５８からの各種抽出用ルールＤ８を参照
することにより、レイアウトパターン上の所望の箇所を
正確に抽出することができる。
より、ＶＤＤパッド情報、ＧＮＤパッド情報、ＶＤＤ配
線情報、ＧＮＤ配線情報、Ｐ+ 拡散領域情報及びＮ+ 拡
散領域等を含んだ各種抽出用ルールＤ８を、ＶＤＤ＆Ｇ
ＮＤパッド抽出部５１、ＶＤＤ配線抽出部５２、ＧＮＤ
配線抽出部５３、Ｐ+ 拡散領域抽出部５４及びＮ+ 拡散
領域抽出部５５に出力する。各抽出部５１〜５６は、抽
出ルール付与部５８からの各種抽出用ルールＤ８を参照
することにより、レイアウトパターン上の所望の箇所を
正確に抽出することができる。
【０１０８】ＶＤＤ＆ＧＮＤパッド抽出部５１は、図示
しないレイアウトパターンデータ付与手段よりレイアウ
トパターンデータＤ１を受け、レイアウトパターンデー
タＤ１から、各種抽出用ルールＤ８のＶＤＤパッド情報
及びＧＮＤパッド情報を用いてＶＤＤパッド及びＧＮＤ
パッドをそれぞれ抽出して、ＶＤＤパッド及びＧＮＤパ
ッド抽出済みのレイアウトパターンデータＤ１をＶＤＤ
配線抽出部５２に出力する。
しないレイアウトパターンデータ付与手段よりレイアウ
トパターンデータＤ１を受け、レイアウトパターンデー
タＤ１から、各種抽出用ルールＤ８のＶＤＤパッド情報
及びＧＮＤパッド情報を用いてＶＤＤパッド及びＧＮＤ
パッドをそれぞれ抽出して、ＶＤＤパッド及びＧＮＤパ
ッド抽出済みのレイアウトパターンデータＤ１をＶＤＤ
配線抽出部５２に出力する。
【０１０９】ＶＤＤ配線抽出部５２はＶＤＤパッド及び
ＧＮＤパッド抽出済みのレイアウトパターンデータＤ１
から、各種抽出用ルールＤ８のＶＤＤ配線情報を用い
て、ＶＤＤパッドから延設して形成されるＶＤＤ配線を
抽出してＶＤＤ配線抽出済みのレイアウトパターンデー
タＤ１をＧＮＤ配線抽出部５３に出力する。
ＧＮＤパッド抽出済みのレイアウトパターンデータＤ１
から、各種抽出用ルールＤ８のＶＤＤ配線情報を用い
て、ＶＤＤパッドから延設して形成されるＶＤＤ配線を
抽出してＶＤＤ配線抽出済みのレイアウトパターンデー
タＤ１をＧＮＤ配線抽出部５３に出力する。
【０１１０】ＧＮＤ配線抽出部５３は、ＶＤＤ配線抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ８のＧＮＤ配線情報を用いて、ＧＮＤパッドか
ら延設して形成されるＧＮＤ配線を抽出してＧＮＤ配線
抽出済みのレイアウトパターンデータＤ１をＶＤＤ配線
接続Ｐ+ 拡散領域抽出部５４に出力する。
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ８のＧＮＤ配線情報を用いて、ＧＮＤパッドか
ら延設して形成されるＧＮＤ配線を抽出してＧＮＤ配線
抽出済みのレイアウトパターンデータＤ１をＶＤＤ配線
接続Ｐ+ 拡散領域抽出部５４に出力する。
【０１１１】ＶＤＤ配線接続Ｐ+ 拡散領域抽出部５４
は、ＧＮＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ８のＰ+ 拡散領域情報を用
いて、Ｎウェル領域（あるいはＮ基板）の上層部に設け
られたＰ+ 拡散領域のうち、ＶＤＤ配線で直接接続され
たＰ+ 拡散領域を抽出してＶＤＤ配線直接接続のＰ+ 拡
散領域抽出済みのレイアウトパターンデータＤ１をＧＮ
Ｄ配線接続Ｎ+ 拡散領域抽出部５５に出力する。
は、ＧＮＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ８のＰ+ 拡散領域情報を用
いて、Ｎウェル領域（あるいはＮ基板）の上層部に設け
られたＰ+ 拡散領域のうち、ＶＤＤ配線で直接接続され
たＰ+ 拡散領域を抽出してＶＤＤ配線直接接続のＰ+ 拡
散領域抽出済みのレイアウトパターンデータＤ１をＧＮ
Ｄ配線接続Ｎ+ 拡散領域抽出部５５に出力する。
【０１１２】ＧＮＤ配線接続Ｎ+ 拡散領域抽出部５５
は、Ｐ+ 拡散領域抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ８のＮ+ 拡散領域情報を
用いて、Ｐウェル領域（あるいはＰ基板）の上層部に設
けられたＮ+ 拡散領域のうち、ＧＮＤ配線で直接接続さ
れたＮ+ 拡散領域を抽出してＧＮＤ配線直接接続のＮ+
拡散領域抽出済みのレイアウトパターンデータＤ１をラ
ッチアップ検証部５６に出力する。
は、Ｐ+ 拡散領域抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ８のＮ+ 拡散領域情報を
用いて、Ｐウェル領域（あるいはＰ基板）の上層部に設
けられたＮ+ 拡散領域のうち、ＧＮＤ配線で直接接続さ
れたＮ+ 拡散領域を抽出してＧＮＤ配線直接接続のＮ+
拡散領域抽出済みのレイアウトパターンデータＤ１をラ
ッチアップ検証部５６に出力する。
【０１１３】距離データ付与部５９は、検証データとな
る基準距離が規定された距離データＤ９をラッチアップ
検証部１８に出力する。距離データ付与部５９はＣＭＯ
Ｓ半導体集積回路の実用に適合した値に設定される。
る基準距離が規定された距離データＤ９をラッチアップ
検証部１８に出力する。距離データ付与部５９はＣＭＯ
Ｓ半導体集積回路の実用に適合した値に設定される。
【０１１４】ラッチアップ検証部１８は、ＧＮＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、ＶＤＤ配線直接接続のＰ+ 拡散領域とＧ
ＮＤ配線直接接続のＮ+ 拡散領域との拡散領域間距離を
測定して、拡散領域間距離が距離データＤ９で規定され
た基準距離以上であれば、ラッチアップ危険性なしと判
定し、基準距離以下であれば、ＶＤＤ配線直接接続のＰ
+ 拡散領域、Ｎウェル領域（Ｎ基板）及びＰ基板（Ｐウ
ェル領域）からなるＰＮＰバイポーラトランジスタある
いはＧＮＤ配線直接接続のＮ+ 拡散領域、Ｐ基板（Ｐウ
ェル領域）及びＮウェル領域（Ｎ基板）からなるＮＰＮ
バイポーラトランジスタが活性状態になりやすくラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定した場合、ラッチアップ発生
危険性有りと判定されたＶＤＤ配線直接接続のＰ+ 拡散
領域及びＧＮＤ配線直接接続のＮ+ 拡散領域をペアにし
たラッチアップ検証結果データＤ１０を検証結果出力部
５７に出力する。
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、ＶＤＤ配線直接接続のＰ+ 拡散領域とＧ
ＮＤ配線直接接続のＮ+ 拡散領域との拡散領域間距離を
測定して、拡散領域間距離が距離データＤ９で規定され
た基準距離以上であれば、ラッチアップ危険性なしと判
定し、基準距離以下であれば、ＶＤＤ配線直接接続のＰ
+ 拡散領域、Ｎウェル領域（Ｎ基板）及びＰ基板（Ｐウ
ェル領域）からなるＰＮＰバイポーラトランジスタある
いはＧＮＤ配線直接接続のＮ+ 拡散領域、Ｐ基板（Ｐウ
ェル領域）及びＮウェル領域（Ｎ基板）からなるＮＰＮ
バイポーラトランジスタが活性状態になりやすくラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定した場合、ラッチアップ発生
危険性有りと判定されたＶＤＤ配線直接接続のＰ+ 拡散
領域及びＧＮＤ配線直接接続のＮ+ 拡散領域をペアにし
たラッチアップ検証結果データＤ１０を検証結果出力部
５７に出力する。
【０１１５】検証結果出力部５７は、ラッチアップ検証
結果データＤ１０に基づき、ラッチアップ発生危険性有
りと判定されたＶＤＤ配線直接接続のＰ+ 拡散領域及び
ＧＮＤ配線直接接続のＮ+ 拡散領域を特徴づけ、リスト
形式あるいはグラフィック出力等の検証結果情報（図示
せず）を出力する。したがって、設計者はラッチアップ
発生の危険性のある箇所を容易に認識することができ、
レイアウトパターンの設計変更を速やかに行える。
結果データＤ１０に基づき、ラッチアップ発生危険性有
りと判定されたＶＤＤ配線直接接続のＰ+ 拡散領域及び
ＧＮＤ配線直接接続のＮ+ 拡散領域を特徴づけ、リスト
形式あるいはグラフィック出力等の検証結果情報（図示
せず）を出力する。したがって、設計者はラッチアップ
発生の危険性のある箇所を容易に認識することができ、
レイアウトパターンの設計変更を速やかに行える。
【０１１６】図８は第２の実施例のラッチアップ検証装
置の動作を示すフローチャートである。また、図９はそ
の動作説明用の平面図である。以下、図８及び図９を参
照して、その検証動作を説明する。
置の動作を示すフローチャートである。また、図９はそ
の動作説明用の平面図である。以下、図８及び図９を参
照して、その検証動作を説明する。
【０１１７】まず、ステップＳ２１で、ＶＤＤ＆ＧＮＤ
パッド抽出部５１は、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ８のＶＤＤパッド情報及びＧＮ
Ｄパッド情報を用いてＶＤＤパッド１６１及びＧＮＤパ
ッド１６２を抽出して、ＶＤＤパッド抽出済みのレイア
ウトパターンデータＤ１をＶＤＤ配線抽出部５２に出力
する。
パッド抽出部５１は、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ８のＶＤＤパッド情報及びＧＮ
Ｄパッド情報を用いてＶＤＤパッド１６１及びＧＮＤパ
ッド１６２を抽出して、ＶＤＤパッド抽出済みのレイア
ウトパターンデータＤ１をＶＤＤ配線抽出部５２に出力
する。
【０１１８】ステップＳ２２で、ＶＤＤ配線抽出部５２
はＶＤＤパッド及びＧＮＤパッド抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＶＤ
Ｄ配線情報を用いて、ＶＤＤパッド１６１から延設して
形成されるＶＤＤ配線１６３抽出してＶＤＤ配線抽出済
みのレイアウトパターンデータＤ１をＧＮＤ配線抽出部
５３に出力する。
はＶＤＤパッド及びＧＮＤパッド抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＶＤ
Ｄ配線情報を用いて、ＶＤＤパッド１６１から延設して
形成されるＶＤＤ配線１６３抽出してＶＤＤ配線抽出済
みのレイアウトパターンデータＤ１をＧＮＤ配線抽出部
５３に出力する。
【０１１９】ステップＳ２３で、ＧＮＤ配線抽出部５３
は、ＶＤＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ８のＧＮＤ配線情報を用い
て、ＧＮＤパッド１６２から延設して形成されるＧＮＤ
配線１６４を抽出してＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１をＶＤＤ配線接続Ｐ+ 拡散領域抽出
部５４に出力する。
は、ＶＤＤ配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ８のＧＮＤ配線情報を用い
て、ＧＮＤパッド１６２から延設して形成されるＧＮＤ
配線１６４を抽出してＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１をＶＤＤ配線接続Ｐ+ 拡散領域抽出
部５４に出力する。
【０１２０】ステップＳ２４で、ＶＤＤ配線接続Ｐ+ 拡
散領域抽出部５４は、ＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＰ+
拡散領域情報を用いて、Ｎウェル領域１６６の上層部に
設けられたＰ+ 拡散領域のうち、ＶＤＤ配線１６３で直
接接続されたＰ+ 拡散領域１６５を抽出してＶＤＤ配線
直接接続のＰ+ 拡散領域抽出済みのレイアウトパターン
データＤ１をＧＮＤ配線接続Ｎ+ 拡散領域抽出部５５に
出力する。
散領域抽出部５４は、ＧＮＤ配線抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＰ+
拡散領域情報を用いて、Ｎウェル領域１６６の上層部に
設けられたＰ+ 拡散領域のうち、ＶＤＤ配線１６３で直
接接続されたＰ+ 拡散領域１６５を抽出してＶＤＤ配線
直接接続のＰ+ 拡散領域抽出済みのレイアウトパターン
データＤ１をＧＮＤ配線接続Ｎ+ 拡散領域抽出部５５に
出力する。
【０１２１】ステップＳ２５で、ＧＮＤ配線接続Ｎ+ 拡
散領域抽出部５５は、Ｐ+ 拡散領域抽出済みのレイアウ
トパターンデータＤ１から、各種抽出用ルールＤ８のＮ
+ 拡散領域情報を用いて、Ｐ基板の上層部に設けられた
Ｎ+ 拡散領域のうち、ＧＮＤ配線で直接接続されたＮ+
拡散領域１６７を抽出してＧＮＤ配線直接接続のＮ+拡
散領域抽出済みのレイアウトパターンデータＤ１をラッ
チアップ検証部５６に出力する。
散領域抽出部５５は、Ｐ+ 拡散領域抽出済みのレイアウ
トパターンデータＤ１から、各種抽出用ルールＤ８のＮ
+ 拡散領域情報を用いて、Ｐ基板の上層部に設けられた
Ｎ+ 拡散領域のうち、ＧＮＤ配線で直接接続されたＮ+
拡散領域１６７を抽出してＧＮＤ配線直接接続のＮ+拡
散領域抽出済みのレイアウトパターンデータＤ１をラッ
チアップ検証部５６に出力する。
【０１２２】ステップＳ２６で、距離データ付与部５９
は、検証データとなる基準距離が規定された距離データ
Ｄ９をラッチアップ検証部１８に出力する。
は、検証データとなる基準距離が規定された距離データ
Ｄ９をラッチアップ検証部１８に出力する。
【０１２３】ステップＳ２７で、ラッチアップ検証部１
８は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、ＶＤＤ配線直接接続
のＰ+ 拡散領域１６５とＧＮＤ配線直接接続のＮ+ 拡散
領域１６７との拡散領域間距離ｄ２を測定して、拡散領
域間距離ｄ２が距離データＤ９で規定された基準距離以
上であれば、ラッチアップ危険性なしと判定し、基準距
離以下であればラッチアップ発生の危険性有りと判定す
る。そして、ラッチアップ発生危険正有りと判定した場
合、ラッチアップ発生危険性有りと判定されたＶＤＤ配
線直接接続のＰ+ 拡散領域１６５及びＧＮＤ配線直接接
続のＮ+ 拡散領域１６７をペアにしたラッチアップ検証
結果データＤ１０を検証結果出力部５７に出力する。
８は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、ＶＤＤ配線直接接続
のＰ+ 拡散領域１６５とＧＮＤ配線直接接続のＮ+ 拡散
領域１６７との拡散領域間距離ｄ２を測定して、拡散領
域間距離ｄ２が距離データＤ９で規定された基準距離以
上であれば、ラッチアップ危険性なしと判定し、基準距
離以下であればラッチアップ発生の危険性有りと判定す
る。そして、ラッチアップ発生危険正有りと判定した場
合、ラッチアップ発生危険性有りと判定されたＶＤＤ配
線直接接続のＰ+ 拡散領域１６５及びＧＮＤ配線直接接
続のＮ+ 拡散領域１６７をペアにしたラッチアップ検証
結果データＤ１０を検証結果出力部５７に出力する。
【０１２４】ステップＳ２８で、検証結果出力部５７
は、ラッチアップ検証結果データＤ１０に基づき、ラッ
チアップ発生危険性有りと判定されたＶＤＤ配線直接接
続のＰ+ 拡散領域及びＧＮＤ配線直接接続のＮ+ 拡散領
域をと特徴づけてリスト形式あるいはグラフィック出力
等の検証結果情報を出力する。
は、ラッチアップ検証結果データＤ１０に基づき、ラッ
チアップ発生危険性有りと判定されたＶＤＤ配線直接接
続のＰ+ 拡散領域及びＧＮＤ配線直接接続のＮ+ 拡散領
域をと特徴づけてリスト形式あるいはグラフィック出力
等の検証結果情報を出力する。
【０１２５】このように、第３の実施例のラッチアップ
検証装置は、ＶＤＤ配線に直接接続されたＰ+ 拡散領域
とＧＮＤ配線に直接接続されたＮ+ 拡散領域との拡散領
域間距離を検証することにより、ラッチアップ発生の危
険性の高いレイアウトパターンを自動的に検証すること
ができる。すなわち、ＣＭＯＳ構造のレイアウトパター
ンに対するラッチアップ検証の大幅効率向上を図るとと
もに、一定の検証精度を保った検証を行うことができ
る。
検証装置は、ＶＤＤ配線に直接接続されたＰ+ 拡散領域
とＧＮＤ配線に直接接続されたＮ+ 拡散領域との拡散領
域間距離を検証することにより、ラッチアップ発生の危
険性の高いレイアウトパターンを自動的に検証すること
ができる。すなわち、ＣＭＯＳ構造のレイアウトパター
ンに対するラッチアップ検証の大幅効率向上を図るとと
もに、一定の検証精度を保った検証を行うことができ
る。
【０１２６】＜第４の実施例＞図１０は、この発明の第
４の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
４の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
【０１２７】同図に示すように、抽出ルール付与部６６
より、ＶＤＤパッド及びＧＮＤパッド以外のパッドであ
る信号パッド情報、信号配線情報、ＧＮＤ配線情報、Ｐ
+ 拡散領域情報及びＮ+ 拡散領域等を含んだ各種抽出用
ルールＤ１１を、信号パッド抽出部６１、信号配線抽出
部６２及びＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力する。
各抽出部６１〜６６は、抽出ルール付与部６６からの各
種抽出用ルールＤ１１を参照することにより、レイアウ
トパターン上の所望の箇所を正確に抽出することができ
る。
より、ＶＤＤパッド及びＧＮＤパッド以外のパッドであ
る信号パッド情報、信号配線情報、ＧＮＤ配線情報、Ｐ
+ 拡散領域情報及びＮ+ 拡散領域等を含んだ各種抽出用
ルールＤ１１を、信号パッド抽出部６１、信号配線抽出
部６２及びＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力する。
各抽出部６１〜６６は、抽出ルール付与部６６からの各
種抽出用ルールＤ１１を参照することにより、レイアウ
トパターン上の所望の箇所を正確に抽出することができ
る。
【０１２８】信号パッド抽出部６１は、図示しないレイ
アウトパターンデータ付与手段よりレイアウトパターン
データＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ１１の信号パッド情報を用いて
ＶＤＤパッド及びＧＮＤパッド以外のパッドである信号
パッドを抽出して、信号パッド抽出済みのレイアウトパ
ターンデータＤ１を信号配線抽出部６２に出力する。
アウトパターンデータ付与手段よりレイアウトパターン
データＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ１１の信号パッド情報を用いて
ＶＤＤパッド及びＧＮＤパッド以外のパッドである信号
パッドを抽出して、信号パッド抽出済みのレイアウトパ
ターンデータＤ１を信号配線抽出部６２に出力する。
【０１２９】信号配線抽出部６２は信号パッド抽出済み
のレイアウトパターンデータＤ１から、各種抽出用ルー
ルＤ１１のＶＤＤ配線情報を用いて、信号パッドから延
設して形成される信号配線を抽出して信号配線抽出済み
のレイアウトパターンデータＤ１をＮ+ ＆Ｐ+ 拡散領域
抽出部６３に出力する。
のレイアウトパターンデータＤ１から、各種抽出用ルー
ルＤ１１のＶＤＤ配線情報を用いて、信号パッドから延
設して形成される信号配線を抽出して信号配線抽出済み
のレイアウトパターンデータＤ１をＮ+ ＆Ｐ+ 拡散領域
抽出部６３に出力する。
【０１３０】ＶＤＤ配線接続Ｎ+ ＆Ｐ+ 拡散領域抽出部
６３は、信号配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ１１のＰ+ 拡散領域情報
及びＮ+ 拡散領域情報を用いて、Ｎウェル領域（あるい
はＮ基板）の上層部に設けられたＰ+ 拡散領域及びＰウ
ェル領域（あるいはＰ基板）の上層部に設けられたＮ+
拡散領域のうち、信号配線で直接接続されたＰ+ 拡散領
域及びＮ+ 拡散領域を抽出して信号配線直接接続のＰ+
＆Ｎ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をラッチアップ検証部６４に出力する。
６３は、信号配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ１１のＰ+ 拡散領域情報
及びＮ+ 拡散領域情報を用いて、Ｎウェル領域（あるい
はＮ基板）の上層部に設けられたＰ+ 拡散領域及びＰウ
ェル領域（あるいはＰ基板）の上層部に設けられたＮ+
拡散領域のうち、信号配線で直接接続されたＰ+ 拡散領
域及びＮ+ 拡散領域を抽出して信号配線直接接続のＰ+
＆Ｎ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をラッチアップ検証部６４に出力する。
【０１３１】ラッチアップ検証部６４は、信号配線直接
接続のＮ+ ＆Ｐ+ 拡散領域抽出済みのレイアウトパター
ンデータＤ１から、同一の信号配線に共通接続されてい
るＰ+ 拡散領域とＮ+ 拡散領域の存在の有無を検証し、
存在しなければラッチアップ危険性なしと判定し、存在
すれば、信号配線直接接続のＰ+ 拡散領域、Ｎウェル領
域（Ｎ基板）及びＰ基板（Ｐウェル領域）からなるＰＮ
Ｐバイポーラトランジスタ及び信号配線直接接続のＮ+
拡散領域、Ｐ基板（Ｐウェル領域）及びＮウェル領域
（Ｎ基板）からなるＮＰＮバイポーラトランジスタが活
性状態になりやすくラッチアップ発生の危険性有りと判
定する。そして、ラッチアップ発生危険性有りと判定し
た場合、ラッチアップ発生危険性有りと判定された信号
配線共通接続のＰ+ 拡散領域及びＮ+ 拡散領域をペアに
したラッチアップ検証結果データＤ１２を検証結果出力
部６５に出力する。
接続のＮ+ ＆Ｐ+ 拡散領域抽出済みのレイアウトパター
ンデータＤ１から、同一の信号配線に共通接続されてい
るＰ+ 拡散領域とＮ+ 拡散領域の存在の有無を検証し、
存在しなければラッチアップ危険性なしと判定し、存在
すれば、信号配線直接接続のＰ+ 拡散領域、Ｎウェル領
域（Ｎ基板）及びＰ基板（Ｐウェル領域）からなるＰＮ
Ｐバイポーラトランジスタ及び信号配線直接接続のＮ+
拡散領域、Ｐ基板（Ｐウェル領域）及びＮウェル領域
（Ｎ基板）からなるＮＰＮバイポーラトランジスタが活
性状態になりやすくラッチアップ発生の危険性有りと判
定する。そして、ラッチアップ発生危険性有りと判定し
た場合、ラッチアップ発生危険性有りと判定された信号
配線共通接続のＰ+ 拡散領域及びＮ+ 拡散領域をペアに
したラッチアップ検証結果データＤ１２を検証結果出力
部６５に出力する。
【０１３２】検証結果出力部６５は、ラッチアップ検証
結果データＤ１２に基づき、ラッチアップ発生危険性有
りと判定された信号配線共通接続のＰ+ 拡散領域及びＮ
+ 拡散領域を特徴づけてリスト形式あるいはグラフィッ
ク出力等の検証結果情報（図示せず）を出力する。した
がって、設計者はラッチアップ発生の危険性のある箇所
を容易に認識することができ、レイアウトパターンの設
計変更を速やかに行える。
結果データＤ１２に基づき、ラッチアップ発生危険性有
りと判定された信号配線共通接続のＰ+ 拡散領域及びＮ
+ 拡散領域を特徴づけてリスト形式あるいはグラフィッ
ク出力等の検証結果情報（図示せず）を出力する。した
がって、設計者はラッチアップ発生の危険性のある箇所
を容易に認識することができ、レイアウトパターンの設
計変更を速やかに行える。
【０１３３】図１１は第４の実施例のラッチアップ検証
装置の動作を示すフローチャートである。また、図１２
はその動作説明用の平面図である。以下、図１１及び図
１２を参照して、その検証動作を説明する。
装置の動作を示すフローチャートである。また、図１２
はその動作説明用の平面図である。以下、図１１及び図
１２を参照して、その検証動作を説明する。
【０１３４】まず、ステップＳ３１で、信号パッド抽出
部６１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ１１の信号パッド情報を用いてＶＤＤパッ
ド１６１及びＧＮＤパッド１６２以外のパッドである信
号パッド１７１を抽出して、信号パッド抽出済みのレイ
アウトパターンデータＤ１を信号配線抽出部６２に出力
する。
部６１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ１１の信号パッド情報を用いてＶＤＤパッ
ド１６１及びＧＮＤパッド１６２以外のパッドである信
号パッド１７１を抽出して、信号パッド抽出済みのレイ
アウトパターンデータＤ１を信号配線抽出部６２に出力
する。
【０１３５】ステップＳ３２で、信号配線抽出部６２は
信号パッド抽出済みのレイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ１１の信号配線情報を用いて、
信号パッド１７１から延設して形成される信号配線１７
２を抽出してＶＤＤ配線抽出済みのレイアウトパターン
データＤ１をＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力す
る。
信号パッド抽出済みのレイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ１１の信号配線情報を用いて、
信号パッド１７１から延設して形成される信号配線１７
２を抽出してＶＤＤ配線抽出済みのレイアウトパターン
データＤ１をＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力す
る。
【０１３６】ステップＳ３３で、Ｎ+ ＆Ｐ+ 拡散領域抽
出部６３は、信号配線抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ１１のＰ+ 拡散領域
情報を用いて、Ｎウェル領域１７３の上層部に設けられ
たＰ+ 拡散領域のうち、信号配線で直接接続されたＰ+
拡散領域１７４を抽出し、さらに、ステップＳ３４で、
各種抽出用ルールＤ１１のＮ+ 拡散領域情報を用いて、
Ｐ基板の上層部に設けられたＮ+ 拡散領域のうち、信号
配線で直接接続されたＮ+ 拡散領域１７５を抽出して信
号配線直接接続のＰ+ ＆Ｎ+ 拡散領域抽出済みのレイア
ウトパターンデータＤ１をラッチアップ検証部６４に出
力する。
出部６３は、信号配線抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ１１のＰ+ 拡散領域
情報を用いて、Ｎウェル領域１７３の上層部に設けられ
たＰ+ 拡散領域のうち、信号配線で直接接続されたＰ+
拡散領域１７４を抽出し、さらに、ステップＳ３４で、
各種抽出用ルールＤ１１のＮ+ 拡散領域情報を用いて、
Ｐ基板の上層部に設けられたＮ+ 拡散領域のうち、信号
配線で直接接続されたＮ+ 拡散領域１７５を抽出して信
号配線直接接続のＰ+ ＆Ｎ+ 拡散領域抽出済みのレイア
ウトパターンデータＤ１をラッチアップ検証部６４に出
力する。
【０１３７】そして、ステップＳ３５で、ラッチアップ
検証部６４は、信号配線直接接続のＮ+ ＆Ｐ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１から、同一の
信号配線に共通接続されているＰ+ 拡散領域とＮ+ 拡散
領域の存在の有無を検証し、存在しなければラッチアッ
プ危険性なしと判定し、存在すればラッチアップ発生の
危険性有りと判定する。
検証部６４は、信号配線直接接続のＮ+ ＆Ｐ+ 拡散領域
抽出済みのレイアウトパターンデータＤ１から、同一の
信号配線に共通接続されているＰ+ 拡散領域とＮ+ 拡散
領域の存在の有無を検証し、存在しなければラッチアッ
プ危険性なしと判定し、存在すればラッチアップ発生の
危険性有りと判定する。
【０１３８】図１２の例では、信号配線１７２にＰ+ 拡
散領域１７４とＮ+ 拡散領域１７５とが共通に接続され
ているため、ラッチアップ発生危険性有りと判定し、ラ
ッチアップ発生危険性有りと判定した信号配線共通接続
のＰ+ 拡散領域１７４及びＮ+ 拡散領域１７５をペアに
したラッチアップ検証結果データＤ１２を検証結果出力
部６５に出力する。
散領域１７４とＮ+ 拡散領域１７５とが共通に接続され
ているため、ラッチアップ発生危険性有りと判定し、ラ
ッチアップ発生危険性有りと判定した信号配線共通接続
のＰ+ 拡散領域１７４及びＮ+ 拡散領域１７５をペアに
したラッチアップ検証結果データＤ１２を検証結果出力
部６５に出力する。
【０１３９】次に、ステップＳ３６で、検証結果出力部
６５は、ラッチアップ検証結果データＤ１２に基づき、
信号配線共通接続のＰ+ 拡散領域１７４及びＮ+ 拡散領
域１７５と特徴づけてリスト形式あるいはグラフィック
出力等の検証結果情報を出力する。
６５は、ラッチアップ検証結果データＤ１２に基づき、
信号配線共通接続のＰ+ 拡散領域１７４及びＮ+ 拡散領
域１７５と特徴づけてリスト形式あるいはグラフィック
出力等の検証結果情報を出力する。
【０１４０】このように、第４の実施例のラッチアップ
検証装置は、信号配線に共通接続されたＰ+ 拡散領域と
Ｎ+ 拡散領域との拡散領域間距離を検証することによ
り、ラッチアップ発生の危険性の高いレイアウトパター
ンを自動的に検証することができる。すなわち、ＣＭＯ
Ｓ構造のレイアウトパターンに対するラッチアップ検証
の大幅効率向上を図るとともに、一定の検証精度を保っ
た検証を行うことができる。
検証装置は、信号配線に共通接続されたＰ+ 拡散領域と
Ｎ+ 拡散領域との拡散領域間距離を検証することによ
り、ラッチアップ発生の危険性の高いレイアウトパター
ンを自動的に検証することができる。すなわち、ＣＭＯ
Ｓ構造のレイアウトパターンに対するラッチアップ検証
の大幅効率向上を図るとともに、一定の検証精度を保っ
た検証を行うことができる。
【０１４１】＜第５の実施例＞図１３は、この発明の第
５の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
５の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
【０１４２】同図に示すように、レイアウトパターン表
示モジュール７１は、レイアウトパターンデータＤ１を
入力として、レイアウトパターンを視覚認識可能に表示
する。
示モジュール７１は、レイアウトパターンデータＤ１を
入力として、レイアウトパターンを視覚認識可能に表示
する。
【０１４３】領域選択モジュール７２は、レイアウトパ
ターン表示モジュール７１で表示されたレイアウトパタ
ーン上で領域の区別が可能であり、オペレータによりマ
ウス等で入力されたレイアウトパターン上の２点を対角
としたの矩形領域が第１の部分領域、それ以外の領域が
第２の部分領域として区別される。
ターン表示モジュール７１で表示されたレイアウトパタ
ーン上で領域の区別が可能であり、オペレータによりマ
ウス等で入力されたレイアウトパターン上の２点を対角
としたの矩形領域が第１の部分領域、それ以外の領域が
第２の部分領域として区別される。
【０１４４】領域別距離入力部７３は、第１の部分領域
及び第２の部分領域それぞれの基準距離である第１の部
分基準距離及び第２の部分基準距離が入力可能であり、
オペレータによりキーボード等で入力された入力値がそ
れぞれ第１の部分基準距離及び第２の部分基準距離とさ
れ、これら第１及び第２の部分領域並びに第１及び第２
の部分基準距離を規定した距離データＤ１３が距離検証
モジュール７４に付与される。
及び第２の部分領域それぞれの基準距離である第１の部
分基準距離及び第２の部分基準距離が入力可能であり、
オペレータによりキーボード等で入力された入力値がそ
れぞれ第１の部分基準距離及び第２の部分基準距離とさ
れ、これら第１及び第２の部分領域並びに第１及び第２
の部分基準距離を規定した距離データＤ１３が距離検証
モジュール７４に付与される。
【０１４５】距離検証モジュール７４は、第３の実施例
のＶＤＤ＆ＧＮＤパッド抽出部５１、ＶＤＤ配線抽出部
５２、ＧＮＤ配線抽出部５３、ＶＤＤ配線接続Ｐ+ 拡散
領域抽出部５４、ＧＮＤ配線接続Ｎ+ 拡散領域抽出部５
５、ラッチアップ検証部５６、抽出ルール付与部５８及
び各種抽出用ルールＤ８を包含したモジュールであり
（図７参照）、距離データＤ１３はラッチアップ検証部
５６に相当する手段に取り込まれる。
のＶＤＤ＆ＧＮＤパッド抽出部５１、ＶＤＤ配線抽出部
５２、ＧＮＤ配線抽出部５３、ＶＤＤ配線接続Ｐ+ 拡散
領域抽出部５４、ＧＮＤ配線接続Ｎ+ 拡散領域抽出部５
５、ラッチアップ検証部５６、抽出ルール付与部５８及
び各種抽出用ルールＤ８を包含したモジュールであり
（図７参照）、距離データＤ１３はラッチアップ検証部
５６に相当する手段に取り込まれる。
【０１４６】第３の実施例で述べたように、距離検証モ
ジュール７４は、ＶＤＤ配線に直接接続されたＰ+ 拡散
領域とＧＮＤ配線に直接接続されたＮ+ 拡散領域との拡
散領域間距離に基づきラッチアップ検証を行い、その検
証結果をラッチアップ検証結果データＤ１４として検証
結果出力部７５に出力する。
ジュール７４は、ＶＤＤ配線に直接接続されたＰ+ 拡散
領域とＧＮＤ配線に直接接続されたＮ+ 拡散領域との拡
散領域間距離に基づきラッチアップ検証を行い、その検
証結果をラッチアップ検証結果データＤ１４として検証
結果出力部７５に出力する。
【０１４７】ただし、レイアウトパターン上の第１の部
分領域においては第１の部分基準距離を用いてラッチア
ップ検証を行い、レイアウトパターン上の第２の部分領
域においては第２の部分基準距離を用いてラッチアップ
検証を行う。
分領域においては第１の部分基準距離を用いてラッチア
ップ検証を行い、レイアウトパターン上の第２の部分領
域においては第２の部分基準距離を用いてラッチアップ
検証を行う。
【０１４８】検証結果出力部７５は、ラッチアップ検証
結果データＤ１４に基づき、ラッチアップ発生危険性有
りと判定されたＶＤＤ配線直接接続のＰ+ 拡散領域及び
ＧＮＤ配線直接接続のＮ+ 拡散領域を特徴づけ、リスト
形式あるいはグラフィック出力等の検証結果情報（図示
せず）を出力する。したがって、設計者はラッチアップ
発生の危険性のある箇所を容易に認識することができ、
レイアウトパターンの設計変更を速やかに行える。
結果データＤ１４に基づき、ラッチアップ発生危険性有
りと判定されたＶＤＤ配線直接接続のＰ+ 拡散領域及び
ＧＮＤ配線直接接続のＮ+ 拡散領域を特徴づけ、リスト
形式あるいはグラフィック出力等の検証結果情報（図示
せず）を出力する。したがって、設計者はラッチアップ
発生の危険性のある箇所を容易に認識することができ、
レイアウトパターンの設計変更を速やかに行える。
【０１４９】図１４は第５の実施例のラッチアップ検証
動作を示すフローチャートである。また、図１５はその
動作説明用の平面図である。以下、図１４及び図１５を
参照して、その検証動作を説明する。
動作を示すフローチャートである。また、図１５はその
動作説明用の平面図である。以下、図１４及び図１５を
参照して、その検証動作を説明する。
【０１５０】ステップＳ４１で、レイアウトパターン表
示モジュール７１は、レイアウトパターンデータＤ１を
入力として、図１５で示すようなレイアウトパターンを
視覚認識可能に表示する。
示モジュール７１は、レイアウトパターンデータＤ１を
入力として、図１５で示すようなレイアウトパターンを
視覚認識可能に表示する。
【０１５１】ステップＳ４２で、領域選択モジュール７
２は、オペレータによりマウス等で入力されたレイアウ
トパターン上の２点（図１５では「Ｘ」で示す）を対角
としたの矩形領域１８０が第１の部分領域、それ以外の
領域が第２の部分領域として区別される。このように、
２点を入力するだけで第１の部分領域と第２の部分領域
との区分を行うことにより、速やかにレイアウトパター
ンの領域区分を行える。
２は、オペレータによりマウス等で入力されたレイアウ
トパターン上の２点（図１５では「Ｘ」で示す）を対角
としたの矩形領域１８０が第１の部分領域、それ以外の
領域が第２の部分領域として区別される。このように、
２点を入力するだけで第１の部分領域と第２の部分領域
との区分を行うことにより、速やかにレイアウトパター
ンの領域区分を行える。
【０１５２】ステップＳ４３で、領域別距離入力部７３
は、オペレータによりキーボード等で入力された入力値
がそれぞれ第１の部分基準距離及び第２の部分基準距離
とされ、これら第１及び第２の部分領域並びに第１及び
第２の部分基準距離を規定した距離データＤ１３を距離
検証モジュール７４に付与する。
は、オペレータによりキーボード等で入力された入力値
がそれぞれ第１の部分基準距離及び第２の部分基準距離
とされ、これら第１及び第２の部分領域並びに第１及び
第２の部分基準距離を規定した距離データＤ１３を距離
検証モジュール７４に付与する。
【０１５３】ステップＳ４４で、距離検証モジュール７
４は、ＶＤＤパッド１８１から延設されたＶＤＤ配線１
８２に直接接続された（Ｎウェル１８３内の）Ｐ+ 拡散
領域１８４とＧＮＤパッド１９１から延設されたＧＮＤ
配線１９２に直接接続されたＮ+ 拡散領域１９３との拡
散領域間距離ｄＡと第１の部分基準距離とを比較するこ
とにより、第１の部分領域上のラッチアップ検証を行
い、ＶＤＤ配線１８２に直接接続された（Ｎウェル１８
３内の）Ｐ+ 拡散領域１８４とＧＮＤ配線１９２に直接
接続されたＮ+ 拡散領域１９４との拡散領域間距離ｄＢ
と第２の部分基準距離とを比較することにより、第２の
部分領域上のラッチアップ検証を行い、その検証結果を
ラッチアップ検証結果データＤ１４として検証結果出力
部７５に出力する。
４は、ＶＤＤパッド１８１から延設されたＶＤＤ配線１
８２に直接接続された（Ｎウェル１８３内の）Ｐ+ 拡散
領域１８４とＧＮＤパッド１９１から延設されたＧＮＤ
配線１９２に直接接続されたＮ+ 拡散領域１９３との拡
散領域間距離ｄＡと第１の部分基準距離とを比較するこ
とにより、第１の部分領域上のラッチアップ検証を行
い、ＶＤＤ配線１８２に直接接続された（Ｎウェル１８
３内の）Ｐ+ 拡散領域１８４とＧＮＤ配線１９２に直接
接続されたＮ+ 拡散領域１９４との拡散領域間距離ｄＢ
と第２の部分基準距離とを比較することにより、第２の
部分領域上のラッチアップ検証を行い、その検証結果を
ラッチアップ検証結果データＤ１４として検証結果出力
部７５に出力する。
【０１５４】ステップＳ４５で、検証結果出力部７５
は、ラッチアップ検証結果データＤ１４に基づき、ラッ
チアップ発生危険性有りと判定されたＶＤＤ配線直接接
続のＰ+ 拡散領域及びＧＮＤ配線直接接続のＮ+ 拡散領
域を特徴づけ、リスト形式あるいはグラフィック出力等
の検証結果情報を出力する。
は、ラッチアップ検証結果データＤ１４に基づき、ラッ
チアップ発生危険性有りと判定されたＶＤＤ配線直接接
続のＰ+ 拡散領域及びＧＮＤ配線直接接続のＮ+ 拡散領
域を特徴づけ、リスト形式あるいはグラフィック出力等
の検証結果情報を出力する。
【０１５５】このように、第５の実施例のラッチアップ
検証装置は、第２の実施例同様、ＶＤＤ配線に直接接続
されたＰ+ 拡散領域とＧＮＤ配線に直接接続されたＮ+
拡散領域との拡散領域間距離を検証することにより、ラ
ッチアップ発生の危険性の高いレイアウトパターンを自
動的に検証することができる。すなわち、ＣＭＯＳ構造
のレイアウトパターンに対するラッチアップ検証の大幅
効率向上を図るとともに、一定の検証精度を保った検証
を行うことができる。
検証装置は、第２の実施例同様、ＶＤＤ配線に直接接続
されたＰ+ 拡散領域とＧＮＤ配線に直接接続されたＮ+
拡散領域との拡散領域間距離を検証することにより、ラ
ッチアップ発生の危険性の高いレイアウトパターンを自
動的に検証することができる。すなわち、ＣＭＯＳ構造
のレイアウトパターンに対するラッチアップ検証の大幅
効率向上を図るとともに、一定の検証精度を保った検証
を行うことができる。
【０１５６】加えて、レイアウトパターン上の領域を区
別してそれぞれに異なる基準距離を用いて拡散領域間距
離を検証するため、より実用レベルに即した詳細なレベ
ルでラッチアップ検証を行うことができる。
別してそれぞれに異なる基準距離を用いて拡散領域間距
離を検証するため、より実用レベルに即した詳細なレベ
ルでラッチアップ検証を行うことができる。
【０１５７】なお、第５の実施例では、レイアウトパタ
ーン上の領域を２つの領域に区分けした例を示したが、
３以上の領域に区分けすることも勿論可能である。
ーン上の領域を２つの領域に区分けした例を示したが、
３以上の領域に区分けすることも勿論可能である。
【０１５８】
【発明の効果】この発明の請求項１記載のラッチアップ
検証装置におけるラッチアップ検証手段は、ウェル領域
の表面に形成された第２の半導体領域のコンタクト領域
と半導体基板の表面に形成された第１の半導体領域との
距離から、第１の導電型の第１の半導体領域及び第２の
導電型の第２の半導体領域のうち一方の半導体領域、第
２の導電型のウェル領域及び第１の導電型の半導体基板
とからなる寄生バイポーラトランジスタのＰＮ接合が順
バイアスされやすい構造であるか否かをを検証すること
により、ＣＭＯＳ構造のレイアウトパターンに対するラ
ッチアップ検証の大幅効率向上を図るとともに、一定の
検証精度を保った検証を行うことができる。
検証装置におけるラッチアップ検証手段は、ウェル領域
の表面に形成された第２の半導体領域のコンタクト領域
と半導体基板の表面に形成された第１の半導体領域との
距離から、第１の導電型の第１の半導体領域及び第２の
導電型の第２の半導体領域のうち一方の半導体領域、第
２の導電型のウェル領域及び第１の導電型の半導体基板
とからなる寄生バイポーラトランジスタのＰＮ接合が順
バイアスされやすい構造であるか否かをを検証すること
により、ＣＭＯＳ構造のレイアウトパターンに対するラ
ッチアップ検証の大幅効率向上を図るとともに、一定の
検証精度を保った検証を行うことができる。
【０１５９】また、請求項２記載のラッチアップ検証装
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、電源配線、ウェル領域、第１の導
電型の半導体領域及び第２の導電型の半導体領域をレイ
アウトパターンから特定する情報からなる抽出ルールを
付与するため、この抽出ルールを参照することにより、
半導体領域抽出手段を構成する各手段は、レイアウトパ
ターン上の所望の箇所を正確に抽出することができ、ラ
ッチアップ検証の精度向上に寄与する。
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、電源配線、ウェル領域、第１の導
電型の半導体領域及び第２の導電型の半導体領域をレイ
アウトパターンから特定する情報からなる抽出ルールを
付与するため、この抽出ルールを参照することにより、
半導体領域抽出手段を構成する各手段は、レイアウトパ
ターン上の所望の箇所を正確に抽出することができ、ラ
ッチアップ検証の精度向上に寄与する。
【０１６０】また、請求項３記載のラッチアップ検証装
置は、ラッチアップ検証用の比較基準であるオーバーサ
イズデータをオーバーサイズ情報付与手段から付与して
いるため、比較基準を変更することができ、より実用に
適合した検証を行うことができる。
置は、ラッチアップ検証用の比較基準であるオーバーサ
イズデータをオーバーサイズ情報付与手段から付与して
いるため、比較基準を変更することができ、より実用に
適合した検証を行うことができる。
【０１６１】さらに、請求項４記載のラッチアップ検証
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、オーバーサイズ領域内に存在しな
い第１の半導体領域を特徴づけた検証結果情報を出力す
るため、設計者はラッチアップ発生の危険性のある箇所
を容易に認識することができ、レイアウトパターンの設
計変更を速やかに行える。
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、オーバーサイズ領域内に存在しな
い第１の半導体領域を特徴づけた検証結果情報を出力す
るため、設計者はラッチアップ発生の危険性のある箇所
を容易に認識することができ、レイアウトパターンの設
計変更を速やかに行える。
【０１６２】また、請求項５記載のラッチアップ検証装
置のＣＭＯＳ半導体集積回路は、Ｐ型基板上にＮ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路に対
するラッチアップ検証を行うことができる。
置のＣＭＯＳ半導体集積回路は、Ｐ型基板上にＮ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路に対
するラッチアップ検証を行うことができる。
【０１６３】さらに、請求項６記載のラッチアップ検証
装置のＣＭＯＳ半導体集積回路は、型基板上にＰ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路に対
するラッチアップ検証を行うことができる。
装置のＣＭＯＳ半導体集積回路は、型基板上にＰ型ウェ
ル領域が形成された構造のＣＭＯＳ半導体集積回路に対
するラッチアップ検証を行うことができる。
【０１６４】この発明の請求項７記載のラッチアップ検
証装置は、ラッチアップ検証手段により、第１の電源に
直接接続される第１の導電型の第１の半導体領域と第２
の電源に直接接続される第２の導電型の第２の半導体領
域との距離に基づき、第１の導電型の第１の半導体領域
及び第２の導電型の第２の半導体領域のうち一方の半導
体領域、ウェル領域及び半導体基板とからなる寄生バイ
ポーラトランジスタのＰＮ接合が順バイアスされやすい
構造であるか否かをを検証するこにより、ＣＭＯＳ構造
のレイアウトパターンに対するラッチアップ検証の大幅
効率向上を図るとともに、一定の検証精度を保った検証
を行うことができる。
証装置は、ラッチアップ検証手段により、第１の電源に
直接接続される第１の導電型の第１の半導体領域と第２
の電源に直接接続される第２の導電型の第２の半導体領
域との距離に基づき、第１の導電型の第１の半導体領域
及び第２の導電型の第２の半導体領域のうち一方の半導
体領域、ウェル領域及び半導体基板とからなる寄生バイ
ポーラトランジスタのＰＮ接合が順バイアスされやすい
構造であるか否かをを検証するこにより、ＣＭＯＳ構造
のレイアウトパターンに対するラッチアップ検証の大幅
効率向上を図るとともに、一定の検証精度を保った検証
を行うことができる。
【０１６５】また、請求項８記載のラッチアップ検証装
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、第１及び第２の電源配線、ウェル
領域、第１の導電型の半導体領域及び第２の導電型の半
導体領域をレイアウトパターンから特定する情報からな
る抽出ルールを付与するため、この抽出ルールを参照す
ることにより、半導体領域抽出手段を構成する各手段
は、レイアウトパターン上の所望の箇所を正確に抽出す
ることができ、ラッチアップ検証の精度向上に寄与す
る。
置の抽出用ルール付与手段は、レイアウトパターン中に
存在する電源パッド、第１及び第２の電源配線、ウェル
領域、第１の導電型の半導体領域及び第２の導電型の半
導体領域をレイアウトパターンから特定する情報からな
る抽出ルールを付与するため、この抽出ルールを参照す
ることにより、半導体領域抽出手段を構成する各手段
は、レイアウトパターン上の所望の箇所を正確に抽出す
ることができ、ラッチアップ検証の精度向上に寄与す
る。
【０１６６】さらに、請求項９記載のラッチアップ検証
装置の距離データ付与手段は、検証用の基準距離を規定
した距離データを付与するため、比較基準を変更するこ
とができ、レイアウトパターンの設計変更を速やかに行
える。
装置の距離データ付与手段は、検証用の基準距離を規定
した距離データを付与するため、比較基準を変更するこ
とができ、レイアウトパターンの設計変更を速やかに行
える。
【０１６７】また、請求項１０記載のラッチアップ検証
装置のラッチアップ検証手段は、レイアウトパターンを
形成する第１〜第ｎの区分領域それぞれに異なる値の基
準距離に用いてラッチアップ検証を行うことができるた
め、より精度の高いラッチアップ検証を行うことができ
る。
装置のラッチアップ検証手段は、レイアウトパターンを
形成する第１〜第ｎの区分領域それぞれに異なる値の基
準距離に用いてラッチアップ検証を行うことができるた
め、より精度の高いラッチアップ検証を行うことができ
る。
【０１６８】さらに、請求項１１記載のラッチアップ検
証装置の領域区分手段は、レイアウトパターン表示手段
で表示されたレイアウトパターン上に２つの選択点が入
力可能であり、２つの選択点を対角とした矩形領域を第
１の部分領域とし、それ以外の領域を第２の部分領域と
しているため、比較的簡単にレイアウトパターンを第１
の部分領域と第２の部分領域とに区分することができ、
速やかにレイアウトパターンの領域区分を行える。
証装置の領域区分手段は、レイアウトパターン表示手段
で表示されたレイアウトパターン上に２つの選択点が入
力可能であり、２つの選択点を対角とした矩形領域を第
１の部分領域とし、それ以外の領域を第２の部分領域と
しているため、比較的簡単にレイアウトパターンを第１
の部分領域と第２の部分領域とに区分することができ、
速やかにレイアウトパターンの領域区分を行える。
【０１６９】さらにまた、請求項１２記載のラッチアッ
プ検証装置の検証結果出力手段は、ラッチアップ検証手
段による検証結果に基づき、拡散領域間距離が基準距離
より短い関係にある第１及び第２の半導体領域を特徴づ
けた検証結果情報を出力するため、ラッチアップ発生の
危険性のある箇所を容易に認識することができ、レイア
ウトパターンの設計変更を速やかに行える。
プ検証装置の検証結果出力手段は、ラッチアップ検証手
段による検証結果に基づき、拡散領域間距離が基準距離
より短い関係にある第１及び第２の半導体領域を特徴づ
けた検証結果情報を出力するため、ラッチアップ発生の
危険性のある箇所を容易に認識することができ、レイア
ウトパターンの設計変更を速やかに行える。
【０１７０】この発明の請求項１３記載のラッチアップ
検証装置は、ラッチアップ検証手段により、第１及び第
２の電源に接続されていない信号配線に接続される第１
の導電型の第１の半導体領域及び第２の導電型の第２の
半導体領域信号配線の接続状況に基づき、第１の導電型
の第１の半導体領域及び第２の導電型の第２の半導体領
域のうち一方の半導体領域、ウェル領域及び半導体基板
とからなる寄生バイポーラトランジスタのＰＮ接合が順
バイアスされやすい構造であるか否かを検証することに
より、ＣＭＯＳ構造のレイアウトパターンに対するラッ
チアップ検証の大幅効率向上を図るとともに、一定の検
証精度を保った検証を行うことができる。
検証装置は、ラッチアップ検証手段により、第１及び第
２の電源に接続されていない信号配線に接続される第１
の導電型の第１の半導体領域及び第２の導電型の第２の
半導体領域信号配線の接続状況に基づき、第１の導電型
の第１の半導体領域及び第２の導電型の第２の半導体領
域のうち一方の半導体領域、ウェル領域及び半導体基板
とからなる寄生バイポーラトランジスタのＰＮ接合が順
バイアスされやすい構造であるか否かを検証することに
より、ＣＭＯＳ構造のレイアウトパターンに対するラッ
チアップ検証の大幅効率向上を図るとともに、一定の検
証精度を保った検証を行うことができる。
【０１７１】また、請求項１４記載のラッチアップ検証
装置の抽出用ルール付与手段は、レイアウトパターン中
に存在する第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域をレイアウトパターンか
ら特定する情報からなる抽出ルールを付与するため、こ
の抽出ルールを参照することにより、半導体領域抽出手
段を構成する各手段は、レイアウトパターン上の所望の
箇所を正確に抽出することができ、ラッチアップ検証の
精度向上に寄与する。
装置の抽出用ルール付与手段は、レイアウトパターン中
に存在する第１及び第２の電源に接続されない信号パッ
ド、信号配線、ウェル領域、第１の導電型の半導体領域
及び第２の導電型の半導体領域をレイアウトパターンか
ら特定する情報からなる抽出ルールを付与するため、こ
の抽出ルールを参照することにより、半導体領域抽出手
段を構成する各手段は、レイアウトパターン上の所望の
箇所を正確に抽出することができ、ラッチアップ検証の
精度向上に寄与する。
【０１７２】また、請求項１５記載のラッチアップ検証
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、同一信号配線に接続される第１の
半導体領域と第２の半導体領域とを特徴づけた検証結果
情報を出力するため、ラッチアップ発生の危険性のある
箇所を容易に認識することができ、レイアウトパターン
の設計変更を速やかに行える。
装置の検証結果出力手段は、ラッチアップ検証手段によ
る検証結果に基づき、同一信号配線に接続される第１の
半導体領域と第２の半導体領域とを特徴づけた検証結果
情報を出力するため、ラッチアップ発生の危険性のある
箇所を容易に認識することができ、レイアウトパターン
の設計変更を速やかに行える。
【０１７３】この発明の請求項１６記載のラッチアップ
検証方法は、ウェル領域の表面に形成された第２の半導
体領域のコンタクト領域と半導体基板の表面に形成され
た第１の半導体領域との距離から、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、第２の導電型のウェル領域及び第
１の導電型の半導体基板とからなる寄生バイポーラトラ
ンジスタのＰＮ接合が順バイアスされやすい構造である
か否かをを検証することにより、ＣＭＯＳ構造のレイア
ウトパターンに対するラッチアップ検証の大幅効率向上
を図るとともに、一定の検証精度を保った検証を行うこ
とができる。
検証方法は、ウェル領域の表面に形成された第２の半導
体領域のコンタクト領域と半導体基板の表面に形成され
た第１の半導体領域との距離から、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、第２の導電型のウェル領域及び第
１の導電型の半導体基板とからなる寄生バイポーラトラ
ンジスタのＰＮ接合が順バイアスされやすい構造である
か否かをを検証することにより、ＣＭＯＳ構造のレイア
ウトパターンに対するラッチアップ検証の大幅効率向上
を図るとともに、一定の検証精度を保った検証を行うこ
とができる。
【０１７４】この発明の請求項１７記載のラッチアップ
検証方法は、第１の電源に直接接続される第１の導電型
の第１の半導体領域と第２の電源に直接接続される第２
の導電型の第２の半導体領域との距離に基づき、第１の
導電型の第１の半導体領域及び第２の導電型の第２の半
導体領域のうち一方の半導体領域、ウェル領域及び半導
体基板とからなる寄生バイポーラトランジスタのＰＮ接
合が順バイアスされやすい構造であるか否かをを検証す
るこにより、ＣＭＯＳ構造のレイアウトパターンに対す
るラッチアップ検証の大幅効率向上を図るとともに、一
定の検証精度を保った検証を行うことができる。
検証方法は、第１の電源に直接接続される第１の導電型
の第１の半導体領域と第２の電源に直接接続される第２
の導電型の第２の半導体領域との距離に基づき、第１の
導電型の第１の半導体領域及び第２の導電型の第２の半
導体領域のうち一方の半導体領域、ウェル領域及び半導
体基板とからなる寄生バイポーラトランジスタのＰＮ接
合が順バイアスされやすい構造であるか否かをを検証す
るこにより、ＣＭＯＳ構造のレイアウトパターンに対す
るラッチアップ検証の大幅効率向上を図るとともに、一
定の検証精度を保った検証を行うことができる。
【０１７５】この発明の請求項１８記載のラッチアップ
検証方法は、第１及び第２の電源に接続されていない信
号配線に接続される第１の導電型の第１の半導体領域及
び第２の導電型の第２の半導体領域信号配線の接続状況
に基づき、第１の導電型の第１の半導体領域及び第２の
導電型の第２の半導体領域のうち一方の半導体領域、ウ
ェル領域及び半導体基板とからなる寄生バイポーラトラ
ンジスタのＰＮ接合が順バイアスされやすい構造である
か否かを検証することにより、ＣＭＯＳ構造のレイアウ
トパターンに対するラッチアップ検証の大幅効率向上を
図るとともに、一定の検証精度を保った検証を行うこと
ができる。
検証方法は、第１及び第２の電源に接続されていない信
号配線に接続される第１の導電型の第１の半導体領域及
び第２の導電型の第２の半導体領域信号配線の接続状況
に基づき、第１の導電型の第１の半導体領域及び第２の
導電型の第２の半導体領域のうち一方の半導体領域、ウ
ェル領域及び半導体基板とからなる寄生バイポーラトラ
ンジスタのＰＮ接合が順バイアスされやすい構造である
か否かを検証することにより、ＣＭＯＳ構造のレイアウ
トパターンに対するラッチアップ検証の大幅効率向上を
図るとともに、一定の検証精度を保った検証を行うこと
ができる。
【図１】この発明の第１の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
証装置の構成を示すブロック図である。
【図２】第１の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
示すフローチャートである。
【図３】第２の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
明用のレイアウトパターン平面図である。
【図４】この発明の第２の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
証装置の構成を示すブロック図である。
【図５】第２の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
示すフローチャートである。
【図６】第２の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
明用のレイアウトパターン平面図である。
【図７】この発明の第３の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
証装置の構成を示すブロック図である。
【図８】第３の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
示すフローチャートである。
【図９】第３の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
明用のレイアウトパターン平面図である。
【図１０】この発明の第４の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
検証装置の構成を示すブロック図である。
【図１１】第４の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
を示すフローチャートである。
【図１２】第４の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
説明用のレイアウトパターン平面図である。
【図１３】この発明の第５の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
検証装置の構成を示すブロック図である。
【図１４】第５の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
を示すフローチャートである。
【図１５】第５の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
説明用のレイアウトパターン平面図である。
【図１６】ＣＭＯＳ構造の一例を示す断面図である。
【図１７】ラッチアップ現象説明用の回路図である。
【図１８】ラッチアップ現象説明用のレイアウトパター
ン平面図である。
ン平面図である。
【図１９】ラッチアップ現象説明用の回路図である。
【図２０】ラッチアップ現象説明用の回路図である。
【図２１】ラッチアップ現象説明用の説明図である。
【符号の説明】 １１ ＶＤＤパッド抽出部 １２ ＶＤＤ配線抽出部 １３ Ｎ+ 拡散領域抽出部 １４ コンタクト領域抽出部 １５ Ｎウェル領域抽出部 １６ Ｎウェル内Ｐ+ 拡散領域抽出部 １７ オーバサイズ領域設定部 １８ ラッチアップ検証部 １９ 検証結果出力部 ２０ 抽出ルール付与部 ２１ オーバーサイズ情報付与部 ５１ ＶＤＤ＆ＧＮＤパッド抽出部 ５２ ＶＤＤ配線抽出部 ５３ ＧＮＤ配線抽出部 ５４ ＶＤＤ配線接続Ｐ+ 拡散領域抽出部 ５５ ＧＮＤ配線接続Ｎ+ 拡散領域抽出部 ５６ ラッチアップ検証部 ５７ 検証結果出力部 ５８ 抽出ルール付与部 ５９ 距離入力部 ６１ 信号パッド抽出部 ６２ 信号配線抽出部 ６３ Ｎ+ ＆Ｐ+ 拡散領域抽出部 ６４ ラッチアップ検証部 ６５ 検証結果出力部 ６６ 抽出ルール付与部 ７１ レイアウトパターン表示モジュール ７２ 領域選択モジュール ７３ 領域別距離入力部 ７４ 距離検証モジュール ７５ 検証結果モジュール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ラッチアップ検証装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１８はラッチアップ現象が発生するレイ
アウトパターン例を示す平面図である。同図において、
１１１はＮウェル領域、１１２〜１１６はＰ+ 拡散領
域、１１７はＮ+ 拡散領域、１１９、１２０及び１２３
はポリシリコン領域、１１８、１２２及び１３５は金属
配線領域、１２５はＮウェル領域、１２６、１２７はＰ
+ 拡散領域、１２８はＮ+ 拡散領域、１３０はポリシリ
コン領域、１２４、１２９、１３１及び１３９は金属配
線領域、１３２〜１３４及び１４７はＮ+ 拡散領域、１
３６及び１３７はＮ+ 拡散領域、１３８及び１４６はＰ
+ 拡散領域である。なお、同図中の×印はコンタクト領
域を示し、金属配線領域１１８には電源ＶＤＤが図示し
ないＶＤＤ配線を介して得られる第１の電源電圧ＶＤＤ
１が付与され、金属配線領域１３１には電源ＶＤＤが図
示しない他のＶＤＤ配線を介して得られる第２の電源電
圧ＶＤＤ２が付与される。また、ポリシリコン領域１１
９、１２３及び１３０にはそれぞれ入力信号Ｓ１、Ｓ２
及びＳ３が付与される。なお、図示していないが、この
レイアウトパターンはＰ基板上に形成されたパターンで
ある。
アウトパターン例を示す平面図である。同図において、
１１１はＮウェル領域、１１２〜１１６はＰ+ 拡散領
域、１１７はＮ+ 拡散領域、１１９、１２０及び１２３
はポリシリコン領域、１１８、１２２及び１３５は金属
配線領域、１２５はＮウェル領域、１２６、１２７はＰ
+ 拡散領域、１２８はＮ+ 拡散領域、１３０はポリシリ
コン領域、１２４、１２９、１３１及び１３９は金属配
線領域、１３２〜１３４及び１４７はＮ+ 拡散領域、１
３６及び１３７はＮ+ 拡散領域、１３８及び１４６はＰ
+ 拡散領域である。なお、同図中の×印はコンタクト領
域を示し、金属配線領域１１８には電源ＶＤＤが図示し
ないＶＤＤ配線を介して得られる第１の電源電圧ＶＤＤ
１が付与され、金属配線領域１３１には電源ＶＤＤが図
示しない他のＶＤＤ配線を介して得られる第２の電源電
圧ＶＤＤ２が付与される。また、ポリシリコン領域１１
９、１２３及び１３０にはそれぞれ入力信号Ｓ１、Ｓ２
及びＳ３が付与される。なお、図示していないが、この
レイアウトパターンはＰ基板上に形成されたパターンで
ある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】削除
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】同図に示すように、抽出ルール付与部４０
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＰウェ
ル情報等を含んだ各種抽出用ルールＤ５を、ＧＮＤパッ
ド抽出部３１、ＧＮＤ配線抽出部３２、Ｐ+ 拡散領域抽
出部３３、コンタクト領域抽出部３４、Ｐウェル領域抽
出部３５及びＰウェル内Ｎ+ 拡散領域抽出部３６に出力
する。各抽出部３１〜３６は、抽出ルール付与部４０か
らの各種抽出用ルールＤ５を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｐ+ 拡散領
域情報、Ｎ+ 拡散領域情報、コンタクト情報及びＰウェ
ル情報等を含んだ各種抽出用ルールＤ５を、ＧＮＤパッ
ド抽出部３１、ＧＮＤ配線抽出部３２、Ｐ+ 拡散領域抽
出部３３、コンタクト領域抽出部３４、Ｐウェル領域抽
出部３５及びＰウェル内Ｎ+ 拡散領域抽出部３６に出力
する。各抽出部３１〜３６は、抽出ルール付与部４０か
らの各種抽出用ルールＤ５を参照することにより、レイ
アウトパターン上の所望の箇所を正確に抽出することが
できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正内容】
【００９２】ラッチアップ検証部３８は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ３７から、
オーバーサイズ領域内にＮ+ 拡散領域及びＰウェル領域
があるか否かを検証し、オーバーサイズ領域内にＮ+ 拡
散領域及びＰウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＰウェル内Ｎ+ 拡散領域とＰウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＰウェル内Ｎ
+ 拡散領域とＰウェル領域からなるラッチアップ検証結
果データＤ７を検証結果出力部３９に出力する。
ズ領域設定済みレイアウトパターンデータＤ３７から、
オーバーサイズ領域内にＮ+ 拡散領域及びＰウェル領域
があるか否かを検証し、オーバーサイズ領域内にＮ+ 拡
散領域及びＰウェル領域の前領域が存在すればラッチア
ップ危険性なしと判定し、存在しなければオーバーサイ
ズ領域外にあるＰウェル内Ｎ+ 拡散領域とＰウェル領域
はラッチアップ発生の危険性有りと判定する。そして、
ラッチアップ発生危険性有りと判定されたＰウェル内Ｎ
+ 拡散領域とＰウェル領域からなるラッチアップ検証結
果データＤ７を検証結果出力部３９に出力する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】検証結果出力部３９は、ラッチアップ検証
結果データＤ７に基づき、オーバーサイズ領域外にある
Ｐウェル領域及びＮ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
結果データＤ７に基づき、オーバーサイズ領域外にある
Ｐウェル領域及びＮ+ 拡散領域を特徴づけ、リスト形式
あるいはグラフィック出力等の検証結果情報（図示せ
ず）を出力する。したって、設計者はラッチアップ発生
の危険性のある箇所を容易に認識することができ、レイ
アウトパターンの設計変更を速やかに行える。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正内容】
【０１０３】ステップＳ１８で、ラッチアップ検証部３
８は、オーバーサイズ領域設定済みレイアウトパターン
データＤ３７から、オーバーサイズ領域内にＮ+ 拡散領
域及びＰウェル領域があるか否かを検証し、オーバーサ
イズ領域内にＮ+ 拡散領域及びＰウェル領域の前領域が
存在すればラッチアップ危険性なしと判定し、存在しな
ければオーバーサイズ領域外にあるＰウェル内Ｎ+ 拡散
領域とＰウェル領域はラッチアップ発生の危険性有りと
判定する。そして、ラッチアップ発生危険性有りと判定
されたＰウェル内Ｎ+ 拡散領域とＰウェル領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部３９
に出力する。例えば、図６の例では、オーバーサイズ領
域Ａ２外にあるＰウェル領域１６４Ａ及び１６４Ｂが存
在し、オーバーサイズ領域Ａ２外にＮ+ 拡散領域１６７
が存在するため、これらの領域１６４Ａ，１６４Ｂ及び
Ｎ+ 拡散領域１６７をラッチアップエラー領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部１９
に出力する。
８は、オーバーサイズ領域設定済みレイアウトパターン
データＤ３７から、オーバーサイズ領域内にＮ+ 拡散領
域及びＰウェル領域があるか否かを検証し、オーバーサ
イズ領域内にＮ+ 拡散領域及びＰウェル領域の前領域が
存在すればラッチアップ危険性なしと判定し、存在しな
ければオーバーサイズ領域外にあるＰウェル内Ｎ+ 拡散
領域とＰウェル領域はラッチアップ発生の危険性有りと
判定する。そして、ラッチアップ発生危険性有りと判定
されたＰウェル内Ｎ+ 拡散領域とＰウェル領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部３９
に出力する。例えば、図６の例では、オーバーサイズ領
域Ａ２外にあるＰウェル領域１６４Ａ及び１６４Ｂが存
在し、オーバーサイズ領域Ａ２外にＮ+ 拡散領域１６７
が存在するため、これらの領域１６４Ａ，１６４Ｂ及び
Ｎ+ 拡散領域１６７をラッチアップエラー領域からなる
ラッチアップ検証結果データＤ７を検証結果出力部１９
に出力する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正内容】
【０１０７】同図に示すように、抽出ルール付与部５８
より、ＶＤＤパッド情報、ＧＮＤパッド情報、ＶＤＤ配
線情報、ＧＮＤ配線情報、Ｐ+ 拡散領域情報及びＮ+ 拡
散領域等を含んだ各種抽出用ルールＤ８を、ＶＤＤ＆Ｇ
ＮＤパッド抽出部５１、ＶＤＤ配線抽出部５２、ＧＮＤ
配線抽出部５３、ＶＤＤ配線接続Ｐ+ 拡散領域抽出部５
４及びＧＮＤ配線接続Ｎ+ 拡散領域抽出部５５に出力す
る。各抽出部５１〜５５は、抽出ルール付与部５８から
の各種抽出用ルールＤ８を参照することにより、レイア
ウトパターン上の所望の箇所を正確に抽出することがで
きる。
より、ＶＤＤパッド情報、ＧＮＤパッド情報、ＶＤＤ配
線情報、ＧＮＤ配線情報、Ｐ+ 拡散領域情報及びＮ+ 拡
散領域等を含んだ各種抽出用ルールＤ８を、ＶＤＤ＆Ｇ
ＮＤパッド抽出部５１、ＶＤＤ配線抽出部５２、ＧＮＤ
配線抽出部５３、ＶＤＤ配線接続Ｐ+ 拡散領域抽出部５
４及びＧＮＤ配線接続Ｎ+ 拡散領域抽出部５５に出力す
る。各抽出部５１〜５５は、抽出ルール付与部５８から
の各種抽出用ルールＤ８を参照することにより、レイア
ウトパターン上の所望の箇所を正確に抽出することがで
きる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正内容】
【０１１３】距離データ付与部５９は、検証データとな
る基準距離が規定された距離データＤ９をラッチアップ
検証部５６に出力する。距離データ付与部５９はＣＭＯ
Ｓ半導体集積回路の実用に適合した値に設定される。
る基準距離が規定された距離データＤ９をラッチアップ
検証部５６に出力する。距離データ付与部５９はＣＭＯ
Ｓ半導体集積回路の実用に適合した値に設定される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正内容】
【０１１４】ラッチアップ検証部５６は、ＧＮＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、ＶＤＤ配線直接接続のＰ+ 拡散領域とＧ
ＮＤ配線直接接続のＮ+ 拡散領域との拡散領域間距離を
測定して、拡散領域間距離が距離データＤ９で規定され
た基準距離以上であれば、ラッチアップ危険性なしと判
定し、基準距離以下であれば、ＶＤＤ配線直接接続のＰ
+ 拡散領域、Ｎウェル領域（Ｎ基板）及びＰ基板（Ｐウ
ェル領域）からなるＰＮＰバイポーラトランジスタある
いはＧＮＤ配線直接接続のＮ+ 拡散領域、Ｐ基板（Ｐウ
ェル領域）及びＮウェル領域（Ｎ基板）からなるＮＰＮ
バイポーラトランジスタが活性状態になりやすくラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定した場合、ラッチアップ発生
危険性有りと判定されたＶＤＤ配線直接接続のＰ+ 拡散
領域及びＧＮＤ配線直接接続のＮ+ 拡散領域をペアにし
たラッチアップ検証結果データＤ１０を検証結果出力部
５７に出力する。
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、ＶＤＤ配線直接接続のＰ+ 拡散領域とＧ
ＮＤ配線直接接続のＮ+ 拡散領域との拡散領域間距離を
測定して、拡散領域間距離が距離データＤ９で規定され
た基準距離以上であれば、ラッチアップ危険性なしと判
定し、基準距離以下であれば、ＶＤＤ配線直接接続のＰ
+ 拡散領域、Ｎウェル領域（Ｎ基板）及びＰ基板（Ｐウ
ェル領域）からなるＰＮＰバイポーラトランジスタある
いはＧＮＤ配線直接接続のＮ+ 拡散領域、Ｐ基板（Ｐウ
ェル領域）及びＮウェル領域（Ｎ基板）からなるＮＰＮ
バイポーラトランジスタが活性状態になりやすくラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定した場合、ラッチアップ発生
危険性有りと判定されたＶＤＤ配線直接接続のＰ+ 拡散
領域及びＧＮＤ配線直接接続のＮ+ 拡散領域をペアにし
たラッチアップ検証結果データＤ１０を検証結果出力部
５７に出力する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正内容】
【０１１８】ステップＳ２２で、ＶＤＤ配線抽出部５２
はＶＤＤパッド及びＧＮＤパッド抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＶＤ
Ｄ配線情報を用いて、ＶＤＤパッド１６１から延設して
形成されるＶＤＤ配線１６３を抽出してＶＤＤ配線抽出
済みのレイアウトパターンデータＤ１をＧＮＤ配線抽出
部５３に出力する。
はＶＤＤパッド及びＧＮＤパッド抽出済みのレイアウト
パターンデータＤ１から、各種抽出用ルールＤ８のＶＤ
Ｄ配線情報を用いて、ＶＤＤパッド１６１から延設して
形成されるＶＤＤ配線１６３を抽出してＶＤＤ配線抽出
済みのレイアウトパターンデータＤ１をＧＮＤ配線抽出
部５３に出力する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正内容】
【０１２２】ステップＳ２６で、距離データ付与部５９
は、検証データとなる基準距離が規定された距離データ
Ｄ９をラッチアップ検証部５６に出力する。
は、検証データとなる基準距離が規定された距離データ
Ｄ９をラッチアップ検証部５６に出力する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】ステップＳ２７で、ラッチアップ検証部５
６は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、ＶＤＤ配線直接接続
のＰ+ 拡散領域１６５とＧＮＤ配線直接接続のＮ+ 拡散
領域１６７との拡散領域間距離ｄ２を測定して、拡散領
域間距離ｄ２が距離データＤ９で規定された基準距離以
上であれば、ラッチアップ危険性なしと判定し、基準距
離以下であればラッチアップ発生の危険性有りと判定す
る。そして、ラッチアップ発生危険正有りと判定した場
合、ラッチアップ発生危険性有りと判定されたＶＤＤ配
線直接接続のＰ+ 拡散領域１６５及びＧＮＤ配線直接接
続のＮ+ 拡散領域１６７をペアにしたラッチアップ検証
結果データＤ１０を検証結果出力部５７に出力する。
６は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、ＶＤＤ配線直接接続
のＰ+ 拡散領域１６５とＧＮＤ配線直接接続のＮ+ 拡散
領域１６７との拡散領域間距離ｄ２を測定して、拡散領
域間距離ｄ２が距離データＤ９で規定された基準距離以
上であれば、ラッチアップ危険性なしと判定し、基準距
離以下であればラッチアップ発生の危険性有りと判定す
る。そして、ラッチアップ発生危険正有りと判定した場
合、ラッチアップ発生危険性有りと判定されたＶＤＤ配
線直接接続のＰ+ 拡散領域１６５及びＧＮＤ配線直接接
続のＮ+ 拡散領域１６７をペアにしたラッチアップ検証
結果データＤ１０を検証結果出力部５７に出力する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正内容】
【０１２７】同図に示すように、抽出ルール付与部６６
より、ＶＤＤパッド及びＧＮＤパッド以外のパッドであ
る信号パッド情報、信号配線情報、ＧＮＤ配線情報、Ｐ
+ 拡散領域情報及びＮ+ 拡散領域等を含んだ各種抽出用
ルールＤ１１を、信号パッド抽出部６１、信号配線抽出
部６２及びＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力する。
各抽出部６１〜６３は、抽出ルール付与部６６からの各
種抽出用ルールＤ１１を参照することにより、レイアウ
トパターン上の所望の箇所を正確に抽出することができ
る。
より、ＶＤＤパッド及びＧＮＤパッド以外のパッドであ
る信号パッド情報、信号配線情報、ＧＮＤ配線情報、Ｐ
+ 拡散領域情報及びＮ+ 拡散領域等を含んだ各種抽出用
ルールＤ１１を、信号パッド抽出部６１、信号配線抽出
部６２及びＮ+ ＆Ｐ+ 拡散領域抽出部６３に出力する。
各抽出部６１〜６３は、抽出ルール付与部６６からの各
種抽出用ルールＤ１１を参照することにより、レイアウ
トパターン上の所望の箇所を正確に抽出することができ
る。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】削除
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】削除
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】削除
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １１ ＶＤＤパッド抽出部 １２ ＶＤＤ配線抽出部 １３ Ｎ+ 拡散領域抽出部 １４ コンタクト領域抽出部 １５ Ｎウェル領域抽出部 １６ Ｎウェル内Ｐ+ 拡散領域抽出部 １７ オーバサイズ領域設定部 １８ ラッチアップ検証部 １９ 検証結果出力部 ２０ 抽出ルール付与部 ２１ オーバーサイズ情報付与部３１ ＧＮＤパッド抽出部 ３２ ＧＮＤ配線抽出部 ３３ Ｐ+ 拡散領域抽出部 ３４ コンタクト領域抽出部 ３５ Ｐウエル領域抽出部 ３６ Ｐウエル内Ｎ+ 拡散領域抽出部 ３７ オーバーサイズ領域設定部 ３８ ラッチアップ検証部 ３９ 検証結果出力部 ４０ 抽出ルール付与部 ４１ オーバーサイズ情報付与部 ５１ ＶＤＤ＆ＧＮＤパッド抽出部 ５２ ＶＤＤ配線抽出部 ５３ ＧＮＤ配線抽出部 ５４ ＶＤＤ配線接続Ｐ+ 拡散領域抽出部 ５５ ＧＮＤ配線接続Ｎ+ 拡散領域抽出部 ５６ ラッチアップ検証部 ５７ 検証結果出力部 ５８ 抽出ルール付与部 ５９ 距離入力部 ６１ 信号パッド抽出部 ６２ 信号配線抽出部 ６３ Ｎ+ ＆Ｐ+ 拡散領域抽出部 ６４ ラッチアップ検証部 ６５ 検証結果出力部 ６６ 抽出ルール付与部 ７１ レイアウトパターン表示モジュール ７２ 領域選択モジュール ７３ 領域別距離入力部 ７４ 距離検証モジュール ７５ 検証結果モジュール
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (18)
- 【請求項１】 第１の導電型の半導体基板上に少なくと
も１つの第２の導電型のウェル領域を設けた構造のＣＭ
ＯＳ半導体集積回路のレイアウトパターンを規定したレ
イアウトパターンデータを付与するレイアウトパターン
データ付与手段と、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、第２の導電型のウェル領域と、該
ウェル領域の表面に形成された第１の導電型の第１の半
導体領域と、前記ウェル領域の表面に形成され、かつ所
定の電源が電源配線を介して入力される第２の導電型の
第２の半導体領域上における前記電源配線とのコンタク
ト領域を抽出する半導体領域抽出手段と、 前記コンタクト領域と前記第１の半導体領域との距離に
基づき、前記レイアウトパターンデータで規定されたレ
イアウトパターンのラッチアップ発生の危険性を検証す
るラッチアップ検証手段とを備えたラッチアップ検証装
置。 - 【請求項２】 前記レイアウトパターン中に存在する電
源パッド、電源配線、ウェル領域、第１の導電型の半導
体領域及び第２の導電型の半導体領域を前記レイアウト
パターンから特定する情報からなる抽出ルールを付与す
る抽出用ルール付与手段をさらに備え、 前記半導体領域抽出手段は、 前記レイアウトパターンデータから、前記抽出ルールを
参照して、前記所定の電源用の電源パッドを抽出して、
電源パッド抽出済みレイアウトパターンデータを出力す
る電源パッド抽出手段と、 前記電源パッド抽出済みレイアウトパターンデータか
ら、前記抽出ルールを参照して、前記電源パッドから延
設して形成される前記電源配線を抽出して、電源配線抽
出済みのレイアウトパターンデータを出力する電源配線
抽出手段と、 前記電源配線抽出済みレイアウトパターンデータから、
前記抽出ルールを参照して、前記電源配線に直接接続さ
れる第２の導電型の第２の半導体領域を抽出して、第２
の半導体領域抽出済みのレイアウトパターンデータを出
力する電源接続半導体領域抽出手段と、 前記半導体領域抽出済みレイアウトパターンデータか
ら、前記抽出ルールを参照して、前記第２の半導体領域
と前記電源配線とを接続するコンタクト領域を抽出し
て、コンタクト領域抽出済みのレイアウトパターンデー
タを出力するコンタクト領域抽出手段と、 前記コンタクト領域抽出済みのレイアウトパターンデー
タから、前記抽出ルールを参照して、前記コンタクト領
域を含む第２の導電型のウェル領域を抽出して、ウェル
領域抽出済みのレイアウトパターンデータを出力するウ
ェル領域抽出手段と、 前記ウェル領域抽出済みのレイアウトパターンデータか
ら、前記抽出ルールを参照して、前記ウェル領域内にあ
る第１の導電型の第１の半導体領域を抽出して、ウェル
領域内半導体領域抽出済みのレイアウトパターンデータ
を出力するウェル領域内半導体領域抽出手段とを備え、 前記ラッチアップ検証手段は、前記ウェル領域内半導体
領域抽出済みのレイアウトパターンデータに基づき、前
記コンタクト領域と前記第１の半導体領域との距離に基
づき、前記レイアウトパターンデータで規定されたレイ
アウトパターンのラッチアップ危険性を検証する請求項
１記載のラッチアップ検証装置。 - 【請求項３】 所定のオーバーサイズ設定データを付与
するオーバーサイズ情報付与手段をさらに備え、 前記ラッチアップ検証手段は、 前記ウェル内半導体領域抽出済みのレイアウトパターン
データから、前記コンタクト領域を中心とし、前記オー
バーサイズ設定データで規定された大きさの正方形より
なるオーバーサイズ領域を設定して、オーバーサイズ領
域設定済みレイアウトパターンデータを出力するオーバ
ーサイズ領域設定手段と、 前記オーバーサイズ領域設定済みレイアウトパターンデ
ータから、前記オーバーサイズ領域内に存在しない前記
第１の半導体領域の有無の検出結果に基づき、前記レイ
アウトパターンデータで規定されたレイアウトパターン
のラッチアップ発生の危険性を検証するオーバーサイズ
検証手段とを備える請求項２記載のラッチアップ検証装
置。 - 【請求項４】 前記ラッチアップ検証手段による検証結
果に基づき、前記前記オーバーサイズ領域内に存在しな
い前記第１の半導体領域及び前記ウェル領域を特徴づけ
た検証結果情報を出力する検証結果出力手段をさらに備
える請求項３記載のラッチアップ検証装置。 - 【請求項５】 前記ＣＭＯＳ半導体集積回路は、第１の
電源と前記第１の電源より低電位の電源とを駆動用電源
とし、 前記所定の電源は第１の電源であり、 前記第１の導電型はＰ型であり、 前記第２の導電型はＮ型である請求項４記載のラッチア
ップ検証装置。 - 【請求項６】 前記ＣＭＯＳ半導体集積回路は、第１の
電源と前記第１の電源より低電位の電源とを駆動用電源
とし、 前記所定の電源は第２の電源であり、 前記第１の導電型はＮ型であり、 前記第２の導電型はＰ型である請求項４記載のラッチア
ップ検証装置。 - 【請求項７】 半導体基板上に少なくとも１つのウェル
領域を設けた構造で、第１の電源と前記第１の電源より
低電位の電源とを駆動用電源としたＣＭＯＳ半導体集積
回路のレイアウトパターンを規定したレイアウトパター
ンデータを付与するレイアウトパターンデータ付与手段
を備え、前記半導体基板と前記少なくとも１つのウェル
領域とは導電型式が異なっており、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、各々が前記第１の電源に直接接続
される第１の導電型の第１の半導体領域及び前記第２の
電源に直接接続される第２の導電型の第２の半導体領域
を抽出して、第１及び第２の半導体領域抽出済みのレイ
アウトパターンデータを出力する半導体領域抽出手段を
さらに備え、前記第１の半導体領域及び第２の半導体領
域のうち、一方の半導体領域は前記半導体基板の表面に
形成され、他方の半導体領域は前記ウェル領域内に形成
され、 前記第１の半導体領域と前記第２の半導体領域との距離
に基づき、前記レイアウトパターンデータで規定された
レイアウトパターンのラッチアップ発生の危険性を検証
するラッチアップ検証手段をさらに備えたラッチアップ
検証装置。 - 【請求項８】 前記レイアウトパターン中に存在する電
源パッド、第１及び第２の電源配線、ウェル領域、第１
の導電型の半導体領域及び第２の導電型の半導体領域を
前記レイアウトパターンから特定する情報からなる抽出
ルールを付与する抽出用ルール付与手段をさらに備え、 前記半導体領域抽出手段は、 前記レイアウトパターンデータから、前記抽出ルールを
参照して、前記第１及び第２の電源用の第１及び第２の
電源パッドをそれぞれ抽出して、電源パッド抽出済みレ
イアウトパターンデータを出力する電源パッド抽出手段
と、 前記電源パッド抽出済みレイアウトパターンデータか
ら、前記抽出ルールを参照して、前記第１及び第２の電
源パッドからそれぞれ延設して形成される第１及び第２
の電源配線を抽出して、電源配線抽出済みのレイアウト
パターンデータを出力する電源配線抽出手段と、 前記電源配線抽出済みレイアウトパターンデータから、
前記抽出ルールを参照して、前記第１の電源配線に直接
接続される第１の導電型の第１の半導体領域と前記第２
の電源配線に直接接続される第２の導電型の第２の半導
体領域とを抽出して、前記第１及び第２の半導体領域抽
出済みレイアウトパターンデータを出力する電源接続半
導体領域抽出手段とを備え、前記第１の半導体領域及び
第２の半導体領域のうち、一方の半導体領域は前記半導
体基板の表面に形成され、他方の半導体領域は前記ウェ
ル領域内に形成され、 前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータより得られ
る前記第１の半導体領域と前記第２の半導体領域との拡
散領域間距離に基づき、前記レイアウトパターンデータ
で規定されたレイアウトパターンのラッチアップ発生の
危険性を検証する請求項７記載のラッチアップ検証装
置。 - 【請求項９】 検証用の基準距離を規定した距離データ
を付与する距離データ付与手段をさらに備え、 前記ラッチアップ検証手段は、 前記第１及び第２の半導体領域抽出済みのレイアウトパ
ターンデータから得られる前記第１の半導体領域と前記
第２の半導体領域との前記拡散領域間距離と、前記距離
データから得られる前記基準距離との比較検証を行いそ
の比較結果に基づき、前記レイアウトパターンデータで
規定されたレイアウトパターンのラッチアップ発生の危
険性を検証する請求項８記載のラッチアップ検証装置。 - 【請求項１０】 前記距離データ付与手段は、 前記レイアウトパターンデータ受け、前記レイアウトパ
ターンデータで規定されるレイアウトパターンを表示す
るレイアウトパターン表示手段と、 前記レイアウトパターン表示手段で表示されたレイアウ
トパターン上に対し、所定の領域区分操作を行うことに
より、前記レイアウトパターンを第１〜第ｎ（ｎ≧２）
の部分領域に区分する領域区分手段と、 前記第１〜第ｎの区分領域それぞれに対する検証用の第
１〜第ｎの部分基準距離を決定する部分基準距離決定手
段とを備え、 前記ラッチアップ検証手段は、第ｉ（１≦ｉ≦ｎ）の部
分領域においては第ｉの部分基準距離を前記基準距離と
して、前記比較検証を行う請求項９記載のラッチアップ
検証装置。 - 【請求項１１】 ｎ＝２であり、 前記領域区分手段は、前記レイアウトパターン表示手段
で表示されたレイアウトパターン上に２つの選択点が入
力可能であり、前記２つの選択点を対角とした矩形領域
を第１の部分領域とし、それ以外の領域を第２の部分領
域とする請求項１０記載のラッチアップ検証装置。 - 【請求項１２】 前記ラッチアップ検証手段による検証
結果に基づき、前記拡散領域間距離が前記基準距離より
短い関係にある前記第１及び第２の半導体領域を特徴づ
けた検証結果情報を出力する検証結果出力手段をさらに
備える請求項９あるいは請求項１１記載のラッチアップ
検証装置。 - 【請求項１３】 半導体基板上に少なくとも１つのウェ
ル領域を設けた構造で、第１の電源と前記第１の電源よ
り低電位の電源とを駆動用電源としたＣＭＯＳ半導体集
積回路のレイアウトパターンを規定したレイアウトパタ
ーンデータを付与するレイアウトパターンデータ付与手
段を備え、前記半導体基板と前記少なくとも１つのウェ
ル領域とは導電型式が異なっており、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、各々が前記第１及び第２の電源に
接続されていない信号配線に接続される第１の導電型の
第１の半導体領域及び第２の導電型の第２の半導体領域
を抽出して、第１及び第２の半導体領域抽出済みのレイ
アウトパターンデータを出力する半導体領域抽出手段を
さらに備え、前記第１の半導体領域及び第２の半導体領
域のうち、一方の半導体領域は前記半導体基板の表面に
形成され、他方の半導体領域は前記ウェル領域内に形成
され、 前記第１の半導体領域及び前記第２の半導体領域と前記
信号配線の接続状況に基づき、前記レイアウトパターン
データで規定されたレイアウトパターンのラッチアップ
発生の危険性を検証するラッチアップ検証手段をさらに
備えたラッチアップ検証装置。 - 【請求項１４】 前記レイアウトパターン中に存在する
前記第１及び第２の電源に接続されない信号パッド、信
号配線、ウェル領域、第１の導電型の半導体領域及び第
２の導電型の半導体領域を前記レイアウトパターンから
特定する情報からなる抽出ルールを付与する抽出用ルー
ル付与手段をさらに備え、 前記半導体領域抽出手段は、 前記レイアウトパターンデータから、前記抽出ルールを
参照して、前記信号パッドを抽出して、信号パッド抽出
済みレイアウトパターンデータを出力する信号パッド抽
出手段と、 前記信号パッド抽出済みレイアウトパターンデータか
ら、前記抽出ルールを参照して、前記信号パッドからそ
れぞれ延設して形成される少なくとも１つの信号配線を
抽出して、信号配線抽出済みのレイアウトパターンデー
タを出力する信号線抽出手段と、 前記信号配線抽出済みレイアウトパターンデータから、
前記抽出ルールを参照して、前記信号配線に直接接続さ
れる第１の導電型の第１の半導体領域及び第２の導電型
の第２の半導体領域とを抽出して、前記第１及び第２の
半導体領域抽出済みレイアウトパターンデータを出力す
る信号線接続半導体領域抽出手段とを備え、前記第１の
半導体領域及び第２の半導体領域のうち、一方の半導体
領域は前記半導体基板の表面に形成され、他方の半導体
領域は前記ウェル領域内に形成され、 前記ラッチアップ検証手段は、前記第１及び第２の半導
体領域抽出済みのレイアウトパターンデータより得られ
る前記第１の半導体領域と前記第２の半導体領域とが同
一の前記信号配線に接続されているか否かに基づき、前
記レイアウトパターンデータで規定されたレイアウトパ
ターンのラッチアップ発生の危険性を検証する請求項１
３記載のラッチアップ検証装置。 - 【請求項１５】 前記ラッチアップ検証手段による検証
結果に基づき、同一信号配線に接続される前記第１の半
導体領域と前記第２の半導体領域とを特徴づけた検証結
果情報を出力する検証結果出力手段をさらに備える請求
項１４記載のラッチアップ検証装置。 - 【請求項１６】 第１の導電型の半導体基板上に少なく
とも１つの第２の導電型のウェル領域を設けた構造のＣ
ＭＯＳ半導体集積回路のレイアウトパターンを規定した
レイアウトパターンデータを付与するステップと、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、第２の導電型のウェル領域と、該
ウェル領域の表面に形成された第１の導電型の第１の半
導体領域と、前記ウェル領域の表面に形成され、かつ所
定の電源が電源配線を介して入力される第２の導電型の
第２の半導体領域上における前記電源配線とのコンタク
ト領域を抽出するステップと、 前記コンタクト領域と前記第１の半導体領域との距離に
基づき、前記レイアウトパターンデータで規定されたレ
イアウトパターンのラッチアップ発生の危険性を検証す
るステップとを備えたラッチアップ検証方法。 - 【請求項１７】 半導体基板上に少なくとも１つのウェ
ル領域を設けた構造で、第１の電源と前記第１の電源よ
り低電位の電源とを駆動用電源としたＣＭＯＳ半導体集
積回路のレイアウトパターンを規定したレイアウトパタ
ーンデータを付与するステップを備え、前記半導体基板
と前記少なくとも１つのウェル領域とは導電型式が異な
っており、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、各々が前記第１の電源に直接接続
される第１の導電型の第１の半導体領域及び前記第２の
電源に直接接続される第２の導電型の第２の半導体領域
を抽出して、第１及び第２の半導体領域抽出済みのレイ
アウトパターンデータを出力するステップをさらに備
え、前記第１の半導体領域及び第２の半導体領域のう
ち、一方の半導体領域は前記半導体基板の表面に形成さ
れ、他方の半導体領域は前記ウェル領域内に形成され、 前記第１の半導体領域と前記第２の半導体領域との距離
に基づき、前記レイアウトパターンデータで規定された
レイアウトパターンのラッチアップ発生の危険性を検証
するステップをさらに備えたラッチアップ検証方法。 - 【請求項１８】 半導体基板上に少なくとも１つのウェ
ル領域を設けた構造で、第１の電源と前記第１の電源よ
り低電位の電源とを駆動用電源としたＣＭＯＳ半導体集
積回路のレイアウトパターンを規定したレイアウトパタ
ーンデータを付与するステップを備え、前記半導体基板
と前記少なくとも１つのウェル領域とは導電型式が異な
っており、 前記レイアウトパターンデータを受け、前記レイアウト
パターンデータから、各々が前記第１及び第２の電源に
接続されていない信号配線に接続される第１の導電型の
第１の半導体領域及び第２の導電型の第２の半導体領域
を抽出して、第１及び第２の半導体領域抽出済みのレイ
アウトパターンデータを出力するステップをさらに備
え、前記第１の半導体領域及び第２の半導体領域のう
ち、一方の半導体領域は前記半導体基板の表面に形成さ
れ、他方の半導体領域は前記ウェル領域内に形成され、 前記第１の半導体領域及び前記第２の半導体領域と前記
信号配線の接続状況に基づき、前記レイアウトパターン
データで規定されたレイアウトパターンのラッチアップ
発生の危険性を検証するステップをさらに備えたラッチ
アップ検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275457A JPH07130965A (ja) | 1993-11-04 | 1993-11-04 | ラッチアップ検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275457A JPH07130965A (ja) | 1993-11-04 | 1993-11-04 | ラッチアップ検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130965A true JPH07130965A (ja) | 1995-05-19 |
Family
ID=17555799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275457A Pending JPH07130965A (ja) | 1993-11-04 | 1993-11-04 | ラッチアップ検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6490709B1 (en) | 1999-04-05 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Latch-up verifying method and latch-up verifying apparatus capable of varying over-sized region |
-
1993
- 1993-11-04 JP JP5275457A patent/JPH07130965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6490709B1 (en) | 1999-04-05 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Latch-up verifying method and latch-up verifying apparatus capable of varying over-sized region |
| US6718528B2 (en) | 1999-04-05 | 2004-04-06 | Matsushita Electric Industrial Co. Ltd. | Latch-up verifying method and latch-up verifying apparatus capable of varying over-sized region |
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