JP2000294650A

JP2000294650A - ラッチアップ検証方法及び検証装置

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Publication number: JP2000294650A
Application number: JP11098013A
Authority: JP
Inventors: Shinichi Kimura; 慎一木村; Hiroyuki Tsujikawa; 洋行辻川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-05
Filing date: 1999-04-05
Publication date: 2000-10-20
Anticipated expiration: 2019-04-05
Also published as: US6490709B1; US20030074641A1; JP4334660B2; US6718528B2

Abstract

(57)【要約】【課題】半導体集積回路のレイアウトデータに対し、
高精度のラッチアップ検証を提供する。【解決手段】半導体集積回路のレイアウトデータか
ら、ウエル領域とトランジスタ領域と基板コンタクト領
域を抽出して、その抽出情報より、個々にオーバーサイ
ズ値を設定していく処理を順次実行し、その設定したオ
ーバーサイズ値にて、オーバーサイズを順次実行した
（オーバサイズ領域の画定）後、オーバーサイズした基
板コンタクト領域の領域外に存在するトランジスタ領域
をエラー領域として検証結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトデータに対するラッチアップ検証方法及び検
証装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の微細化に伴い、
ラッチアップを要因とする半導体集積回路の動作不良に
よる問題が増大してきている。ＣＭＯＳ半導体集積回路
は、微細化、高集積化が進むにつれて、寄生トランジス
タが形成され、ＰＮＰバイポーラトランジスタあるいは
ＮＰＮバイポーラトランジスタのいずれかに何らかのき
っかけで順方向のベース電流が流れるという現象が生じ
た場合、ＰＮＰおよびＮＰＮの両バイポーラトランジス
タが共にオンし、正帰還状態となり電源供給を止めない
限り、オン状態が終了しなくなるというラッチアップ現
象が発生することが知られている。

【０００３】その対策の一つとして、レイアウトデータ
によるラッチアップ検証方法が挙げられる。

【０００４】従来、この種のラッチアップ検証方法は、
少なくとも、ウエル領域抽出ステップとトランジスタ領
域抽出ステップと基板コンタクト領域抽出ステップと、
オーバーサイズ実行ステップと、ラッチアップ検証ステ
ップを備えており、基板コンタクト領域とトランジスタ
領域との距離を検証材料としていた。（特開平７−１３
０９６５号公報）。

【０００５】以下、従来のラッチアップ検証方法につい
て説明する。

【０００６】図１３は、従来のラッチアップ検証方法の
フローチャートであり、入力レイアウトデータＤ１に基
づいて、あらかじめ設定されているオーバーサイズ値に
したがって、基板コンタクト領域とトランジスタ領域と
の距離が、十分にラッチアップのおそれがないものであ
るか否かを検証し、ラッチアップ検証結果データＤ１２
を得るようにしたものである。すなわち、ウエル領域を
抽出するステップＳ１と、トランジスタ領域を抽出する
ステップＳ２と、基板コンタクト領域を抽出するステッ
プＳ３と、プロセス毎に設定された値で基板コンタクト
領域からの安全圏を描くいわゆるオーバーサイズ工程を
実行するステップＳ１６と、トランジスタ領域が前記オ
ーバーサイズ領域すなわち安全圏からはみだしていない
かどうかを検証するラッチアップ検証ステップＳ７とか
ら構成されている。

【０００７】以上のように構成されたラッチアップ検証
方法について、以下にその動作を詳細に説明する。

【０００８】まず、入力レイアウトデータＤ１より、ス
テップＳ１にてウエル領域を抽出する。次に、入力レイ
アウトデータＤ１より、ステップＳ２にてトランジスタ
領域を抽出する。その次に、入力レイアウトデータＤ１
より、ステップＳ３にて基板コンタクト領域を抽出す
る。前記ステップＳ１と前記ステップＳ２と前記ステッ
プＳ３により抽出されたデータから、プロセス毎に設定
された一定の値をオーバーサイズデータとして用いて、
基板コンタクト領域からの安全圏（オーバーサイズ領
域）を描画し、ステップＳ１６によりオーバーサイズ工
程を実行する。前記ステップＳ１６によりオーバーサイ
ズ工程を実行された安全圏すなわち、オーバーサイズ工
程によって拡大（オーバーサイズ）された基板コンタク
ト領域と前記ステップＳ２で抽出されたトランジスタ領
域の論理演算を行なって、前記オーバーサイズ工程によ
り設定された基板コンタクト領域のオーバーサイズ領域
外に存在するトランジスタ領域を抽出するステップＳ７
を実行することにより、ラッチアップ検証を実行する。
前記ステップＳ７によりラッチアップ検証結果データＤ
１２を得る。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来のラッチアップ検証方法では、オーバーサイズ値がプ
ロセス毎に一定の値に設定されているため、精度の高い
ラッチアップ検証が出来ないという問題があった。

【００１０】本発明は、前記従来の問題点を解決するも
ので、精度の高いラッチアップ検証方法を提供すること
を目的とする。

【００１１】

【課題を解決するための手段】本発明は前記目的を達成
するため、レイアウトデータに対するラッチアップ検証
を行なう場合に、レイアウトデータよりウエル領域とト
ランジスタ領域と基板コンタクト領域を抽出した後、前
記領域の抽出情報により、オーバーサイズ値を個々に設
定して、基板コンタクト領域へのオーバーサイズ工程を
実行することにより、オーバサイズ領域を設定し、トラ
ンジスタ領域がこのオーバサイズ領域に含まれているか
否かを判断することにより、ラッチアップ検証を高精度
に実行することが可能となる。

【００１２】本発明の請求項１のラッチアップ検証方法
では、半導体基板上に形成される半導体集積回路のレイ
アウトデータから、ウエル領域とトランジスタ領域と基
板コンタクト領域の各抽出情報に基づいて、オーバーサ
イズ値を個々に設定する工程を順次実行することによ
り、レイアウトデータのラッチアップ検証を実行するこ
とを特徴とする。

【００１３】かかる構成によれば、半導体基板上に形成
される半導体集積回路のレイアウトデータから、ウエル
領域とトランジスタ領域と基板コンタクト領域の各抽出
情報に基づいて、オーバーサイズ値を個々に設定するた
め、種々の条件を考慮して判断することができるため、
高精度の検証が可能となる。すなわち、ラッチアップの
危険性は、半導体基板の導電型および、キャリア濃度、
コンタクト領域の大きさ、ウェルからの距離をはじめと
する各領域の位置関係などの構造的条件と、電流能力
（電気的特性）などの使用条件とに、大きく依存する。
したがって、これらの条件を考慮してオーバーサイズ領
域を設定することにより、ラッチアップ検証精度が大幅
に向上する。

【００１４】本発明の請求項２では、請求項1のラッチ
アップ検証方法において、オーバーサイズ値を格納す
るデータベースを作成する工程と、前記レイアウトデー
タから、ウエル領域を抽出する第1の抽出工程と、前記
レイアウトデータから、トランジスタ領域を抽出する第
2の抽出工程と、前記レイアウトデータから、基板コン
タクト領域を抽出する第3の抽出工程と、前記第1乃至第
3の抽出工程より得られた前記抽出情報に基づいて、オ
ーバーサイズ値データベースを参照してオーバーサイズ
値を決定する決定工程と、前記オーバーサイズ値に基づ
いてオーバーサイズ領域を画定する工程と（オーバサイ
ズの実行）、前記画定工程で画定されたオーバーサイズ
領域内にトランジスタ領域が含まれているか否かによっ
てラッチアップ検証を実行する工程とを含むことを特徴
とする。

【００１５】上記構成によれば、オーバーサイズ値をデ
ータベースに格納しておき、ウェル領域、トランジスタ
領域および基板コンタクト領域の抽出情報に基づき、オ
ーバーサイズ値データベースを参照してオーバーサイズ
値を決定しているため、請求項1と同様きわめて高精度
のラッチアップ検証が可能となる。

【００１６】本発明の請求項３では、請求項２記載のラ
ッチアップ検証方法において、前記オーバーサイズ決定
工程は、前記半導体集積回路の各トランジスタ領域の構
造的条件または使用条件に基づいて、オーバーサイズ値
を決定するように構成されていることを特徴とする。

【００１７】上記構成によれば、オーバーサイズ値は、
前記半導体集積回路の各トランジスタ領域の構造または
電気的特性に基づいて、決定されるため、より高精度の
ラッチアップ検証が可能となる。

【００１８】本発明の請求項４では、請求項3に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、前記トランジスタ領域と前記ウェル領域と前
記基板コンタクト領域との位置関係にもとづいて、オー
バーサイズ値を決定するように構成されていることを特
徴とする。

【００１９】本発明の請求項５では、請求項４に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、前記ウエル領域と前記トランジスタ領域の距
離にもとづいて、オーバーサイズ値を決定するように構
成されていることを特徴とする。

【００２０】本発明の請求項６では、請求項４に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、前記ウエル領域と前記基板コンタクト領域と
の距離にもとづいて、オーバーサイズ値を決定するよう
に構成されていることを特徴とする。

【００２１】かかる構成によれば、前記オーバーサイズ
決定工程は、前記トランジスタ領域と前記ウェル領域と
前記基板コンタクト領域との位置関係にもとづいて、オ
ーバーサイズ値を決定しているため、より高精度のラッ
チアップ検証を行うことが可能となる。たとえばウェル
端縁との距離が小さいほど、ラッチアップは発生しにく
くなるため、オーバサイズ値は大きくすることができる
など、位置関係によってラッチアップの発生状況は大き
く異なり、これを考慮することにより、より高精度のラ
ッチアップ検証を行うことが可能となる。

【００２２】本発明の請求項７では、請求項３に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、トランジスタ領域の大きさを考慮して、オー
バーサイズ値を決定するように構成されていることを特
徴とする。

【００２３】かかる構成によれば、トランジスタ領域の
大きさを考慮して、トランジスタ領域のオーバーサイズ
値を決定するようにしているため、より高精度のラッチ
アップ検証を行うことが可能となる。トランジスタ領域
は大きいほど、オーバサイズ値を大きくすることが必要
であり、これを考慮することにより、より高精度のラッ
チアップ検証が可能となる。

【００２４】本発明の請求項８では、請求項３に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、トランジスタ領域のゲート幅およびまたはゲ
ート長を考慮して、オーバーサイズ値を決定するように
構成されていることを特徴とする。

【００２５】かかる構成によれば、トランジスタ領域の
ゲート幅およびまたはゲート長を考慮して、オーバーサ
イズ値を決定するようにしているため、より高精度のラ
ッチアップ検証を行うことが可能となる。ゲート幅が大
きいほど、より大きな電流を流すことができ、ラッチア
ップは生じにくくなる。したがってゲート幅が大きいほ
ど、トランジスタ領域のオーバーサイズ値は小さくすれ
ばよい。またゲート長が大きいほどチャネル抵抗が大き
くなり、ラッチアップは生じやすくなる。したがってゲ
ート長が大きいほど、トランジスタ領域のオーバーサイ
ズ値は大きくする必要がある。このように、ゲート幅、
ゲート長を考慮することにより、より高精度のラッチア
ップ検証が可能となる。一方、基板コンタクト領域のオ
ーバーサイズ値で調整する場合は、ゲート幅が大きいほ
ど、基板コンタクト領域のオーバーサイズ値は大きくす
る必要があるというように逆になる。ただし、トランジ
スタ領域のオーバサイズ値を調整するほうが、工程が簡
単であるが、必要に応じて基板コンタクト領域のオーバ
サイズ値で調整するようにしてもよい。

【００２６】本発明の請求項９では、請求項３に記載の
ラッチアップ検証方法において、前記オーバーサイズ決
定工程は、前記半導体集積回路の各トランジスタ領域の
電流能力に応じて、オーバーサイズ値を決定するように
構成されていることを特徴とする。

【００２７】かかる構成によれば、前記オーバーサイズ
決定工程は、各トランジスタ領域の電流能力に応じて、
オーバーサイズ値を決定するように構成しており、より
大きな電流を流すことができる場合には、ラッチアップ
現象が生じにくくなる。従って、トランジスタ領域のオ
ーバサイズ値を小さくするか、基板コンタクト領域のオ
ーバーサイズ値を大きくするようにすればよい。かかる
条件を考慮することにより、より高精度のラッチアップ
検証が可能となる。

【００２８】本発明の請求項１０では、請求項３に記載
のラッチアップ検証方法において、前記半導体集積回路
は、サリサイド配線構造を備え、前記基板コンタクト領
域が、ヴィアホールを介して前記半導体基板内にコンタ
クトするヴィアホール含有コンタクト領域と、ヴィアホ
ールを介して前記半導体基板内にコンタクトすることな
く基板表面に形成された表面コンタクト領域とからな
り、前記オーバーサイズ決定工程は、前記基板コンタク
ト領域が、ヴィアホール含有コンタクト領域であるか表
面コンタクト領域であるかを判断し、表面コンタクト領
域である場合には、オーバーサイズ値を縮小するように
構成されていることを特徴とする。

【００２９】かかる構成によれば、サリサイド配線構造
を備えた半導体装置において、ヴィアホールをもたな
い、前記基板コンタクト領域も、判定条件を変えて、判
定対象に加えたことを特徴とする。すなわち、本発明者
らは、サリサイド配線構造では、ヴィアホールをもたな
い、前記基板コンタクト領域も、ラッチアップ防止に大
きく役立つことを発見し、この点に鑑みてなされたもの
である。またヴィアホールを形成しないコンタクト領域
は、ヴィアホールを形成する場合に比べてきわめて小さ
な幅で形成することが可能であり、微細な領域に形成可
能であることから、きわめて有効であり、このような
“表面コンタクト領域”を導入するとともに、これを考
慮して、ラッチアップ検証を行うことにより、より高精
度でかつ占有面積の小さいコンタクト構造を得ることが
可能となる。

【００３０】本発明の請求項１１では、請求項１または
請求項２記載のラッチアップ検証方法において、オーバ
ーサイズ値データベースが、前記半導体集積回路の各ト
ランジスタ領域の構造または電気的特性をパラメータと
する関数で構成されており、前記関数によりオーバーサ
イズ値を決定することを特徴とする。

【００３１】本発明の請求項１２では、請求項１または
請求項２記載のラッチアップ検証方法において、オーバ
ーサイズ値データベースが、前記半導体集積回路の各ト
ランジスタ領域の構造または電気的特性からなるパラメ
ータを含む表で構成されており、前記表によりオーバー
サイズ値を決定することを特徴とする。

【００３２】かかる構成によれば、オーバーサイズ値デ
ータベースを、前記半導体集積回路の各トランジスタ領
域の構造または電気的特性をパラメータとする関数ある
いは表で構成しており、この関数によりきわめて容易に
オーバーサイズ値を決定することが可能となる。

【００３３】本発明の請求項１３では、請求項１または
請求項２記載のラッチアップ検証方法において、前記オ
ーバーサイズ値が水平方向と垂直方向で異なることを特
徴とする。

【００３４】本発明の請求項１４では、請求項１または
請求項２記載のラッチアップ検証方法において、オーバ
ーサイズ値が水平方向における左右または垂直方向にお
ける上下で異なるオーバーサイズ値であることを特徴と
する。

【００３５】かかる構成によれば、前記オーバーサイズ
値が水平方向と垂直方向、あるいは水平右方向と水平左
方向と垂直上方向と垂直下方向で異なるように設定して
いる。すなわち、たとえばトランジスタ領域の、チャネ
ル幅方向と、チャネル長方向とでは、安全圏が異なり、
チャネル長方向のほうがチャネル幅方向に比べて、オー
バサイズ値は小さい。このように方向を考慮して、オー
バサイズ値を決定することにより、より高精度のラッチ
アップ検証が可能となる。

【００３６】本発明の請求項１５のラッチアップ検証装
置では、半導体基板上に形成される半導体集積回路のレ
イアウトデータから、ウエル領域とトランジスタ領域と
基板コンタクト領域の各抽出情報に基づいて、オーバー
サイズ値を個々に設定する工程を順次実行することによ
り、レイアウトデータのラッチアップ検証を実行するよ
うに構成されたことを特徴とする。

【００３７】本発明の請求項１６では、請求項15に記載
のラッチアップ検証装置において、オーバーサイズ値を
格納するデータベースと、前記レイアウトデータから、
ウエル領域を抽出する第1の抽出手段と、前記レイアウ
トデータから、トランジスタ領域を抽出する第2の抽出
手段と、前記レイアウトデータから、基板コンタクト領
域を抽出する第3の抽出手段と、前記第1乃至第3の抽出
手段より得られた前記抽出情報に基づいて、前記データ
ベースを参照してオーバーサイズ値を決定する決定手段
と、前記オーバーサイズ値に基づいてオーバーサイズ領
域を画定する画定手段と、前記画定手段で画定されたオ
ーバーサイズ領域内にトランジスタ領域が含まれている
か否かを判定することによりラッチアップ検証を実行す
る検証手段とを含むことを特徴とする。

【００３８】本発明の請求項１７では、請求項１６記載
のラッチアップ検証装置において、前記決定手段は、前
記半導体集積回路の各トランジスタ領域の構造または電
気的特性に基づいて、オーバーサイズ値を決定するよう
に構成されていることを特徴とする。

【００３９】本発明の請求項１８では、請求項１７に記
載のラッチアップ検証装置において、前記決定手段は、
前記トランジスタ領域と前記ウェル領域と前記基板コン
タクト領域との位置関係にもとづいて、オーバーサイズ
値を決定するように構成されていることを特徴とする。

【００４０】本発明の請求項１９では、請求項１８に
記載のラッチアップ検証装置において、前記決定手段
は、前記ウエル領域と前記トランジスタ領域の距離にも
とづいて、オーバーサイズ値を決定するように構成され
ていることを特徴とする。

【００４１】本発明の請求項２０では、請求項１８に記
載のラッチアップ検証装置において、前記決定手段は、
前記ウエル領域と前記基板コンタクト領域との距離にも
とづいて、オーバーサイズ値を決定するように構成され
ていることを特徴とする。

【００４２】本発明の請求項２１では、請求項１７に記
載のラッチアップ検証装置において、前記決定手段は、
トランジスタ領域の大きさを考慮して、オーバーサイズ
値を決定するように構成されていることを特徴とする。

【００４３】本発明の請求項２２では、請求項１６に記
載のラッチアップ検証装置において、前記決定手段は、
トランジスタ領域のゲート幅およびまたはゲート長を考
慮して、オーバーサイズ値を決定するように構成されて
いることを特徴とする。

【００４４】本発明の請求項２３では、請求項１６に記
載のラッチアップ検証装置において、前記決定手段は、
前記半導体集積回路の各トランジスタ領域の電流能力に
応じて、オーバーサイズ値を決定するように構成されて
いることを特徴とする。

【００４５】本発明の請求項２４では、請求項１５また
は請求項１６記載のラッチアップ検証装置において、前
記データベースが、前記半導体集積回路の各トランジス
タ領域の構造または電気的特性をパラメータとする関数
で構成されており、前記関数によりオーバーサイズ値を
決定することを特徴とする。

【００４６】本発明の請求項２５では、請求項１５また
は請求項１６記載のラッチアップ検証装置において、オ
ーバーサイズ値データベースが、前記半導体集積回路の
各トランジスタ領域の構造または電気的特性からなるパ
ラメータを含む表で構成されており、前記表によりオー
バーサイズ値を決定することを特徴とする。

【００４７】このようなラッチアップ検証装置では、高
精度のラッチアップ検証を行うことが可能となる。

【００４８】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図１から図３を用いて説明する。

【００４９】図１は、本実施形態におけるラッチアップ
検証方法のフローチャートを示す図である。図１の入
力レイアウトデータＤ１は、図２にレイアウトデータ図
を示すように、ウエル境界１、ソース側トランジスタ領
域２、ドレイン側トランジスタ領域３、基板コンタクト
領域４、５などの位置、大きさ、導電型、キャリア濃度
などが、含まれている。また、図３は、オーバーサイズ
領域画定工程により、基板コンタクト領域４を拡大した
オーバーサイズ基板コンタクト領域６、基板コンタクト
領域５を拡大したオーバーサイズ基板コンタクト領域７
が得られ、これらの領域に含まれないトランジスタ領域
を、ラッチアップ検証実行によりエラートランジスタ領
域８として検証するものである。

【００５０】まず、ステップＳ１により、前記入力レイ
アウトデータＤ１からウエル領域を抽出する。前記ステ
ップＳ１により、ウエル境界１が抽出される。

【００５１】次に、ステップＳ２により、前記入力レイ
アウトデータＤ１からトランジスタ領域を抽出する。前
記ステップＳ２により、ソース側トランジスタ領域２と
ドレイン側トランジスタ領域３が抽出される。

【００５２】さらにその次に、ステップＳ３により、前
記入力レイアウトデータＤ１から基板コンタクト領域４
と基板コンタクト領域５を抽出する。

【００５３】ステップＳ４では、前記ステップＳ１と前
記ステップＳ２と前記ステップＳ３にて得られた抽出情
報から、個々の位置関係を判定する。前記ステップＳ４
により、基板コンタクト領域４はウエル境界１から近い
基板コンタクト領域、基板コンタクト領域５はウエル境
界１から遠い基板コンタクト領域と判定する。ここでは
あるしきい値を境として近い基板コンタクト領域と遠い
基板コンタクト領域との2つに分類する。

【００５４】次に、ステップＳ５により、基板コンタク
ト領域４のオーバーサイズ値をＲ１、基板コンタクト領
域５のオーバーサイズ値をＲ２に決定する。（R1>R2）
前記ステップＳ５にて決定されたオーバーサイズ値に
て、ステップＳ６にて、オーバサイズ領域画定を画定す
る（以下“オーバーサイズを実行する”とする）。前記
ステップＳ６の実行結果を表す概念図が、図３のレイア
ウトデータの図である。

【００５５】次にステップＳ７により、ラッチアップ検
証を行なう。オーバーサイズ実行後の基板コンタクト領
域６とオーバーサイズ実行後の基板コンタクト領域７と
ソース側トランジスタ領域２とドレイン側トランジスタ
領域３と論理演算を行なうことにより、オーバーサイズ
実行後の基板コンタクト領域６とオーバーサイズ実行後
の基板コンタクト領域７の領域外に存在するエラートラ
ンジスタ領域８を、ラッチアップ検証データＤ２として
出力する。

【００５６】以上のように本実施形態によれば、ステッ
プＳ１からステップＳ７までの処理を実行したことによ
り、ウェル領域境界１から近い基板コンタクト領域のほ
うが遠い基板コンタクト領域に比べてオーバーサイズ値
を大きく設定するなど、オーバーサイズ値を個々に設定
して、オーバーサイズを実行できるので、ラッチアップ
検証を高精度に実行することが可能となる。

【００５７】以下、本発明の第２の実施形態について、
図４から図６を用いて説明する。

【００５８】図４の入力レイアウトデータＤ３にあたる
ものは、図５のレイアウトデータの図である。図５の１
１はウエル境界、１２はソース側トランジスタ領域、１
３はドレイン側トランジスタ領域、１４はソース側トラ
ンジスタ領域、１５はドレイン側トランジスタ領域、１
６は基板コンタクト領域である。また、図６の１７はソ
ース側トランジスタ領域１２とドレイン側トランジスタ
領域１３をオーバーサイズ工程実行後のオーバーサイズ
トランジスタ領域、１８は基板コンタクト領域１６をオ
ーバーサイズ工程実行後の基板コンタクト領域、１９は
ラッチアップ検証実行後のエラートランジスタ領域であ
る。

【００５９】まず、ステップＳ１により、前記入力レイ
アウトデータＤ３のウエル領域を抽出する。前記ステッ
プＳ１により、ウエル境界１１が抽出できる。

【００６０】次に、ステップＳ２により、前記入力レイ
アウトデータＤ３のトランジスタ領域を抽出する。前記
ステップＳ２により、ソース側トランジスタ領域１２と
ドレイン側トランジスタ領域１３とソース側トランジス
タ領域１４とドレイン側トランジスタ領域１５とが抽出
できる。

【００６１】その次に、ステップＳ３により、前記入力
レイアウトデータＤ３の基板コンタクト領域１６を抽出
する。

【００６２】ステップＳ４１では、前記ステップＳ２に
て得られた抽出情報から、トランジスタ領域の大きさを
判定する。前記ステップＳ４１により、ソース側トラン
ジスタ領域１２とドレイン側トランジスタ領域１３は、
大きなトランジスタ領域であると判定する。ここではあ
るしきい値を境として大きいトランジスタ領域と小さい
トランジスタ領域との2つに分類する。（トランジスタ
サイズによる判定）次に、ステップＳ４２では、前記ス
テップＳ１と前記ステップＳ３にて得られた抽出情報か
ら、個々の位置関係を判定する。前記ステップＳ４２に
より、基板コンタクト領域１６はウエル境界１１から近
い基板コンタクト領域と判定する。

【００６３】ステップＳ５１では、ソース側トランジス
タ領域１２とドレイン側トランジスタ領域１３のオーバ
ーサイズ値をトランジスタサイズの大きい領域用として
Ｒ３と決定する。

【００６４】次に、ステップＳ５２では、基板コンタク
ト領域１６がウエル境界１１から近い基板コンタクト領
域であるとして、オーバーサイズ値をＲ１（R３＜R1）
に決定する。

【００６５】前記ステップＳ５１および前記ステップＳ
５２にて決定されたオーバーサイズ値にて、ステップＳ
６にて、ソース側トランジスタ領域１２とドレイン側ト
ランジスタ領域１３と基板コンタクト領域１６のオーバ
ーサイズ工程を実行し、オーバーサイズ領域を画定す
る。前記ステップＳ６の実行結果を表す概念図が、図６
のレイアウトデータの図である。

【００６６】次にステップＳ７により、ラッチアップ検
証を行なう。ソース側トランジスタ領域１４とドレイン
側トランジスタ領域１５とオーバーサイズ工程実行後の
トランジスタ領域１７とオーバーサイズ工程実行後の基
板コンタクト領域１８と論理演算を行なうことにより、
前記オーバーサイズ工程実行後の基板コンタクト領域１
８の領域外に存在するエラートランジスタ領域１９を、
ラッチアップ検証データＤ４に出力する。

【００６７】以上のように本実施形態によれば、ステッ
プＳ１からステップＳ７までの処理を実行したことによ
り、トランジスタ領域の大きさと、ウェル端縁からの距
離に応じてオーバーサイズ値を個々に設定して、オーバ
ーサイズ工程を実行しているため、ラッチアップ検証を
高精度に実行することが可能となる。

【００６８】以下、本発明の第３の実施形態について、
図７から図９を用いて説明する。

【００６９】図７の入力レイアウトデータＤ５にあたる
ものは、図８のレイアウトデータの図である。図８の２
１はウエル境界、２２はソース側トランジスタ領域、２
３はドレイン側トランジスタ領域、２４はソース側トラ
ンジスタ領域、２５はドレイン側トランジスタ領域、２
６は基板コンタクト領域である。また、図９の２７はソ
ース側トランジスタ領域２２とドレイン側トランジスタ
領域２３をオーバーサイズ工程実行後のトランジスタ領
域、２８は基板コンタクト領域２６をオーバーサイズ工
程実行後の基板コンタクト領域、２９はラッチアップ検
証実行後のエラートランジスタ領域である。

【００７０】まず、ステップＳ１により、前記入力レイ
アウトデータＤ５のウエル領域を抽出する。前記ステッ
プＳ１により、ウエル境界２１が抽出できる。

【００７１】次に、ステップＳ２により、前記入力レイ
アウトデータＤ５のトランジスタ領域を抽出する。前記
ステップＳ２により、ソース側トランジスタ領域２２と
ドレイン側トランジスタ領域２３とソース側トランジス
タ領域２４とドレイン側トランジスタ領域２５とが抽出
できる。

【００７２】その次に、ステップＳ３により、前記入力
レイアウトデータＤ５の基板コンタクト領域２６を抽出
する。

【００７３】ステップＳ４３では、前記ステップＳ１と
前記ステップＳ２にて得られた抽出情報から、トランジ
スタ領域の位置関係を判定する。ここではあるしきい値
を境としてウエル領域２１から遠いトランジスタ領域と
近いトランジスタ領域との2つに分類する。（ウェル領
域からの距離による判定）前記ステップＳ４３により、
ソース側トランジスタ領域２２とドレイン側トランジス
タ領域２３は、ウエル領域２１から遠いトランジスタ領
域と判定する。

【００７４】次に、第２の実施形態と同じステップＳ４
２では、前記ステップＳ１と前記ステップＳ３にて得ら
れた抽出情報から、個々の位置関係を判定する。ここで
はあるしきい値を境としてウエル境界２１から近い基板
コンタクト領域と遠い基板コンタクト領域との2つに分
類する。（コンタクト位置による判定）前記ステップＳ
４２により、基板コンタクト領域２６はウエル境界２１
から近い基板コンタクト領域と判定する。

【００７５】ステップＳ５３では、ソース側トランジス
タ領域２２とドレイン側トランジスタ領域２３のオーバ
ーサイズ値をＲ４と決定する。

【００７６】次に、第２の実施形態と同じステップＳ５
２では、基板コンタクト領域２６のオーバーサイズ値を
Ｒ１に決定する。

【００７７】前記ステップＳ５３および前記ステップＳ
５２にて決定されたオーバーサイズ値にて、ステップＳ
６にて、ソース側トランジスタ領域２２とドレイン側ト
ランジスタ領域２３と基板コンタクト領域２６のオーバ
ーサイズ工程を実行する。前記ステップＳ６の実行結果
を表す概念図が、図９のレイアウトデータの図である。

【００７８】次にステップＳ７により、ラッチアップ検
証を行なう。ソース側トランジスタ領域２２とドレイン
側トランジスタ領域２３とオーバーサイズ工程実行後の
トランジスタ領域２７とオーバーサイズ工程実行後の基
板コンタクト領域２８と論理演算を行なうことにより、
前記オーバーサイズ工程実行後の基板コンタクト領域２
８の領域外に存在するエラートランジスタ領域２９を、
ラッチアップ検証データＤ６に出力する。

【００７９】以上のように本実施形態によれば、ステッ
プＳ１からステップＳ７までの処理を実行したことによ
り、トランジスタ領域および基板コンタクト領域のウェ
ル領域からの距離を考慮して、オーバーサイズ値を個々
に設定して、オーバーサイズを実行できるので、ラッチ
アップ検証を高精度に実行することが可能となる。

【００８０】以下、本発明の第４の実施形態について、
図１０から図１２を用いて説明する。

【００８１】図１０の入力レイアウトデータＤ７にあた
るものは、図１１のレイアウトデータの図である。図１
１の入力データは、サリサイド構造を備えたプロセスで
設計されたデータである。図１１の３１はウエル境界、
３２はソース側トランジスタ領域、３３はドレイン側ト
ランジスタ領域、３４はコンタクトを備えていない表面
コンタクト領域、３５はコンタクトを備えているヴィア
ホール含有コンタクト領域である。

【００８２】また、図１２の３６はコンタクトを備えて
いない基板コンタクト領域３４をオーバーサイズ工程実
行後のオーバーサイズ表面コンタクト領域、３７はオー
バーサイズ工程実行後のオーバーサイズコンタクト含有
コンタクト領域である。

【００８３】まず、ステップＳ１により、前記入力レイ
アウトデータＤ７のウエル領域を抽出する。前記ステッ
プＳ１により、ウエル境界３１が抽出できる。

【００８４】次に、ステップＳ２により、前記入力レイ
アウトデータＤ７のトランジスタ領域を抽出する。前記
ステップＳ２により、ソース側トランジスタ領域３２と
ドレイン側トランジスタ領域３３とが抽出できる。

【００８５】その次に、ステップＳ３１により、前記入
力レイアウトデータＤ７より、サリサイド構造を考慮し
てコンタクトを備えていない表面コンタクト領域３４と
コンタクトを備えているヴィアホール含有コンタクト領
域３５を抽出する。

【００８６】第１の実施形態と同じステップＳ４では、
前記ステップＳ１と前記ステップＳ２と前記ステップＳ
３１にて得られた抽出情報から、個々の位置関係を判定
する。ここではあるしきい値よりもウエル境界３１から
の距離が大きいか小さいかによって判断する。前記ステ
ップＳ４により、表面コンタクト領域３４はウエル境界
３１から近くかつコンタクトを備えていない基板コンタ
クト領域、コンタクトを備えている基板コンタクト領域
３５はウエル境界３１から遠くかつコンタクトを備えて
いるヴィアホール含有コンタクト領域と判定する。

【００８７】次に、ステップＳ５により、コンタクトを
備えていない表面コンタクト３４のオーバーサイズ値を
Ｒ５、コンタクトを備えているヴィアホール含有基板コ
ンタクト領域５のオーバーサイズ値をＲ６に決定する。
ここではR5>R6である。

【００８８】前記ステップＳ５にて決定されたオーバー
サイズ値にて、ステップＳ６１にて、サリサイド構造を
考慮したオーバーサイズ工程を実行する。前記ステップ
Ｓ６１の実行結果を表す概念図が、図１２のレイアウト
データの図である。

【００８９】次にステップＳ７により、ラッチアップ検
証を行なう。ソース側トランジスタ領域３２とドレイン
側トランジスタ領域３３とオーバーサイズ工程実行後
の、オーバーサイズ表面コンタクト領域３６とオーバー
サイズヴィアホール含有コンタクト領域３７と論理演算
を行なうことにより、前記オーバーサイズ表面コンタク
ト領域３６と前記オーバーサイズヴィアホール含有コン
タクト領域３７の領域外に存在するエラートランジスタ
領域を／ラッチアップ検証データＤ８に出力する。

【００９０】以上のように本実施形態によれば、ステッ
プＳ１からステップＳ７までの処理を実行したことによ
り、コンタクトの位置およびヴィアホールを含有してい
るか否かによってオーバーサイズ値を個々に設定して、
オーバーサイズを実行できるので、ラッチアップ検証を
高精度に実行することが可能となる。

【００９１】なお、前記実施形態において、トランジス
タ領域をＰＭＯＳトランジスタ、基板コンタクト領域を
Ｎ型拡散領域としたが、それぞれ、ＰＭＯＳトランジス
タをＮＭＯＳトランジスタ、Ｎ型拡散領域をＰ型拡散領
域としてもよい。

【００９２】なお、第１の実施形態において、ステップ
Ｓ５のオーバーサイズ値データベースと、第２の実施形
態において、ステップＳ５１とステップＳ５２のオーバ
ーサイズ値データベースと、第３の実施形態において、
ステップＳ５２とステップＳ５３のオーバーサイズ値デ
ータベースと、第４の実施形態において、ステップＳ５
のオーバーサイズ値データベースをディジタル表示によ
る表形式としたが、アナログ表示による関数を使用し
て、オーバーサイズ値を決定するステップとしてもよ
い。

【００９３】また、前記実施形態では、オーバーサイズ
値が、水平方向と垂直方向で同一であったが、水平方向
と垂直方向で異なるオーバーサイズ値であってもよい。

【００９４】また、前記実施形態では、判定結果を２段
階に分けたが、判定結果を3段階以上に増やすようにし
てもよく、これによりより高精度の判定結果が得られる
ことは言うまでもない。

【００９５】なお、第１の実施形態における、ステップ
Ｓ５のオーバーサイズ値データベースと、第２の実施形
態における、ステップＳ５１とステップＳ５２のオーバ
ーサイズ値データベースと、第３の実施形態における、
ステップＳ５２とステップＳ５３のオーバーサイズ値デ
ータベースと、第４の実施形態における、ステップＳ５
のオーバーサイズ値データベースとはいずれもディジタ
ル表示による表形式としたが、アナログ表示による関数
を使用して、オーバーサイズ値を決定するステップとし
てもよい。

【００９６】次に本発明の第5の実施形態として、図1４
に示すように、判定結果を多数段にするとともに、ウェ
ル境界５１を境にN型ウェル領域内に形成されるP＋トラ
ンジスタ領域５８、P型基板表面に形成されるN＋トラン
ジスタ領域59との両方について、N型基板コンタクト領
域５３、５４とP型基板コンタクト領域５６、５７とに
たいし、それぞれウェル境界51からの距離、導電型、各
トランジスタ領域の水平方向であるか、垂直方向である
かなどを考慮して個々にオーバーサイズ値を決定してい
る。図中一例として具体的な数値を示している。矢印の
外側を囲む領域がオーバーサイズ領域である。

【００９７】前記実施例では、個々の領域について考察
したが、次に本発明の第６及び第7の実施形態として、D
RAMなどにおける多数列のトランジスタアレイを配列し
た構造について説明する。図１５は第6の実施形態のレ
イアウトデータを示す図である。図１５において４１は
ウエル境界、４２は基板コンタクト領域、４３はソース
側トランジスタ領域、４４はドレイン側トランジスタ領
域である。ここで基板コンタクト領域４２は1.8μｍピ
ッチでトランジスタ2個あたり１つづつ設けられてい
る。また、図１６は第7の実施形態のレイアウトデータ
を示す図であり、ここで基板コンタクト領域４２は５.
４μｍピッチでトランジスタ６個あたり１つづつ設けら
れている。

【００９８】コンタクトピッチと耐圧との関係を実際に
測定した結果を図1７に示す。横軸はピッチ縦軸は任意
値である。Rfは規格値を示し、この規格値よりも耐圧が
大きくなるようにオーバサイズ値を決定すればよいこと
がわかる。この図から基板コンタクトピッチは9トラン
ジスタまで有効であることがわかる。また図１８は基
板コンタクトピッチは一定（6トランジスタ）にし、ト
ランジスタ領域の幅を変化させた場合について、幅と耐
圧との関係を実際に測定した結果である。横軸はトラン
ジスタ幅（上段WPはP型トランジスタ領域の場合、下段W
NはN型トランジスタ領域の場合）である。Rfは規格値を
示し、この規格値よりも耐圧が大きくなるようにトラン
ジスタ幅ごとにオーバサイズ値を決定すればよいことが
わかる。

【００９９】なお、第４の実施形態において、サリサイ
ド構造を考慮したが、サリサイド構造を備えるレイアウ
トデータにおいて、第１の実施形態及び第２の実施形態
及び第３の実施形態にてサリサイド構造を考慮した場合
にも、より高精度の判定結果が得られることは言うまで
もない。ヴィアホールの有無と耐圧との関係を測定した
結果を図19および図20に示す。図中に白抜きはヴィアホ
ールなしコンタクト領域すなわち、表面コンタクト領域
の場合、黒塗り部分はヴィアホールあり、コンタクト領
域すなわち、ヴィアホール含有コンタクト領域の場合に
ついての耐圧を測定した結果である。

【０１００】図１９及び図２０はコンタクトピッチとし
これと耐圧との関係を実際に測定した結果を示す図であ
る。横軸はピッチ縦軸は任意値である。Rfは規格値を示
し、この規格値よりも耐圧が大きくなるようにオーバサ
イズ値を決定すればよい。図１９はVDD3端子の場合、図
２０はVDD端子の場合である。これらの結果からヴィア
ホールの有無、基板コンタクトピッチに差はなくすべて
規格値Rf以上であり、十分な耐圧を示していることがわ
かる。

【０１０１】

【発明の効果】以上のように本発明は、レイアウトデー
タに対するラッチアップ検証を行なう場合に、レイアウ
トデータよりウエル領域とトランジスタ領域と基板コン
タクト領域を抽出した後、前記領域の構造的条件あるい
は使用条件により、オーバーサイズ値を個々に設定し
て、オーバーサイズ工程を実行することにより、ラッチ
アップ検証を高精度に実行することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるラッチアップ
検証方法のフローチャートを示す図

【図２】本発明の第１の実施形態の説明に使用したレイ
アウトデータの図

【図３】本発明の第１の実施形態の説明に使用したレイ
アウトデータの図

【図４】本発明の第２の実施形態におけるラッチアップ
検証方法のフローチャートを示す図

【図５】本発明の第２の実施形態の説明に使用したレイ
アウトデータの図

【図６】本発明の第２の実施形態の説明に使用したレイ
アウトデータの図

【図７】本発明の第３の実施形態におけるラッチアップ
検証方法のフローチャートを示す図

【図８】本発明の第３の実施形態の説明に使用したレイ
アウトデータの図

【図９】本発明の第３の実施形態の説明に使用したレイ
アウトデータの図

【図１０】本発明の第４の実施形態におけるラッチアッ
プ検証方法のフローチャートを示す図

【図１１】本発明の第１の実施形態の説明に使用したレ
イアウトデータの図

【図１２】本発明の第１の実施形態の説明に使用したレ
イアウトデータの図

【図１３】従来のラッチアップ検証方法のフローチャー
トを示す図

【図１４】本発明の第５の実施形態の説明に使用したレ
イアウトデータの図

【図１５】本発明の第６の実施形態を示す図

【図１６】本発明の第７の実施形態の説明に使用したレ
イアウトデータの図

【図１７】コンタクトピッチと耐圧との関係を測定した
結果を示す図

【図１８】トランジスタ幅と耐圧との関係を測定した結
果を示す図

【図１９】コンタクト領域におけるヴィアホールの有無
と耐圧との関係を測定した結果を示す図（VDD3端子の場
合）

【図２０】コンタクト領域におけるヴィアホールの有無
と耐圧との関係を測定した結果を示す図（VDD端子の場
合）

【符合の説明】

１ウエル境界２ソース側トランジスタ領域３ドレイン側トランジスタ領域４基板コンタクト領域５基板コンタクト領域６オーバーサイズ基板コンタクト領域７オーバーサイズ基板コンタクト領域８エラートランジスタ領域１１ウエル境界１２ソース側トランジスタ領域１３ドレイン側トランジスタ領域１４ソース側トランジスタ領域１５ドレイン側トランジスタ領域１６基板コンタクト領域１７オーバーサイズトランジスタ領域１８オーバーサイズ基板コンタクト領域１９エラートランジスタ領域２１ウエル境界２２ソース側トランジスタ領域２３ドレイン側トランジスタ領域２４ソース側トランジスタ領域２５ドレイン側トランジスタ領域２６基板コンタクト領域２７オーバーサイズトランジスタ領域２８オーバーサイズ基板コンタクト領域２９エラートランジスタ領域３１ウエル境界３２ソース側トランジスタ領域３３ドレイン側トランジスタ領域３４表面コンタクト領域（コンタクトを備えていない
基板コンタクト領域）３５ヴィアホール含有コンタクト領域（コンタクトを
備えている基板コンタクト領域）３６オーバーサイズ表面コンタクト領域３７オーバーサイズヴィアホール含有コンタクト領域
コンタクト領域４１ウエル境界４２基板コンタクト領域４３ソース側トランジスタ領域４４ドレイン側トランジスタ領域５１ウエル境界５２、５３、５４基板コンタクト領域５５、５６、５７基板コンタクト領域

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成される半導体集積回
路のレイアウトデータから、ウエル領域とトランジスタ
領域と基板コンタクト領域とを抽出し、これら各抽出情
報に基づいて、オーバーサイズ値を個々に設定する工程
を順次実行することにより、レイアウトデータのラッチ
アップ検証を実行することを特徴とするラッチアップ検
証方法。
【請求項２】オーバーサイズ値を格納するデータベー
スを作成する工程と、前記レイアウトデータから、ウエル領域を抽出する第1
の抽出工程と、前記レイアウトデータから、トランジスタ領域を抽出す
る第2の抽出工程と、前記レイアウトデータから、基板コンタクト領域を抽出
する第3の抽出工程と、前記第1乃至第3の抽出工程より得られた前記抽出情報に
基づいて、オーバーサイズ値データベースを参照してオ
ーバーサイズ値を決定するオーバーサイズ決定工程と、前記オーバーサイズ値に基づいてオーバーサイズ領域を
画定する工程と、前記画定工程で画定されたオーバーサイズ領域内にトラ
ンジスタ領域が含まれているか否かによってラッチアッ
プ検証を実行する工程とを含むことを特徴とする請求項
1記載のラッチアップ検証方法。
【請求項３】前記オーバーサイズ決定工程は、前記半
導体集積回路の各トランジスタ領域の構造的条件または
使用条件に基づいて、オーバーサイズ値を決定するよう
に構成されていることを特徴とする請求項２記載のラッ
チアップ検証方法。
【請求項４】前記オーバーサイズ決定工程は、前記ト
ランジスタ領域と前記ウェル領域と前記基板コンタクト
領域との位置関係にもとづいて、オーバーサイズ値を決
定するように構成されていることを特徴とする請求項3
に記載のラッチアップ検証方法。
【請求項５】前記オーバーサイズ決定工程は、前記ウ
エル領域と前記トランジスタ領域の距離にもとづいて、
オーバーサイズ値を決定するように構成されていること
を特徴とする請求項４に記載のラッチアップ検証方法。
【請求項６】前記オーバーサイズ決定工程は、前記ウ
エル領域と前記基板コンタクト領域との距離にもとづい
て、オーバーサイズ値を決定するように構成されている
ことを特徴とする請求項４に記載のラッチアップ検証方
法。
【請求項７】前記オーバーサイズ決定工程は、トラン
ジスタ領域の大きさを考慮して、オーバーサイズ値を決
定するように構成されていることを特徴とする請求項３
に記載のラッチアップ検証方法。
【請求項８】前記オーバーサイズ決定工程は、トラン
ジスタ領域のゲート幅およびまたはゲート長を考慮し
て、オーバーサイズ値を決定するように構成されている
ことを特徴とする請求項３に記載のラッチアップ検証方
法。
【請求項９】前記オーバーサイズ決定工程は、前記半
導体集積回路の各トランジスタ領域の電流能力に応じ
て、オーバーサイズ値を決定するように構成されている
ことを特徴とする請求項３に記載のラッチアップ検証方
法。
【請求項１０】前記半導体集積回路は、サリサイド配
線構造を備え、前記基板コンタクト領域が、ヴィアホー
ルを介して前記半導体基板内にコンタクトするヴィアホ
ール含有コンタクト領域と、ヴィアホールを介して前記
半導体基板内にコンタクトすることなく基板表面に形成
された表面コンタクト領域とからなり、前記オーバーサイズ決定工程は、前記基板コンタクト領
域が、ヴィアホール含有コンタクト領域であるか表面コ
ンタクト領域であるかを判断し、表面コンタクト領域で
ある場合には、オーバーサイズ値を縮小するように構成
されていることを特徴とする請求項３に記載のラッチア
ップ検証方法。
【請求項１１】オーバーサイズ値データベースが、前
記半導体集積回路の各トランジスタ領域の構造または電
気的特性をパラメータとする関数で構成されており、前
記関数によりオーバーサイズ値を決定することを特徴と
する請求項１または請求項２記載のラッチアップ検証方
法。
【請求項１２】オーバーサイズ値データベースが、前
記半導体集積回路の各トランジスタ領域の構造または電
気的特性からなるパラメータを含む表で構成されてお
り、前記表によりオーバーサイズ値を決定することを特
徴とする請求項１または請求項２記載のラッチアップ検
証方法。
【請求項１３】前記オーバーサイズ値が水平方向と垂
直方向で異なることを特徴とする請求項１または請求項
２記載のラッチアップ検証方法。
【請求項１４】オーバーサイズ値が水平方向における
左右または垂直方向における上下で異なるオーバーサイ
ズ値をとるように構成したことを特徴とする請求項１ま
たは請求項２記載のラッチアップ検証方法。
【請求項１５】半導体基板上に形成される半導体集積
回路のレイアウトデータから、ウエル領域とトランジス
タ領域と基板コンタクト領域との情報を抽出し、各抽出
情報に基づいて、オーバーサイズ値を個々に設定する工
程を順次実行することにより、レイアウトデータのラッ
チアップ検証を実行するように構成されたことを特徴と
するラッチアップ検証装置。
【請求項１６】オーバーサイズ値を格納するデータ
ベースと、前記レイアウトデータから、ウエル領域を抽出する第1
の抽出手段と、前記レイアウトデータから、トランジスタ領域を抽出す
る第2の抽出手段と、前記レイアウトデータから、基板コンタクト領域を抽出
する第3の抽出手段と、前記第1乃至第3の抽出手段より得られた前記抽出情報に
基づいて、前記データベースを参照してオーバーサイズ
値を決定する決定手段と、前記オーバーサイズ値に基づいてオーバーサイズ領域を
画定する画定手段と、前記画定手段で画定されたオーバーサイズ領域内にトラ
ンジスタ領域が含まれているか否かを判定することによ
りラッチアップ検証を実行する検証手段とを含むことを
特徴とする請求項15に記載のラッチアップ検証装置。
【請求項１７】前記決定手段は、前記半導体集積回路
の各トランジスタ領域の構造または電気的特性に基づい
て、オーバーサイズ値を決定するように構成されている
ことを特徴とする請求項１６記載のラッチアップ検証装
置。
【請求項１８】前記決定手段は、前記トランジスタ領
域と前記ウェル領域と前記基板コンタクト領域との位置
関係にもとづいて、オーバーサイズ値を決定するように
構成されていることを特徴とする請求項１７に記載のラ
ッチアップ検証装置。
【請求項１９】前記決定手段は、前記ウエル領域と前
記トランジスタ領域の距離にもとづいて、オーバーサイ
ズ値を決定するように構成されていることを特徴とする
請求項１８に記載のラッチアップ検証装置。
【請求項２０】前記決定手段は、前記ウエル領域と前
記基板コンタクト領域との距離にもとづいて、オーバー
サイズ値を決定するように構成されていることを特徴と
する請求項１８に記載のラッチアップ検証装置。
【請求項２１】前記決定手段は、トランジスタ領域の
大きさを考慮して、オーバーサイズ値を決定するように
構成されていることを特徴とする請求項１７に記載のラ
ッチアップ検証装置。
【請求項２２】前記決定手段は、トランジスタ領域の
ゲート幅およびまたはゲート長を考慮して、オーバーサ
イズ値を決定するように構成されていることを特徴とす
る請求項１６に記載のラッチアップ検証装置。
【請求項２３】前記決定手段は、前記半導体集積回路
の各トランジスタ領域の電流能力に応じて、オーバーサ
イズ値を決定するように構成されていることを特徴とす
る請求項１６に記載のラッチアップ検証装置。
【請求項２４】前記データベースが、前記半導体集積
回路の各トランジスタ領域の構造または電気的特性をパ
ラメータとする関数で構成されており、前記関数により
オーバーサイズ値を決定することを特徴とする請求項１
５または請求項１６記載のラッチアップ検証装置。
【請求項２５】オーバーサイズ値データベースが、前
記半導体集積回路の各トランジスタ領域の構造または電
気的特性からなるパラメータを含む表で構成されてお
り、前記表によりオーバーサイズ値を決定することを特
徴とする請求項１５または請求項１６記載のラッチアッ
プ検証装置。