JP2002366601A - 電子回路解析装置 - Google Patents

Abstract

(57)【要約】 【課題】 電子回路をマスクパターン生成者に手渡すだ
けで、従来の「マスクパターン指示書」に記載されてい
たマスクパターン生成に必要な事項を伝達できる電子回
路解析装置を提供することを目的とする。 【解決手段】 回路シンボルの大きさが実際のレイアウ
ト時の大きさに対応するよう回路図中に反映させる。従
って、回路図がそのままマスクパターンに関する細かい
指示書として活用できるため、電子回路図をマスクパタ
ーン生成者に手渡すだけで、アナログ回路設計技術者の
満足するマスクレイアウトが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路設計用Ｃ
ＡＤと呼ばれ、電子回路を回路図面として作図し、前記
回路図面の結線情報より回路ネットリストを抽出して回
路解析を行う電子回路解析装置に関する。

【０００２】

【従来の技術】周知のようにＬＳＩの設計は、電子回路
を解析し、さらにその回路から実際のシリコンウエハ上
に回路を実現するためのマスクパターンを生成し実現さ
れる。

【０００３】現在のＬＳＩの作業工程は分業化が進んで
おり、電子回路の解析を担当する人物と、マスクパター
ンを生成する人物とが異なっているのが通常である。デ
ジタルＬＳＩの設計では、電子回路の解析とマスクパタ
ーンの生成はほぼ自動化されているが、アナログ回路や
デジタル回路、アナログ回路が混載したＬＳＩでは、素
子配置の対称性や、アナログ電源幅、デジタル信号とア
ナログ信号の分離、配線に流れる電流に応じた配線幅の
変更など、独自のノウハウが必要である。これらノウハ
ウは、電子回路の解析を担当する人物が有しているのが
通常である。

【０００４】従って、それをマスクパターンの生成を行
う人物に情報として伝えなければ品質の良いＬＳＩマス
クパターンは作成されない。そのため、電子回路の解析
を担当する人物が、回路図と共に「 マスクパターン指
示書 」を作成し、マスクパターンの生成を担当する人
物に手渡しているのが現状である。

【０００５】

【発明が解決しようとする課題】しかし、この「 マス
クパターン指示書 」の作成には多大の時間を要し、Ｌ
ＳＩ設計の設計効率を低下させる要因となっている。

【０００６】本発明は、電子回路の解析を担当する人物
が、「 マスクパターン指示書 」を作成してレイアウ
トノウハウをマスクパターン生成者に連絡しなくても、
電子回路をマスクパターン生成者に手渡すだけで、従来
の「 マスクパターン指示書」に記載されていたような
マスクパターン生成に必要な事項を伝達でき、トータル
としてＬＳＩの設計効率を向上させることができる電子
回路解析装置を実現することを目的とする。

【０００７】

【課題を解決するための手段】本発明の請求項１記載の
電子回路解析装置は、電子回路を回路図面として作図
し、前記回路図面の結線情報より回路ネットリストを抽
出して回路解析を行う電子回路解析装置において、前記
回路図面中の素子シンボルの回路図中での大きさが、前
記素子シンボルの実際のレイアウト時の素子形状を反映
した大きさで表示するよう構成したことを特徴とする。

【０００８】本発明の請求項２記載の電子回路解析装置
は、電子回路を回路図面として作図し、前記回路図面の
結線情報より回路ネットリストを抽出して回路解析を行
う電子回路解析装置において、前記回路図面中の素子シ
ンボルの周囲に素子配置禁止領域を設定する手段を具備
することを特徴とする。

【０００９】本発明の請求項３記載の電子回路解析装置
は、請求項２において、素子配置禁止領域の配置位置お
よび配置面積は、素子シンボルの実際のレイアウト時の
素子形状を反映した大きさおよび位置で表示するよう構
成したことを特徴とする。

【００１０】本発明の請求項４記載の電子回路解析装置
は、請求項１〜請求項３において、回路図中の配線の配
線長および配線幅より前記配線の寄生容量および配線抵
抗を推定し、前記回路図に前記寄生容量および前記配線
抵抗を付加する寄生効果見積もり手段を設けたことを特
徴とする。

【００１１】本発明の請求項５記載の電子回路解析装置
は、電子回路を回路図面として作図し、前記回路図面の
結線情報より回路ネットリストを抽出して回路解析を行
う回路解析装置において、回路解析結果に応じて、回路
図面の素子情報、および配線の配線情報を更新する解析
結果フィードバック手段を有することを特徴とする。

【００１２】本発明の請求項６記載の電子回路解析装置
は、請求項１〜請求項５において、回路図面中の配線の
配線長が、実レイアウト時の配線長に比例した長さおよ
び比例した幅で描画されるよう構成したことを特徴とす
る。

【００１３】本発明の請求項７記載の電子回路解析装置
は、請求項１〜請求項６において、回路図面中の配線の
配線レイヤ情報が、回路図中の配線色あるいは配線パタ
ーンによって明示されるよう構成したことを特徴とす
る。

【００１４】

【発明の実施の形態】以下、本発明の各実施の形態を従
来の電子回路解析装置と比較しながら図１〜図１３に基
づいて、説明する。

【００１５】（実施の形態１）図１は本発明の（実施の
形態１）の電子回路解析装置を示し、図２はこの装置に
よって作成されてマスクパターン生成者に手渡される回
路図を示す。

【００１６】なお、図１と比較する図１２は従来の電子
回路解析装置を示し、図１３はこの図１２の装置によっ
て作成されて「 マスクパターン指示書 」と一緒にマ
スクパターン生成者に手渡される回路図を示す。

【００１７】図１２に示す従来の電子回路解析装置は、
結線情報入力手段１０−１と、素子パラメータ入力手段
１０−２と、素子形状表示手段１０−３と、回路図表示
手段１０−４と、回路ネットリスト作成手段１０−５
と、回路解析手段１０−６と、解析結果表示手段１０−
７とで構成されており、回路図表示手段１０−４で表示
される電子回路の回路図面は、図１３に示すように表示
されている。

【００１８】この図１３において、PMOSトランジスタシ
ンボル３−１ａ〜３−１ｃ、およびNMOSトランジスタシ
ンボル３−２ａ〜３−２ｄの回路図中の大きさは、トラ
ンジスタサイズの実際のレイアウト寸法にかかわらず一
定である。

【００１９】これに対して、電子回路の解析を担当する
人物が上記の従来例と同じ回路を設計した場合であって
も、（実施の形態１）の電子回路解析装置で作図した回
路図面では、図１２に示すように回路図面中の素子シン
ボルの回路図中での大きさが、前記素子シンボルの実際
のレイアウト時の素子形状を反映した大きさで表示され
る。具体的には、実際のトランジスタ寸法がPMOSトラン
ジスタシンボル３−１ａ，３−１ｂで表されるトランジ
スタに比べて大きなPMOSトランジスタシンボル３−１ｃ
で表されるトランジスタなどは、図１２では、PMOSトラ
ンジスタシンボル３−１ｃなどがPMOSトランジスタシン
ボル３−１ａ，３−１ｂよりも大きく表示されている。

【００２０】このように、回路シンボルに実際のトラン
ジスタ寸法を反映させることにより回路図でのトランジ
スタ配置が実際のマスクパターンでのレイアウトとある
程度対応させることが可能となる。

【００２１】これを実現できる（実施の形態１）の電子
回路解析装置は、図１に示すように、従来例による電子
回路用ＣＡＤ（図１２）における素子パラメータ入力手
段１０−２と素子形状表示手段１０−３との間に、素子
形状推定手段１−１が追加されている。

【００２２】素子形状推定手段１−１は、素子パラメー
タ入力手段１０−２によりトランジスタ素子のゲート
長、ゲートサイズが入力された場合、その情報を基に素
子形状を推定し、さらにその推定されたトランジスタ寸
法を回路図中に表示するように素子形状表示手段１０−
３をコントロールするように構成されている。

【００２３】このように構成することによって、トラン
ジスタが実際のマスク寸法を反映した大きさで作図され
るため、その相対位置はほぼマスクパターンのトランジ
スタの相対位置と対応する。従って、新たに「 マスク
パターン指示書 」を作成せずとも回路図をマスクパタ
ーンを生成する人物に渡すだけでマスクパターンの生成
が可能となる。

【００２４】なお、この実施の形態では、簡単のために
トランジスタのみを対象に説明しているが、ＬＳＩ上に
作成可能な素子の全てが、本発明の適用の対象となる。
すなわち、抵抗素子、容量素子、ダイオード素子などで
ある。

【００２５】（実施の形態２）図３は本発明の（実施の
形態２）の電子回路解析装置を示し、図４はこの装置に
よって作成されてマスクパターン生成者に手渡される回
路図を示す。

【００２６】本発明における（実施の形態１）では、素
子シンボルそのものの大きさを変更するので、回路図中
の配線情報もトランジスタのパラメータが変更されるた
びに結線しなおす必要が生じるのに対して、この（実施
の形態２）では、素子シンボルの大きさを変化させるの
ではなく、素子シンボルの周囲に素子配置禁止領域を発
生させる。そして、それぞれの素子シンボルが持つ阻止
配置禁止領域はお互いに重なり合うことが禁止される。
図４における８−１ａ〜８−１ｄが素子シンボルの配置
禁止領域であり、その大きさはトランジスタのパラメー
タに応じて変更されている。

【００２７】もちろん、このとき、単に素子配置禁止領
域がお互いに重なりあうことを禁止するだけでなく、素
子配置禁止領域がお互いにある距離以内に近づかないよ
うな制約条件を課したり、さらにその場合に、PMOSトラ
ンジスタとPMOSトランジスタの最小近接配置距離とNMOS
トランジスタとPMOSトランジスタの最小近接配置距離を
それぞれ個別に設定することもできる。

【００２８】これを実現できる（実施の形態２）の電子
回路解析装置は、図３に示すように、従来例による電子
回路用ＣＡＤ（図１２）における素子形状表示手段１０
−３に代わって、素子配置禁止領域推定手段２−１と素
子配置禁止領域表示手段２−２が追加されている。その
他は従来例を示す図１２と同じである。

【００２９】素子配置禁止領域推定手段２−１は、素子
パラメータが入力されると、素子配置禁止領域推定手段
２−１により素子配置禁止領域の大きさを見積もる。こ
の大きさは素子のマスクレイアウト寸法に対応し、素子
配置禁止領域表示手段２−２は、素子配置禁止領域推定
手段２−１で計算された禁止領域の大きさに合わせて素
子配置禁止領域を回路図中の該当位置に表示するように
回路図表示手段１０−４をコントロールして、素子配置
禁止領域の配置位置および配置面積が素子シンボルの実
際のレイアウト時の素子形状を反映した大きさおよび位
置で表示するよう構成されている。

【００３０】このように、素子シンボルの大きさそのも
のを変化させず配置禁止領域の大きさを変化させるの
で、レイアウト指示書を作成するためレイアウトシンボ
ルの大きさを変更するたびに回路図の回路結線が断線さ
れることがないので、結線をやりなおす必要がなく素子
のレイアウト情報を変更できる。

【００３１】（実施の形態３）図５は（実施の形態３）
の電子回路解析装置を示し、図１に示した（実施の形態
１）の電子回路解析装置に、寄生効果情報推定手段３−
１と寄生効果情報表示手段３−２，配線種および配線幅
情報入力手段３−３を設けた点が異なっている。

【００３２】回路図中の素子の位置関係がマスクパター
ンにおける素子の位置関係に対応することから、回路図
中の配線についても実配線と対応した配線距離になるこ
とが期待され、この（実施の形態３）では、回路図中の
配線距離を計算し回路配線の寄生効果を見積もることが
可能となる。その場合、回路の配線幅、配線種類を指定
する必要があるので結線情報入力手段１０−１に加えて
配線幅および配線種入力手段３−３が設けられている。

【００３３】寄生効果情報推定手段３−１は、図面上の
座標値を入力し、寄生抵抗あるいは寄生容量の推定式に
基づいて寄生容量の見積もり値あるいは寄生抵抗の見積
もり値を出力するよう構成されている。

【００３４】また、寄生効果情報表示手段３−２には、
寄生効果情報推定手段３−１が出力する寄生抵抗の見積
もり値あるいは寄生抵抗の見積もり値が入力され、図２
の回路図上に、例えばポップアップウインドウを用いて
寄生抵抗値、寄生容量値が表示されるように構成されて
いる。

【００３５】また、配線種および配線幅情報入力手段３
−３には、配線の種類および配線幅情報が入力され、配
線幅Ｗと配線種に応じた寄生容量見積もりのための係数
Ｐを出力するように構成されている。

【００３６】このように構成したため、単に回路図を描
くだけで、実際のマスクパターンを作成しなくともアナ
ログ回路に寄生する寄生抵抗や寄生容量の概算値を見積
もり回路解析に反映できるという効果がある。

【００３７】次に具体例として、図２を用いて寄生抵抗
や寄生容量の概算値を見積もる手法について説明する。
例えば、図２において配線端として、点Ａ，点Ｂをとり
その図面上の座標値をそれぞれ（ｘ１、ｙ１），（ｘ
１、ｙ２）とする。すると配線の寄生容量値は、（ｙ１
−ｙ２）・Ｗ・Ｐで表される。Ｗは配線幅、Ｐは寄生容
量見積もりのための係数である。Ｗは配線種および配線
幅情報入力手段３−３より入力され、Ｐの係数値も配線
種および配線幅情報入力手段３−３より入力される配線
種によって選択される。次に寄生抵抗値であれば、ＡＢ
間では（ｙ１−ｙ２）／Ｗ・ＲＳで表される。ここでＲ
Ｓはシート抵抗値である。この図２に示す例では、回路
図上に、例えばポップアップウインドウを用いて寄生抵
抗値：１．５Ω、寄生容量値：１００ｆＦが表示されて
いる。

【００３８】なお、この（実施の形態３）を上記の（実
施の形態２）に適用しても同様の効果を期待できる。 （実施の形態４）図６は本発明の（実施の形態４）によ
る電子回路解析装置を示す。

【００３９】（実施の形態３）において配線幅を設定す
る必要が生じたわけであるが、この（実施の形態４）で
は、図５の構成に加えて、解析結果表示手段１０−７と
回路図表示手段１０−４の間に、回路解析結果に応じて
回路図面の素子情報および配線の配線情報を更新する解
析結果フィードバック手段としての結線幅決定手段４−
１，結線幅情報追加手段４−２が設けられている。

【００４０】詳しくは、それぞれの配線に流れる電流値
が回路解析の結果より結線幅決定手段４−１に入力され
る。結線幅決定手段４−１では、所望の配線幅決定ルー
ルに従って回路図中の配線に配線幅を設定するわけであ
る。結線幅決定手段４−１で得られた配線幅の情報は結
線幅情報追加手段４−２により所望のデータ構造に変更
され回路図表示手段１０−４に引き渡され、回路解析結
果の電流値からその回路の配線幅を自動決定できる。

【００４１】すなわち、解析結果表示手段１０−７によ
り、たとえばある配線にＩ１の電流値が流れていること
が解析されたとする。すると、結線幅決定手段４−１で
は電流値Ｉ１と配線種により決定されている単位電流値
あたりの最小配線幅Ｗｓから以下のように配線幅を決定
する。

【００４２】最小配線幅 ＝ Ｉ１ ・ Ｗｓ この計算された最小配線幅を結線幅情報追加手段４−２
により回路図表示手段１０−４に引渡して回路図を変更
し配線幅を表示する。回路図の表示方法としては、図８
に示すように実際の回路図中の配線を、決定された最小
配線幅に対応した幅Ａに変更する。あるいは、図１１の
７−１に示すように配線禁止領域を表示して配線幅を図
示する等の方法が考えられる。

【００４３】（実施の形態５）図７は本発明の（実施の
形態５）による電子回路解析装置を示す。（実施の形態
４）では、配線に流れる電流値から配線幅を決定したわ
けであるが、この（実施の形態５）ではさらに配線とト
ランジスタ間のコンタクト数も自動決定するように構成
されている。すなわち、結線情報追加手段に配線とトラ
ンジスタ間のコンタクト数および異種配線間のコンタク
ト数の決定ルールも追加する。

【００４４】図７に示すように、コンタクト数決定手段
５−１とコンタクト数情報追加手段５−２を、結線幅決
定手段４−１と結線幅情報追加手段４−２とに並列に接
続することによりコンタクト数の自動決定を可能とす
る。

【００４５】コンタクト数決定手段５−１は、解析結果
表示手段１０−７より所望の配線に流れる電流値Ｉｘが
入力され、電流値Ｉｘを用いて算出される、配線に対す
る必要最小のコンタクト数Ｃｎｘを出力するよう構成さ
れている。

【００４６】また、コンタクト数情報追加手段５−２に
は、前記配線に対する必要最小のコンタクト数Ｃｎｘが
入力され、回路図表示手段４−１の持つ回路図情報中の
該当する配線コンタクト数を更新するために必要なデー
タとコマンドセットが出力されるように構成されてい
る。

【００４７】このように、本発明における（実施の形態
５）を用いれば、回路解析結果から自動的に回路配線の
コンタクト数を決定でき、回路結線に必要なコンタクト
のコンタクト数も同時にシミュレーション結果から自動
的に設定することを可能とし、設計効率アップとコンタ
クトが少ないことによる高配線抵抗に起因した設計ミス
を自動的に防止できる。

【００４８】（実施の形態６）図８は本発明の（実施の
形態６）の電子回路解析装置によって作成されてマスク
パターン生成者に手渡される回路図を示し、回路図中の
配線の配線幅表示がマスクパターンにおける配線幅と対
応して表示される。

【００４９】この場合の電子回路解析装置は、図１に示
した（実施の形態１）の素子形状推定手段１−１が、素
子パラメータ入力手段１０−２によりトランジスタ素子
のゲート長、ゲートサイズが入力された場合、その情報
を元に素子形状を推定し、また解析結果表示手段１０−
７と配線幅決定手段４−１より配線幅を推定し、さらに
その推定された配線幅に応じて、推定配線幅が太い部分
は細いものに比べて太く回路図中にＡで示すように太く
表示するように素子形状表示手段１０−３をコントロー
ルする。

【００５０】このように配線幅Ｗが解析結果から求めら
れれば、配線長Ｌはすでに、回路図の座標より（実施の
形態３）に示すように求められるわけであるので、配線
の寄生抵抗および寄生容量値が以下に示すように簡単に
求められる。

【００５１】配線の寄生抵抗 ＝ Ｗ／Ｌ ・ （配線
のシート抵抗値） 配線の寄生容量 ＝ Ｗ・Ｌ・（配線の単位面積当たり
の寄生容量値） これによりマスクパターン生成者が配線の幅を間違えず
にマスクパターンを生成することが容易となる。さら
に、配線の幅のみならず、配線の配線層も回路図中で識
別可能となるように、配線色や配線パターンを変化させ
る手段を設けて、回路図面中の配線の配線レイヤ情報を
表示することも本発明を実施する上で何らさしつかえな
い。

【００５２】さらに、図９に示すように、回路図中に配
線だけでなく、コンタクトの箇所を表すコンタクト情報
９−１も明示する手段を設ければ、一層電子回路設計者
からマスクパターン生成者へのレイアウト指示書の完成
度が高くなる。

【００５３】なお、回路図面中の配線の配線レイヤ情報
が、回路図中の配線色あるいは配線パターンによって明
示されるよう構成したり、コンタクト情報９−１を回路
図に表示することは、上記の（実施の形態１）〜（実施
の形態５）においても同様に実施できる。

【００５４】（実施の形態７）図１０は本発明の（実施
の形態２）の電子回路解析装置を示し、図１１はこの装
置によって作成されてマスクパターン生成者に手渡され
る回路図を示す。

【００５５】（実施の形態６）では、回路図中の配線幅
を配線幅表示がマスクパターンにおける配線幅と対応し
て表示されるように回路図中の配線表示幅を変更したわ
けであるが、非常に配線幅が大きくなった場合、回路図
が見にくくなってしまうという欠点がある。

【００５６】従って、本発明における（実施の形態７）
では、図１１に示すように、本発明における（実施の形
態２）と同様に、素子シンボルだけでなく、配線におい
ても実際の配線幅を変更するのではなく、配線禁止領域
７−１を設け、その領域中では、同一配線層の配線を禁
止するという方法を用いる。また、ある程度の幅の配線
までは、配線表示幅を変更し、それ以上の幅の配線を回
路図中で表示する場合に配線禁止領域を設けるといった
方法をとることも本発明を実現する一手法である。

【００５７】具体的には、図１０に示すように配線禁止
領域幅決定手段７−１と配線新規領域幅情報追加手段７
−２を設けることにより配線禁止領域の表示を可能にす
る。配線禁止領域決定手段７−１には、配線に流れる電
流値が入力され、配線幅決定手段４−１と同様に配線幅
を計算しさらに配線幅に配線禁止領域の幅を加算した配
線禁止幅を出力する。

【００５８】配線禁止領域幅情報追加手段７−２には、
回路図表示手段４−１の持つ回路図情報中の該当する配
線禁止領域幅を追加または更新するために必要なデータ
とコマンドセットが出力されるように構成されている。

【００５９】

【発明の効果】以上のように本発明の電子回路解析装置
によると、回路図面中の素子シンボルの回路図中での大
きさが、前記素子シンボルの実際のレイアウト時の素子
形状を反映した大きさで表示できるので、回路図を作成
するだけでその回路図がマスクパターン生成者へのレイ
アウト指示書をわざわざ作成する必要が無く、回路設計
者の負担を軽減し、電子回路の開発効率をアップでき
る。

【００６０】また、レイアウトシンボルの大きさを変更
せずに素子配置禁止領域をレイアウトシンボルの周囲に
設けることによって、レイアウト指示書を作成するため
レイアウトシンボルの大きさを変更するたびに回路図の
回路結線が断線されることがないので、結線をやりなお
す必要がないという効果が得られる。

【００６１】また、回路図中の配線の配線長および配線
幅より前記配線の寄生容量および配線抵抗を推定し、回
路図を作成するだけで、回路配線に寄生する寄生容量や
抵抗を見積もることが可能になる。

【００６２】また、回路解析結果に応じて回路図面の素
子情報、および配線の配線情報を更新する解析結果フィ
ードバック手段を有することによって、回路配線幅をシ
ミュレーション結果から自動的に設定することを可能と
し、設計効率アップと配線幅が少ないことによる高配線
抵抗に起因する設計ミスを自動的に防止するという効果
が得られる。

【００６３】また、回路図面中の配線の配線長が、実レ
イアウト時の配線長に比例した長さおよび比例した幅で
描画されるよう構成したことによって、マスクパターン
生成者が、回路の配線幅を間違えて配線することが少な
くなるという効果が得られる。

【００６４】また、回路図面中の配線の配線レイヤ情報
が、回路図中の配線色あるいは配線パターンによって明
示されるよう構成した場合には、回路結線部分が見にく
くなるといったことが無くなり、マスクパターン生成ミ
スを減少できるといった効果が得られる。

【図面の簡単な説明】

【図１】本発明による（実施の形態１）による電子回路
解析装置の構成図

【図２】同実施の形態により作図された電子回路図

【図３】本発明による（実施の形態２）による電子回路
解析装置の構成図

【図４】同実施の形態により作図された電子回路図

【図５】本発明による（実施の形態３）による電子回路
解析装置の構成図

【図６】本発明による（実施の形態４）による電子回路
解析装置の構成図

【図７】本発明による（実施の形態５）による電子回路
解析装置の構成図

【図８】本発明による（実施の形態６）により作図され
た電子回路図

【図９】別の実施の形態により作図された電子回路図

【図１０】本発明による（実施の形態７）の電子回路解
析装置の構成図

【図１１】同実施の形態により作図された電子回路図

【図１２】従来の電子回路解析装置の構成図

【図１３】従来の電子回路解析装置により作図された電
子回路図

【符号の説明】

１０−１ 結線情報入力手段 １０−２ 素子パラメータ入力手段 １０−３ 素子形状表示手段 １０−４ 回路図表示手段 １０−５ 回路ネットリスト作成手段 １０−６ 回路解析手段 １０−７ 解析結果表示手段 １−１ 素子形状推定手段 ８−１ａ〜８−１ｄ 素子シンボルの配置禁止領域 ２−１ 素子配置禁止領域推定手段 ２−２ 素子配置禁止領域表示手段 ３−１ 寄生効果情報推定手段 ３−２ 寄生効果情報表示手段 ３−３ 配線種および配線幅情報入力手段 ４−１ 結線幅決定手段（解析結果フィードバック手
段） ４−２ 結線幅情報追加手段（解析結果フィードバッ
ク手段） ５−１ コンタクト数決定手段 ５−２ コンタクト数情報追加手段 ９−１ コンタクト情報 ７−１ 配線禁止領域幅決定手段 ７−２ 配線新規領域幅情報追加手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ Ｗ (72)発明者 徳永 祐介 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森江 隆史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 柳沢 直志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 外山 正臣 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA05 BA06 DA05 GA01 JA03 JA07 5F064 CC09 CC21 CC22 CC23 DD09 EE08 EE09 EE42 EE43 HH06

Claims (7)

【特許請求の範囲】
1. 【請求項１】電子回路を回路図面として作図し、前記回
   路図面の結線情報より回路ネットリストを抽出して回路
   解析を行う電子回路解析装置において、 前記回路図面中の素子シンボルの回路図中での大きさ
   が、前記素子シンボルの実際のレイアウト時の素子形状
   を反映した大きさで表示するよう構成した電子回路解析
   装置。
2. 【請求項２】電子回路を回路図面として作図し、前記回
   路図面の結線情報より回路ネットリストを抽出して回路
   解析を行う電子回路解析装置において、 前記回路図面中の素子シンボルの周囲に素子配置禁止領
   域を設定する手段を具備する電子回路解析装置。
3. 【請求項３】素子配置禁止領域の配置位置および配置面
   積は、素子シンボルの実際のレイアウト時の素子形状を
   反映した大きさおよび位置で表示するよう構成した請求
   項２記載の電子回路解析装置。
4. 【請求項４】回路図中の配線の配線長および配線幅より
   前記配線の寄生容量および配線抵抗を推定し、前記回路
   図に前記寄生容量および前記配線抵抗を付加する寄生効
   果見積もり手段を設けた請求項１〜請求項３の何れかに
   記載の電子回路解析装置。
5. 【請求項５】電子回路を回路図面として作図し、前記回
   路図面の結線情報より回路ネットリストを抽出して回路
   解析を行う回路解析装置において、回路解析結果に応じ
   て、回路図面の素子情報、および配線の配線情報を更新
   する解析結果フィードバック手段を有する電子回路解析
   装置。
6. 【請求項６】回路図面中の配線の配線長が、実レイアウ
   ト時の配線長に比例した長さおよび比例した幅で描画さ
   れるよう構成した請求項１〜請求項５の何れかに記載の
   電子回路解析装置。
7. 【請求項７】回路図面中の配線の配線レイヤ情報が、回
   路図中の配線色あるいは配線パターンによって明示され
   るよう構成した請求項１〜請求項６の何れかに記載の電
   子回路解析装置。