JP5336983B2

JP5336983B2 - 回路シミュレーション方法、回路シミュレーション装置およびプログラム

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Publication number: JP5336983B2
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Inventors: 健太山田
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Filing date: 2009-09-17
Publication date: 2013-11-06
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Description

本発明は、回路シミュレーション方法に関し、特に半導体抵抗素子を備えた回路に対する回路シミュレーション方法に関する。

半導体集積回路の微細化によりロジック回路の面積は縮小されるのに対し、アナログ回路は必ずしも縮小されない。そのため、アナログ回路の面積縮小は、コスト削減のための大きな課題になりつつある。アナログ回路の面積縮小を阻害する原因として、抵抗素子の面積縮小が難しい点を挙げることができる。ここで、抵抗素子の端子部は、規則的に配置された複数のコンタクトを介して配線と接続されている。抵抗素子の端子部の抵抗（以下、端子部寄生抵抗という）は、端子部の形状、コンタクトの個数や配置などに応じて変化するため、正確に見積もることが難しかった。

端子部寄生抵抗の見積り誤差があると、その誤差を見込んでマージンを大きくするか、見積り誤差が無視できるようなレイアウト設計を行う必要がある。いずれの場合も回路面積の増大につながる。特に近年の微細化に伴い、端子部寄生抵抗の主要素の１つであるコンタクトの抵抗が加速度的に大きくなっている。そのため、端子部寄生抵抗が抵抗素子本体の抵抗に対して相対的に大きくなり、端子部寄生抵抗の見積り誤差の問題がより顕著になってきた。

一般に、端子部寄生抵抗を見積もるには、レイアウト設計後にＬＰＥ（Layout Parameter Extraction）ツールを用いて複雑な寄生抵抗ネットを抽出する必要があった。さらに、回路シミュレーション時間を短縮するためには、逐次的な手計算や回路縮退ツールにより回路縮退を行う必要がある。しかしながら、これらの手法は手間がかかったり、ＬＰＥツールに起因した見積もり誤差が含まれるという問題があった。例えば、特許文献１は回路縮退に関するものである。

特開２００８−２０４１２７号公報

そもそも、ＬＰＥツールを用いた検証後に、回路設計を見直すとなると、極めて設計効率が悪い。そのため、レイアウト設計前の回路設計段階において、端子部寄生抵抗を見積もる必要がある。この場合、ＬＰＥツールを用いることはできないため、従来は簡易的に端子部寄生抵抗を見積もる手法が用いられてきた。具体的には、端子部寄生抵抗がコンタクト数に反比例するとみなすものである。ところが、実際には、コンタクト間における抵抗素子の寄生抵抗により、抵抗素子本体から遠いコンタクトは端子部寄生抵抗の低減に寄与できず、見積もり誤差が生じる。その結果、レイアウト設計後の回路シミュレーション結果が設計値と乖離し、結局回路設計及びレイアウト設計の見直しが必要となるおそれがあった。

本発明に係る回路シミュレーション方法は、
半導体抵抗素子と、
前記半導体抵抗素子の端子部上に、前記半導体抵抗素子の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトと、
前記複数のコンタクト上に形成された配線と、を備えた半導体回路のシミュレーション方法であって、
１つの前記コンタクトの抵抗値と、前記長手方向において隣接する前記コンタクト間の前記半導体抵抗素子による寄生抵抗値との比を、定数ｋとして定義し、
前記半導体抵抗素子の端子部と、前記複数のコンタクトと、を含む寄生抵抗ネットを、前記定数ｋを用いることによりモデル化するものである。

本発明では、１つのコンタクトの抵抗値と、長手方向において隣接するコンタクト間の半導体抵抗素子による寄生抵抗値との比を、定数ｋとして定義し、端子部の寄生抵抗ネットをモデル化する。そのため、半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる。

本発明によれば、半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法を提供することができる。

実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。実施の形態１に係る回路シミュレーション方法のモデル式を導出するための回路図である。実施の形態１に係る回路シミュレーション方法と比較例に係る回路シミュレーション方法によるシミュレーション結果及び実測結果を示すグラフである。実施の形態１に係る回路シミュレーション方法によるシミュレーション結果を示すグラフである。実施の形態２に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。実施の形態２に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。実施の形態２に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。実施の形態２に係る回路シミュレーション方法のモデル式を導出するための回路図である。実施の形態２に係る回路シミュレーション方法のモデル式を導出するための回路図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１Ａ〜１Ｃを参照して本発明の第１の実施の形態に係る回路シミュレーション方法のモデル化対象となる半導体抵抗素子の端子部寄生抵抗について説明する。図１Ａは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。図１Ａに示すように、抵抗素子１０２の一方の端子部は、複数のコンタクトＣＴを介して、配線１０１に接続されている。

図１Ｂは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。図１Ｂに示すように、コンタクトＣＴは、幅ｗの抵抗素子１０２上に、抵抗素子１０２の長手方向にｎｃｔｌ個、抵抗素子１０２の幅方向にｎｃｔｗ個、即ち計ｎｃｔｌ×ｎｃｔｗ個配置されている。以下、本明細書において単に長手方向、幅方向という場合、それぞれ抵抗素子１０２の長手方向、幅方向を意味するものとする。

ここで、コンタクトＣＴは、長手方向にピッチｐｃｔｌで、幅方向にはピッチｐｃｔｗで等間隔に配置されている。図１Ｂでは、配線１０１を点線で示している。また、図１Ａは、図１ＢにおけるＩａ−Ｉａ断面図である。なお、第１の実施の形態に係る抵抗素子１０２は両端に端子部を有し、図示されていないが、他方の端子部も図１Ａ、１Ｂと同様の構成を有している。

ここで、配線１０１は、例えばＣｕ（銅）やＡｌ（アルミニウム）などの良導体からなる。また、抵抗素子１０２は、例えばポリサイド抵抗素子、シリサイドブロックポリ抵抗素子などの半導体抵抗素子である。コンタクトＣＴは、例えばＷ（タングステン）からなる。また、抵抗素子１０２のシート抵抗をρｓｐｏｌとする。

図１Ａ、１Ｂには、抵抗素子１０２、コンタクトＣＴ、配線１０１の構成要素が描かれているとともに、回路図も重ねて記載されている。ここで、図１Ａ、１Ｂには、配線１０１の本体の抵抗をｒ１、１つのコンタクトＣＴの抵抗をｒｃｔ、長手方向において隣接配置されたコンタクトＣＴ間の抵抗素子１０２の寄生抵抗をｒｉｌ、幅方向において隣接配置されたコンタクトＣＴ間の抵抗素子１０２の寄生抵抗をｒｉｗ、抵抗素子１０２の本体の抵抗をｒ２として示している。

図１Ｃは、実施の形態１に係る抵抗素子１０２の端子部寄生抵抗ｒｃｔａｒｒの等価回路である。端子部寄生抵抗ｒｃｔａｒｒの一端は、配線１０１の本体の抵抗ｒ１に接続され、他端は抵抗素子１０２の本体の抵抗ｒ２と接続されている。端子部寄生抵抗ｒｃｔａｒｒは、図１Ａ、１Ｂに示した１つのコンタクトＣＴの抵抗ｒｃｔ、長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌ、幅方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｗから合成される抵抗である。なお、配線１０１の比抵抗は抵抗素子１０２の比抵抗に比べて２桁以上小さいため、コンタクトＣＴ間の配線１０１の寄生抵抗は無視している。

以上のように、実施の形態１に係る回路シミュレーション方法では、多数のノードから構成され、複雑な端子部の寄生抵抗を、数学的手法により単一の端子部寄生抵抗ｒｃｔａｒｒとして正確にモデル化する。これにより高精度かつ高速な回路シミュレーションを実現することができる。当然のことながら、回路シミュレーション装置（ハードウェア）上で、回路シミュレーションソフト（ソフトウェア）を実行することにより、実施の形態１に係る回路シミュレーション方法は実施される。

次に、実施の形態１に係る回路シミュレーション方法に用いるモデル式の導出方法について説明する。ここで、幅方向のコンタクト列の抵抗は、単純に幅方向のコンタクトＣＴの配置数ｎｃｔｗに反比例するとして差し支えない。そのため、本質的には図１Ａの断面図に対応する２次元の構造をモデル化すればよい。図２は、実施の形態１に係る回路シミュレーション方法のモデル式を導出するための回路図である。図２には、コンタクトＣＴ_１〜ＣＴ_ｎの各抵抗ｒｃｔと、長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌとが示されている。

ここで、ｒｃｔ＝１Ω、ｒｉｌ＝ｋΩとし、全体の抵抗である端子部寄生抵抗ｒｃｔａｒｒの１つのコンタクトＣＴの抵抗ｒｃｔに対する比率を算出する。即ち、１つのコンタクトＣＴの抵抗ｒｃｔと長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌとの比ｒｉｌ／ｒｃｔ＝ｋとする。

抵抗素子１０２から最も遠いコンタクトＣＴ_１を流れる電流Ｉ_１＝１と仮定する。ここで、端子部寄生抵抗ｒｃｔａｒｒの算出でキャンセルアウトされるため、この値はいくつでもよい。すると、当然ながら、コンタクトＣＴ_１と抵抗素子１０２側で隣接するコンタクトＣＴ_２と間の抵抗素子１０２の寄生抵抗ｒｉｌを流れる電流Ｉ_１ ^〜＝１である。さらに、キルヒホッフの法則から、Ｉ_１´１＋Ｉ_１ ^〜´ｋ＝Ｉ_２´１となる。ゆえに、Ｉ_２＝ｋ＋１となる。また、コンタクトＣＴ_２と抵抗素子１０２側で隣接するコンタクトＣＴ_３と間の抵抗素子１０２の寄生抵抗ｒｉｌを流れる電流Ｉ_２ ^〜＝Ｉ_１ ^〜＋Ｉ_２となる。この計算を続けると、次式（１）のような漸化式となる。

ここで、図２に示すように、最初のコンタクトＣＴ_１からｉ番目のコンタクトＣＴ_ｉまでのトータルの抵抗をＲ_ｉと表記すると、やはりキルヒホッフの法則から、次式（２）の関係が成り立つ。

従って、式（１）と（２）から、次式（３）が得られる。

一方、式（１）から、「〜」がつく項を消去すると、次式（４）のような隣接三項間漸化式が得られる。

α≠βのとき（ｋ＞０だから、常にα≠βが成り立つ。ここで、α＞βとする。）の隣接三項間漸化式の一般解により、次式（５）、（６）が得られる。

ゆえに、式（３）、（５）、（６）から、次式（７）が得られる。

実際のレイアウトに適用するためには、１つのコンタクトＣＴに代えて、１列の幅方向のコンタクト列を考えればよい。ここで、幅方向のコンタクト列１列分の抵抗は、次式（８）により表現される。

一方、隣接する幅方向のコンタクト列間の抵抗素子１０２の寄生抵抗は、次式（９）により表現される。

ゆえに、式（８）、（９）より、１つのコンタクトＣＴの抵抗ｒｃｔと長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌとの比ｒｉｌ／ｒｃｔ＝ｋは次式（１０）により定義される。

式（７）のＲ_ｉは、１列のコンタクト列が１Ωだとしたときのｉ列分のコンタクト列全体の抵抗だから、式（７）、（８）より、最終的に端子部寄生抵抗ｒｃｔａｒｒは以下のモデル式（１１）により表現される。ただし、後述する実施の形態２の場合との混同を避けるため、式（７）のＲ_ｉをｆ_ｉと読み替えている。

以上説明したように、本実施の形態に係る回路シミュレーション方法のモデル式では、コンタクトＣＴの抵抗ｒｃｔだけでなく、長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌを考慮している。そして、隣接三項間漸化式の解法を用い、数学的に正確に端子部寄生抵抗ネットを縮退している。そのため、縮退による誤差が生じず、高精度に端子部寄生抵抗ｒｃｔａｒｒを見積もることができる。また、端子部寄生抵抗ネットを単一の端子部寄生抵抗ｒｃｔａｒｒとして表現できるため、ノード数が削減される。これにより回路シミュレーション時間が短縮される。

次に、図３、図４を用いて、実施の形態１に係る回路シミュレーション方法によるシミュレーション結果について説明する。図３は、実施の形態１の実施例と比較例によるシミュレーション結果及び実測結果を示すグラフである。横軸は長手方向へのコンタクトＣＴの配置数ｎｃｔｌ、縦軸は端子部寄生抵抗ｒｃｔａｒｒを示している。

また、図３において、◆は端子部寄生抵抗ｒｃｔａｒｒの実測、実線は実施の形態１に係る回路シミュレーション方法による実施例、点線は比較例を示している。比較例は端子部寄生抵抗ｒｃｔａｒｒがコンタクト数に反比例するとみなすものであって、次式（１２）により表される。

図３に示すように、実施例は実測値と極めて精度良く一致している。他方、比較例は長手方向へのコンタクトＣＴの配置数ｎｃｔｌの増加とともに実測値との乖離が大きくなる。即ち、端子部寄生抵抗ｒｃｔａｒｒの見積もり誤差が大きくなる。これは、比較例では、長手方向のコンタクトＣＴ間の抵抗素子１０２の寄生抵抗ｒｉｌを考慮していないからである。即ち、長手方向へのコンタクトＣＴの配置数ｎｃｔｌが増加すると、抵抗素子１０２の本体から遠いコンタクトＣＴは端子部寄生抵抗ｒｃｔａｒｒの低減に寄与しないためである。

図４は、実施の形態１に係る回路シミュレーション方法によるシミュレーション結果を示すグラフである。横軸は長手方向へのコンタクトＣＴの配置数ｎｃｔｌを示している。縦軸はｎｃｔｌ＝１のときの端子部寄生抵抗値Ｒ_１に対するｎｃｔｌ＝ｎのときの端子部寄生抵抗値Ｒ_ｎ、即ちＲ_ｎ／Ｒ_１を表している。ここで、式（１０）によって表されるｋを様々に変化させている。式（１２）により表現される比較例は、ｋ＝０の場合に対応する。図４から、比較例（ｋ＝０）はｋやｎｃｔｌが大きくなるにつれて、正確な値との乖離が大きくなり、端子部寄生抵抗ｒｃｔａｒｒの見積もり誤差が大きくなることが分かる。

（実施の形態２）
次に、図５Ａ〜５Ｃを参照して本発明の第２の実施の形態に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗について説明する。図５Ａは、実施の形態２に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。図５Ｂは、実施の形態２に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。また、図５Ａは、図５ＢにおけるＶａ−Ｖａ断面図である。

ここで、実施の形態１では、モデル化対象の端子部が抵抗素子１０２の端部に設けられていたのに対し、実施の形態２では、抵抗素子１０２の中間部に設けられている。即ち、抵抗素子１０２が抵抗ｒ２ｂと抵抗ｒ２ｃとからなるラダー抵抗を構成し、モデル化対象の端子部が抵抗ｒ２ｂと抵抗ｒ２ｃとを互いに接続する節点に設けられている。その他の構成は実施の形態１と同様であるため、説明を省略する。実施の形態２においても実施の形態１と同様の効果を得ることができる。

図５Ｃは、実施の形態２に係る抵抗素子１０２の端子部の等価回路である。図５Ｃに示すように、実施の形態２に係る抵抗素子１０２の端子部の等価回路は、端子部と配線１０１の本体の抵抗ｒ１とを接続する節点Ａ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｂとを接続する節点Ｂ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｃとを接続する節点Ｃとを有する。そのため、端子部寄生抵抗は単一の抵抗まで縮退されず、２つの抵抗Ｒａ、Ｒｂにより表現される。

次に、実施の形態２に係る回路シミュレーション方法に用いるモデル式の導出方法について説明する。節点Ａ、節点Ｂのみに着目した場合の節点Ａ、Ｂ間の抵抗をＲ_ＡＢなどと表現すると、図５Ｃの等価回路における抵抗Ｒａ、Ｒｂは次式（１３）により表現される。

つまり、抵抗Ｒ_ＡＢ、Ｒ_ＡＣ、Ｒ_ＢＣを求めればよい。抵抗Ｒ_ＡＢ、Ｒ_ＡＣについては、当然に実施の形態１の式（１１）が成立するため、次式（１４）が得られる。

次に、抵抗Ｒ_ＢＣを算出する。図５Ａに示すように、長手方向における断面形状は左右対称である。そのため、抵抗Ｒ_ＢＣを考える場合、配線１０１、抵抗素子１０２それぞれの節点Ｂ、Ｃの中心点での電位は互いに等しい。従って、等価的に節点Ａにおいて、配線１０１と抵抗素子１０２とがショートしていると考えることができる。ゆえに、抵抗Ｒ_ＢＣは、節点Ａから節点Ｃに至る片側（右側）のみの等価回路（以下、右側等価回路という）を用いて求めることができる。図６、７は、それぞれ長手方向へのコンタクトＣＴの配置数ｎｃｔｌ（＞１）が奇数の場合と、偶数の場合の右側等価回路である。

抵抗Ｒ_ＢＣの値は、図６、７に示された抵抗ネットから得られる抵抗値の２倍となる。図６に示すように、長手方向へのコンタクトＣＴの配置数ｎｃｔｌが奇数の場合、中心のコンタクトＣＴは抵抗Ｒ_ＢＣに寄与しないため、片側のコンタクトＣＴの個数は（ｎｃｔｌ−１）／２個となる。

一方、図７に示すように、長手方向へのコンタクトＣＴの配置数ｎｃｔｌが偶数の場合、全てのコンタクトＣＴが抵抗Ｒ_ＢＣに寄与するため、片側のコンタクトＣＴの個数はｎｃｔｌ／２個となる。ただし、節点Ａから最近接のコンタクトＣＴまでの抵抗素子１０２による寄生抵抗は、通常のコンタクトＣＴ間の寄生抵抗の半分になる。

以下では、右側等価回路全体の抵抗Ｒ_{ｒｉｇｈｔ}を、実施の形態１の場合と同様の方法で導出する。

１）長手方向へのコンタクトＣＴの配置数ｎｃｔｌが奇数の場合
図２の場合と同様に、図６においてＩ１＝１と仮定すると、実施の形態１の式（１）は、この場合には次式（１−２）で表される。なお、式（２）、式（３）は変わらない。

ゆえに、実施の形態１の式（４）は、この場合には次式（４−２）で表される。

従って、実施の形態１の（６）式は、この場合には次式（６−２）で表される。なお、（５）式は変わらない。

よって、式（３）、（５）、（６−２）から、実施の形態１の式（７）は、この場合には次式（７−２）で表される。

実施の形態１において式（１１）と得たのと同様に、式（７−２）、（８）より、式（１５−１）を得る。ただし、偶数の場合との混同を避けるために式（７−２）のＲ_ｉをｇ_ｉと読み替えている。

ゆえに、次式（１６−１）を得る。

この式では、ｎｃｔｌ＝１のときＲ_ＢＣ＝０、つまり正しい値となるため、ｎｃｔｌ＝１のときにも適用できる。

式（１３）、（１４）、（１６−１）から、長手方向へのコンタクトＣＴの配置数ｎｃｔｌが奇数の場合の抵抗Ｒａ、Ｒｂの値は、次のモデル式（１７−１）により表現される。

２）長手方向へのコンタクトＣＴの配置数ｎｃｔｌが偶数の場合
奇数の場合と同様に考えると、実施の形態１の式（１）は、この場合には次式（１−３）で表される。

ゆえに、実施の形態１の式（４）は、この場合には次式（４−３）で表される。

従って、実施の形態１の式（６）は、この場合には次式（６−３）で表される。

よって、実施の形態１の式（７）は、この場合には次式（７−３）で表される。

実施の形態１において式（１１）と得たのと同様に、式（７−３）、（８）より、式（１５−２）を得る。ただし、奇数の場合との混同を避けるために式（７−３）のＲ_ｉをｈ_ｉと読み替えている。

ゆえに、次式（１６−２）を得る。

式（１３）、（１４）、（１６−２）から、長手方向へのコンタクトＣＴの配置数ｎｃｔｌが偶数の場合の抵抗Ｒａ、Ｒｂの値は、次のモデル式（１７−２）により表現される。

１０１配線
１０２抵抗素子
ＣＴ、ＣＴ_１〜ＣＴ_ｎコンタクト

Claims

回路シミュレーション装置が、
半導体抵抗素子と、
前記半導体抵抗素子の端子部上に、前記半導体抵抗素子の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトと、
前記複数のコンタクト上に形成された配線と、を備えた半導体回路のシミュレーションを行う方法であって、
１つの前記コンタクトの抵抗値と、前記長手方向において隣接する前記コンタクト間の前記半導体抵抗素子による寄生抵抗値との比を、定数ｋとして定義し、
前記半導体抵抗素子の端子部と、前記複数のコンタクトと、を含む寄生抵抗ネットを、前記定数ｋを用いることによりモデル化する、
半導体回路のシミュレーション方法。
前記定数ｋを次式により定義することを特徴とする請求項１に記載のシミュレーション方法。

（ただし、ρｓｐｏｌ：前記半導体抵抗素子のシート抵抗値、
ｐｃｔｌ：前記長手方向において前記コンタクトが配置されるピッチ、
ｎｃｔｗ：前記幅方向において前記コンタクトが配置される個数、
ｒｃｔ：１つの前記コンタクトの抵抗値、
ｗ：前記端子部における前記半導体抵抗素子の幅、である。）
前記モデル化において、前記長手方向において隣接する３つのコンタクトを流れる電流の関係から導出される隣接三項間漸化式の一般解を用いることを特徴とする請求項１又は２に記載のシミュレーション方法。
前記モデル化において、前記端子部直上に位置する前記配線による寄生抵抗値を無視することを特徴とする請求項１〜３のいずれか一項に記載のシミュレーション方法。
前記半導体抵抗素子の幅が、当該半導体抵抗素子全体において一定であることを特徴とする請求項１〜４のいずれか一項に記載のシミュレーション方法。
前記端子部が、前記半導体抵抗素子の端部に形成されており、
前記モデル化において、前記寄生抵抗ネットを、
前記配線の本体の抵抗と、前記半導体抵抗素子の本体の抵抗との間に直列に接続された単一の抵抗からなる等価抵抗としてモデル化することを特徴とする請求項１〜５のいずれか一項に記載のシミュレーション方法。
前記端子部が、前記半導体抵抗素子の中間部に形成されており、
前記モデル化において、前記寄生抵抗ネットを、
一端が前記配線の本体の抵抗に接続された第１の部分抵抗と、
ともに当該第１の部分抵抗の他端に一端が接続され、他端はそれぞれ前記端子部の両側に形成された前記半導体抵抗素子の本体の抵抗に接続された２つの第２の部分抵抗とからなる等価抵抗としてモデル化することを特徴とする請求項１〜５のいずれか一項に記載のシミュレーション方法。
半導体抵抗素子と、
前記半導体抵抗素子の端子部上に、前記半導体抵抗素子の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトと、
前記複数のコンタクト上に形成された配線と、を備えた半導体回路のシミュレーションを行うシミュレーション装置であって、
１つの前記コンタクトの抵抗値と、前記長手方向において隣接する前記コンタクト間の前記半導体抵抗素子による寄生抵抗値との比を、定数ｋとして定義する手段と、
前記半導体抵抗素子の端子部と、前記複数のコンタクトと、を含む寄生抵抗ネットを、前記定数ｋを用いることによりモデル化する手段と、
を備える、半導体回路のシミュレーション装置。
前記定数ｋを次式により定義することを特徴とする請求項８に記載のシミュレーション装置。

（ただし、ρｓｐｏｌ：前記半導体抵抗素子のシート抵抗値、
ｐｃｔｌ：前記長手方向において前記コンタクトが配置されるピッチ、
ｎｃｔｗ：前記幅方向において前記コンタクトが配置される個数、
ｒｃｔ：１つの前記コンタクトの抵抗値、
ｗ：前記端子部における前記半導体抵抗素子の幅、である。）
前記モデル化する手段は、前記長手方向において隣接する３つのコンタクトを流れる電流の関係から導出される隣接三項間漸化式の一般解を用いることを特徴とする請求項８又は９に記載のシミュレーション装置。
前記モデル化する手段は、前記端子部直上に位置する前記配線による寄生抵抗値を無視することを特徴とする請求項８〜１０のいずれか一項に記載のシミュレーション装置。
前記半導体抵抗素子の幅が、当該半導体抵抗素子全体において一定であることを特徴とする請求項８〜１１のいずれか一項に記載のシミュレーション装置。
前記端子部が、前記半導体抵抗素子の端部に形成されており、
前記モデル化する手段は、前記寄生抵抗ネットを、
前記配線の本体の抵抗と、前記半導体抵抗素子の本体の抵抗との間に直列に接続された単一の抵抗からなる等価抵抗としてモデル化することを特徴とする請求項８〜１２のいずれか一項に記載のシミュレーション装置。
前記端子部が、前記半導体抵抗素子の中間部に形成されており、
前記モデル化する手段は、前記寄生抵抗ネットを、
一端が前記配線の本体の抵抗に接続された第１の部分抵抗と、
ともに当該第１の部分抵抗の他端に一端が接続され、他端はそれぞれ前記端子部の両側に形成された前記半導体抵抗素子の本体の抵抗に接続された２つの第２の部分抵抗とからなる等価抵抗としてモデル化することを特徴とする請求項８〜１３のいずれか一項に記載のシミュレーション装置。
半導体抵抗素子と、
前記半導体抵抗素子の端子部上に、前記半導体抵抗素子の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトと、
前記複数のコンタクト上に形成された配線と、を備えた半導体回路のシミュレーションをコンピュータに行わせるプログラムであって、
１つの前記コンタクトの抵抗値と、前記長手方向において隣接する前記コンタクト間の前記半導体抵抗素子による寄生抵抗値との比を、定数ｋとして定義するステップと、
前記半導体抵抗素子の端子部と、前記複数のコンタクトと、を含む寄生抵抗ネットを、前記定数ｋを用いることによりモデル化するステップと、
をコンピュータに実行させるプログラム。