JP2016139185A - 検証方法、検証装置及びプログラム - Google Patents

Abstract

【課題】静電気放電が半導体装置に与える影響を検証する際の計算量を減らす。
【解決手段】プロセッサ２は、静電気放電によるパルス信号の周波数と、パルス信号の入力点からの距離に依存するパルス信号の減衰特性に基づいて、設計データ４で表される半導体装置７の回路範囲のうち、抵抗、容量またはインダクタを抽出する範囲９を決定する。そして、プロセッサ２は、決定した範囲９から、抵抗、容量またはインダクタを抽出して範囲９内での半導体装置７の等価回路９ａを作成する。
【選択図】図１

Description

本発明は、検証方法、検証装置及びプログラムに関する。

静電気（ＥＳＤ（Electro Static Discharge））により帯電した人体や機械が半導体装置の入出力ピンに触れて放電が起こると、半導体装置内の素子や配線などを破壊してしまう可能性がある。そこで、半導体装置の設計段階で、静電気放電が半導体装置に与える影響を検証するＥＳＤ検証が行われている。

ＥＳＤ検証の際には、たとえば、ＨＢＭ（Human Body Model）、ＭＭ（Machine Model）、またはＣＤＭ（Charged Device Model）と呼ばれる静電気帯電モデルが用いられ、各モデルに対応した半導体装置の等価回路が作成される。この等価回路には、外部端子、電源配線、ＥＳＤ保護素子などが抵抗などを用いてモデル化されている。そして、等価回路における外部端子にＥＳＤによる電流が入力され、素子の耐圧を超える電圧が発生しないか否かなどが検証される。

特開２０１４−１３４８２号公報 特開２０１３−６９１４３号公報 特開２００８−１５８９８号公報

しかしながら、たとえばＣＤＭのように、比較的高周波のＥＳＤを検証する際には、半導体装置の設計データから、抵抗成分の他に、容量成分、インダクタ成分が抽出されて等価回路が作成される。これらの成分は、ＨＢＭのように比較的低周波のＥＳＤを検証する場合よりも、細かい粒度で抽出される。そのため、等価回路の規模が増大し、検証の際の計算量が増大してしまうという問題があった。

発明の一観点によれば、静電気放電が半導体装置に与える影響を検証する検証方法において、プロセッサが、前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定し、前記プロセッサが、決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する、検証方法が提供される。

また、発明の一観点によれば、静電気放電が半導体装置に与える影響を検証する検証装置において、前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定する抽出範囲決定部と、前記抽出範囲決定部が決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する等価回路作成部と、を有する検証装置が提供される。

また、発明の一観点によれば、静電気放電が半導体装置に与える影響を検証するプログラムであって、前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定し、決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する、処理をコンピュータに実行させるプログラムが提供される。

開示の検証方法、検証装置及びプログラムによれば、検証の際の計算量を減らせる。

第１の実施の形態の検証方法の一例を示す図である。 第１の実施の形態の検証装置の一例の機能ブロック図である。 第２の実施の形態の検証装置の一例を示す図である。 第２の実施の形態の検証方法の一例の処理の流れを示すフローチャートである。 抽出範囲決定処理の一例の流れを示すフローチャートである。 減衰率テーブルの一例を示す図である。 ネットリストの一例を示す図である。 計算による減衰率テーブルの作成例を説明する図である。 実測による減衰率テーブルの作成例を説明する図である。 実測により得られた減衰率の一例を示す図である。 計算により得られた減衰率の一例を示す図である。 計算による減衰率テーブルの作成の一例の流れを示すフローチャートである。 実測値に対する補間処理を行って減衰率テーブルを作成する一例の流れを示すフローチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の検証方法の一例を示す図である。また、図２は、第１の実施の形態の検証装置の一例の機能ブロック図である。

検証装置１は、たとえば、コンピュータであり、プロセッサ２と記憶部３を有している。プロセッサ２は、記憶部３に記憶されているデータ及びプログラムに基づき、図２に示すような、抽出範囲決定部１０、等価回路作成部１１、シミュレーション実行部１２の機能を実現する。

記憶部３は、プロセッサ２が実行するプログラムや各種データを記憶する。たとえば、記憶部３は、設計データ４、周波数情報５、減衰特性情報６を記憶する。
設計データ４は、検証対象となる半導体装置のレイアウトデータや、外部接続端子及びＥＳＤ保護素子の情報などを含む。これらの情報は、たとえば、ＤＥＦ（Design Exchange Format）などで表されている。

周波数情報５は、シミュレーションの際の、ＥＳＤによるパルス信号の周波数の情報を含む。
減衰特性情報６は、ＥＳＤによるパルス信号の周波数と、パルス信号の入力点からの距離に依存するパルス信号の減衰特性の情報を含む。パルス信号の減衰特性については後述する。

以下、図２の検証装置１における機能ブロックの各機能を説明する。
抽出範囲決定部１０は、周波数情報５と減衰特性情報６に基づき、設計データ４で表される半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する範囲を決定する。

等価回路作成部１１は、抽出範囲決定部１０が決定した範囲から、抵抗、容量またはインダクタを抽出して、その範囲内での半導体装置の等価回路を作成する。
シミュレーション実行部１２は、等価回路作成部１１が作成した等価回路を用いてシミュレーションを実行し、たとえば、ＥＳＤにより耐圧を超えるような電圧が発生するか否かなどを判定する。

以下、上記のような検証装置１を用いた検証方法の一例を、図１を用いて説明する。なお、前述したように図２の抽出範囲決定部１０、等価回路作成部１１、シミュレーション実行部１２の機能は、プロセッサ２により実現されるため、以下では各処理の主体を、プロセッサ２として説明する。

ステップＳ１：プロセッサ２は、記憶部３から周波数情報５と減衰特性情報６を読み出す。そして、プロセッサ２は、ＥＳＤによるパルス信号の入力点からの距離とパルス信号の周波数に依存するパルス信号の減衰特性に基づいて、設計データ４で表される半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する範囲を決定する。

ＥＳＤによるパルス信号が半導体装置の回路範囲を伝搬する際、パルス信号は、入力点から離れるほど減衰する。また、パルス信号は、パルス信号の周波数が高いほど減衰しやすい。減衰の度合いは、半導体装置の電気特性で決まる。プロセッサ２は、このような減衰特性に基づき、半導体装置の回路範囲において、パルス信号による影響の少ない範囲は、上記のようなパラメータの抽出範囲から除外する。

たとえば、プロセッサ２は、ある周波数のパルス信号による電流値または電圧値が、半導体装置が耐えうる許容電流値または許容電圧値（耐圧）以下になるときの、入力点からの距離を求める。そして、プロセッサ２は、入力点からその距離までの範囲を、抵抗、容量またはインダクタを抽出する範囲として決定し、その距離よりも遠い範囲については、抽出範囲から除外する。

図１には半導体装置７の一例が示されている。半導体装置７は、たとえば、ＳｏＣ（System on a Chip）である。図１の例では、半導体装置７の入出力パッド８が、たとえば、ＣＤＭの検証で用いられるパルス信号（以下ＣＤＭパルスという）が入力される入力点である。ステップＳ１の処理により、たとえば、入出力パッド８を中心とした範囲９が、抵抗、容量またはインダクタを抽出する範囲として決定される。

ステップＳ２：プロセッサ２は、ステップＳ１の処理により決定した範囲から、抵抗、容量またはインダクタを抽出して、その範囲内での半導体装置の等価回路を作成する。なお、抵抗、容量またはインダクタの各値は、図示しないプロセス情報（半導体装置の各配線層のシート抵抗情報や、絶縁層の比誘電率と厚さの情報などを含む）に基づき求められる。

図１には、作成される等価回路９ａの一例が示されている。
なお、図１には、ＣＤＭなど比較的高周波のＥＳＤを検証する際に作成される等価回路９ａの一部が示されている。等価回路９ａは、容量Ｃ１，Ｃ２，Ｃ３、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４を含んでいる。

容量Ｃ１の一端は、抵抗Ｒ１の一端に接続され、容量Ｃ１の他端は、抵抗Ｒ２の一端に接続されている。抵抗Ｒ１の他端は、インダクタＬ１の一端に接続され、抵抗Ｒ２の他端は、インダクタＬ２の一端に接続されている。インタクダＬ１の他端は、容量Ｃ２の一端に接続され、インダクタＬ２の他端は、容量Ｃ２の他端に接続されている。

容量Ｃ２の一端は、さらに抵抗Ｒ３の一端に接続され、容量Ｃ２の他端は、さらに抵抗Ｒ４の一端に接続されている。抵抗Ｒ３の他端は、インダクタＬ３の一端に接続され、抵抗Ｒ４の他端は、インダクタＬ４の一端に接続されている。インダクタＬ３の他端は、容量Ｃ３の一端に接続され、インダクタＬ４の他端は、容量Ｃ３の他端に接続されている。

ステップＳ３：プロセッサ２は、等価回路を用いてシミュレーションを行う。ステップＳ３の処理では、たとえば、プロセッサ２は、ＣＤＭパルスを等価回路９ａのノード９ｂに入力し、回路シミュレーションを実行し、電流や電圧が、半導体装置７の耐圧を超えないか否かを検証し、その結果を出力する。

以上のような、検証方法及び検証装置では、ＥＳＤ検証の際の計算モデルである等価回路作成のために半導体装置７の回路範囲から上記のパラメータが抽出される範囲が、ＥＳＤのパルス信号の減衰特性に基づいて限定される。そのため、計算モデルの大規模化を抑えられ計算量を減らせる。これにより、ＣＤＭのように、比較的高周波のＥＳＤを検証するための等価回路（抵抗成分のほか、容量成分とインダクタ成分も含む回路）を作成するような場合でも、シミュレーションの実行が容易になる。

なお、図１に示した等価回路９ａは、ＣＤＭのように、比較的高周波のＥＳＤを検証するときの計算モデルであり、抵抗のほか、容量とインダクタを含んでいるが、比較的低周波のＥＳＤを検証するときは、容量とインダクタを含まない等価回路としてもよい。

（第２の実施の形態）
以下、第２の実施の形態の検証方法及び検証装置の一例を示す。
図３は、第２の実施の形態の検証装置の一例を示す図である。

検証装置は、たとえば、コンピュータ２０であり、プロセッサ２１によって装置全体が制御されている。プロセッサ２１には、バス２９を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。プロセッサ２１は、マルチプロセッサであってもよい。プロセッサ２１は、たとえばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ２１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、プロセッサ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、プロセッサ２１による処理に必要な各種データが格納される。

バス２９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、機器接続インタフェース２７及びネットワークインタフェース２８がある。

ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の補助記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。

グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、プロセッサ２１からの命令にしたがって、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。

入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をプロセッサ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。

光学ドライブ装置２６は、レーザ光などを利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。

機器接続インタフェース２７は、コンピュータ２０に周辺機器を接続するための通信インタフェースである。たとえば機器接続インタフェース２７には、メモリ装置２７ａやメモリリーダライタ２７ｂを接続することができる。メモリ装置２７ａは、機器接続インタフェース２７との通信機能を搭載した記録媒体である。メモリリーダライタ２７ｂは、メモリカード２７ｃへのデータの書き込み、またはメモリカード２７ｃからのデータの読み出しを行う装置である。メモリカード２７ｃは、カード型の記録媒体である。

ネットワークインタフェース２８は、ネットワーク２８ａに接続されている。ネットワークインタフェース２８は、ネットワーク２８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。

以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。なお、図１に示した第１の実施の形態の検証装置１も、図３に示したコンピュータ２０と同様のハードウェアにより実現することができる。

コンピュータ２０は、たとえばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。コンピュータ２０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、コンピュータ２０に実行させるプログラムをＨＤＤ２３に格納しておくことができる。プロセッサ２１は、ＨＤＤ２３内のプログラムの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。またコンピュータ２０に実行させるプログラムを、光ディスク２６ａ、メモリ装置２７ａ、メモリカード２７ｃなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ２１からの制御により、ＨＤＤ２３にインストールされた後、実行可能となる。またプロセッサ２１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

（検証方法の一例）
図４は、第２の実施の形態の検証方法の一例の処理の流れを示すフローチャートである。

コンピュータ２０において、プロセッサ２１は、ＨＤＤ２３に格納されたプログラムを読み出してＲＡＭ２２上に展開して、たとえば、図４に示すような各ステップの処理を実行する。

ステップＳ１０：プロセッサ２１は、たとえば、ＨＤＤ２３に記憶されている半導体装置（たとえば、ＳｏＣ）の設計データ３０を読み出し、抵抗、容量またはインダクタを抽出する範囲を決定する処理を行う。

設計データ３０は、検証対象となる半導体装置のレイアウトデータや、外部接続端子及びＥＳＤ保護素子の情報などを含む。
ステップＳ１０の処理は、たとえば、以下のように行われる。

図５は、抽出範囲決定処理の一例の流れを示すフローチャートである。
ステップＳ２０：プロセッサ２１は、たとえば、ＨＤＤ２３に記憶されているパルス信号周波数情報４０、許容減衰率情報４１、減衰率テーブル４２を読み出し、それらの情報に基づき、半導体装置に入力されるＥＳＤのパルス信号の伝搬距離４３を決定する。

パルス信号周波数情報４０は、ＥＳＤによるパルス信号の周波数の情報を含む。たとえば、ＣＤＭパルスによって生じる電流は、１ｎｓ程度の時間流れる。そのため、ＣＤＭパルスの周波数は、たとえば、１ＧＨｚと設定される。

許容減衰率情報４１は、たとえば、ある周波数のパルス信号による電流または電圧の値が、半導体装置が耐えうる値（前述の許容電流値または許容電圧値）以下になるまで減衰するときの減衰率（以下このときの減衰率を許容減衰率という）を示す情報である。

許容減衰率は、たとえば、パルス信号の初期電圧と、検証対象となる半導体装置の耐圧との比率により設定できる。たとえば、パルス信号の初期電圧が１００Ｖで、検証対象となる半導体装置の耐圧が１Ｖである場合、許容減衰率は０．０１と設定される。

図６は、減衰率テーブルの一例を示す図である。
図６の減衰率テーブル４２には、パルス信号の周波数と、パルス信号の入力点からの距離に依存するパルス信号の減衰特性が、０．０００〜０．９９９までの減衰率で示されている。図６からわかるように、減衰率は、パルス信号の周波数が高いほど小さい。これは、パルス信号の周波数が高いほど減衰しやすいことを意味している。また、パルス信号の入力点からの距離が長いほど減衰率が小さい。これは、パルス信号の入力点からの距離が長いほど減衰することを意味している。減衰率テーブル４２の作成方法については後述する。

プロセッサ２１は、たとえば、ＣＤＭパルスによる半導体装置への影響を検証する際、ＣＤＭパルスの周波数が１ＧＨｚ、許容減衰率が０．００１であるとき、図６の減衰率テーブル４２から、伝搬距離を４ｍｍと決定する。

ステップＳ２１：プロセッサ２１は、ステップＳ２０の処理で決定したパルス信号の伝搬距離４３と、パルス信号の入力位置情報４４とに基づき、半導体装置の回路範囲のうち、抵抗、容量またはインダクタの各値を抽出する範囲を決定する。そして、プロセッサ２１は、設計データ３０から、決定した範囲を切り出し、切り出しデータ３０ａを生成する。

パルス信号の入力位置情報４４は、ＥＳＤによるパルス信号の入力点の位置を示す情報である。パルス信号の入力位置情報４４には、たとえば、ＥＳＤによるパルス信号が入力される半導体装置の外部端子の位置を示す座標の情報が含まれる。

ステップＳ２１の処理では、プロセッサ２１は、設計データ３０から、ＥＳＤによるパルス信号の入力点を中心として、パルス信号の伝搬距離４３の範囲を切り出す。この切り出しは、プロセッサ２１が、図形処理ツールを実行することで実現可能である。なお、図形処理ツールの実行時には、パルス信号の伝搬距離４３の数値を厳密に処理しなくてもよく、図形処理ツールが処理可能な処理単位などに丸めて処理するようにしてもよい。また、パルス信号の入力点が複数あるときには、それぞれに合わせて図形の切り出しは複数回行われる。

以上の処理で生成された切り出しデータ３０ａに基づき、図４のステップＳ１１の処理が行われる。なお、プロセッサ２１は、切り出しデータ３０ａを一旦ＨＤＤ２３に記憶してもよいし、グラフィック処理装置２４を制御して、モニタ２４ａに表示させるようにしてもよい。

ステップＳ１１：プロセッサ２１は、切り出しデータ３０ａとプロセス情報３１とに基づき、抵抗、容量またはインダクタによるネットリスト３２を半導体装置の等価回路として作成する。

プロセス情報３１は、半導体装置７の各配線層のシート抵抗情報や、絶縁層の比誘電率と厚さの情報などを含む。プロセッサ２１は、プロセス情報３１に基づき、抵抗、容量及びインダクタの各値を求める。

図７は、ネットリストの一例を示す図である。
図７のネットリスト３２には、抵抗、容量及びインダクタが接続されるノードの名前と、抵抗、容量及びインダクタの各値の例が示されている。

“Ｌ００１”〜“Ｌ００３”は、インダクタ名であり、“Ｒ００１”〜“Ｒ００３”は抵抗名であり、“Ｃ００１”〜“Ｃ００３”は容量名である。また、“ｎｏｄｅ１”〜“ｎｏｄｅ２５”は、ノード名である。“１０ｐ”、“１０ｍ”、“２０ｆ”などは、インダクタ、抵抗及び容量の各値を示しており、それぞれ、１０ｐＨ、１０ｍΩ、２０ｆＦを示している。

なお、ネットリスト３２において、切り出しデータ３０ａの境界部分には素子が接続されないが、切り出しデータ３０ａの境界部分では、パルス信号は十分小さくなっているため、検証結果に与える影響は少ない。

プロセッサ２１は、このようなネットリスト３２の情報を、回路シミュレーションを行う前に一旦ＨＤＤ２３に記憶してもよいし、グラフィック処理装置２４を制御して、モニタ２４ａに表示させるようにしてもよい。このとき、プロセッサ２１は、図１に示したような、等価回路９ａの回路図をモニタ２４ａに表示させるようにしてもよい。

ステップＳ１２：プロセッサ２１は、ネットリスト３２とＥＳＤ電流情報３３とに基づいて回路シミュレーションを実行する。
ＥＳＤ電流情報３３には、ＥＳＤによるパルス信号の電流波形がモデル化されている。プロセッサ２１は、ネットリスト３２とＥＳＤ電流情報３３に基づき回路シミュレーションを行うことで、シミュレーション結果３４を生成する。

シミュレーション結果３４には、電流波形及び電圧波形の情報が含まれる。
ステップＳ１３：プロセッサ２１は、シミュレーション結果３４と電流・電圧制約情報３５に基づき、電流・電圧値の比較処理を行う。

電流・電圧制約情報３５には、検証対象の半導体装置が耐えうる電圧や電流の情報が含まれる。プロセッサ２１は、シミュレーション結果３４に含まれる電流波形及び電圧波形の情報と、電流・電圧制約情報３５とを比較して、半導体装置が耐えうる電圧や電流を超える電圧や電流が発生していないか判定する。プロセッサ２１は、判定結果を、たとえば、グラフィック処理装置２４を制御して、モニタ２４ａに表示させるようにしてもよい。このとき、プロセッサ２１は、半導体装置において、半導体装置が耐えうる電圧や、電流を超える電圧や電流が発生している箇所を、たとえば、赤で表示させるようにしてもよい。

以上の検証方法では、図７に示すネットリスト（等価回路）３２の作成のために、半導体装置から抵抗、容量、インダクタを抽出する範囲が、ＥＳＤのパルス信号の減衰特性に基づいて切り出される切り出しデータ３０ａの範囲に限定される。そのため、回路シミュレーション時の計算モデルである等価回路の大規模化を抑えられ計算量を減らせる。

これにより、ＣＤＭのように、比較的高周波のＥＳＤを検証するための等価回路を作成するような場合でも、シミュレーションの実行が容易になる。一般的なＣＤＭパルスの伝搬距離は、約１−２ｍｍ程度ある。ＣＤＭパルスが伝搬する面積を、ＳｏＣの面積と比較すると、おおよそ２桁程度は小さいので、作成される上記の等価回路も２桁程度小さくなる。

以下、図６に示したような減衰率テーブル４２の作成方法の例を説明する。
（減衰率テーブルの作成例）
まず、計算により減衰率テーブル４２を作成する例を説明する。減衰率テーブル４２は、プロセッサ２１による計算で作成されるようにしてもよいし、別のコンピュータによって作成されるようにしてもよい。

図８は、計算による減衰率テーブルの作成例を説明する図である。
以下では、図８に示すように、検証対象の半導体装置５０の中心を０とする円筒座標を用い、また、半導体装置５０の面積（チップ面積）は無限大であると仮定して計算が行われる例を示す。

また、半導体装置５０は、図８に示すような抵抗、容量及びインダクタが繰り返し接続された回路モデルとみなす。
容量Ｃ５の一端は、抵抗Ｒ５の一端に接続され、容量Ｃ５の他端は、接地されている。抵抗Ｒ５の一端は、容量Ｃ５の一端に接続され、抵抗Ｒ５の他端は、インダクタＬ５の一端に接続されている。インダクタＬ５の一端は、抵抗Ｒ５の他端に接続され、インダクタＬ５の他端は、容量Ｃ６の一端に接続されている。容量Ｃ６の一端は、抵抗Ｒ６の一端に接続され、容量Ｃ６の他端は、接地されている。抵抗Ｒ６の一端は、容量Ｃ６の一端に接続され、抵抗Ｒ６の他端は、インダクタＬ６の一端に接続されている。インダクタＬ６の一端は、抵抗Ｒ６の他端に接続され、インダクタＬ６の他端は、容量Ｃ７の一端に接続されている。容量Ｃ７の他端は、接地されている。

なお、以下では、回路モデルにおいて、正弦波の信号が入力される半導体装置５０の中心に対応するノードをノード５１と表記する。また、容量Ｃ６の一端とインダクタＬ５の他端及び抵抗Ｒ６の一端との接続点をノード５２と表記し、容量Ｃ７の一端とインダクタＬ６の一端との接続点をノード５３と表記する。また、ノード５２に抵抗Ｒ５及びインダクタＬ５を介して流れ込む電流をＩ（ｒ）と表記し、ノード５３に抵抗Ｒ６及びインダクタＬ６を介して流れ込む電流をＩ（ｒ＋ｄｒ）と表記する。さらに、ノード５２の電圧をＶ（ｒ）と表記し、ノード５３の電圧をＶ（ｒ＋ｄｒ）と表記する。なお、ｒは、ノード５１からの距離である。

まず、半導体装置５０の容量密度σ_C、シート抵抗σ_R、シートインダクタンスσ_Lが決定される。
容量密度σ_Cは、半導体装置５０の電源配線の単位面積当たりの容量値である。容量密度σ_Cは、たとえば、予めシミュレーションなどにより抽出した半導体装置５０の電源配線の容量値を、半導体装置５０のチップ面積で割ることにより求めることができる。

シート抵抗σ_Rは、半導体装置５０の電源配線のシート抵抗である。シート抵抗σ_Rは、たとえば、電源配線を有する配線層のシート抵抗を、その配線層に占める電源配線の面積占有率で割ることにより求めることができる。半導体装置５０が複数の電源配線を有する配線層を含む場合、シート抵抗σ_Rは、その配線層ごとに電源配線のシート抵抗を算出し、さらに、それらのシート抵抗を並列合成することで求められる。

シートインダクタンスσ_Lは、たとえば、半導体装置５０の電源配線のシートインダクタンスで定義される。シートインダクタンスσ_Lは、たとえば、電源配線を一辺が１００μｍ程度の正方形に分割し、その正方形の各辺が形成するループのインダクタンス（ループインダクタンス）を３次元電磁界解析により算出することで求めることができる。

なお、容量密度σ_C、シート抵抗σ_R、シートインダクタンスσ_Lは、半導体装置５０の設計データ３０や設計ルールなどにより求めることもできる。
上記の容量密度σ_C、シート抵抗σ_R、シートインダクタンスσ_Lを用いると、図６のｄｒの範囲における容量Ｃ６の容量値ｄＣ、抵抗Ｒ６の抵抗値ｄＲ、インダクタＬ６のインダクタンス値ｄＨは、以下の式（１）〜（３）により表される。

さらに、ノード５３とノード５２の電圧差「Ｖ（ｒ＋ｄｒ）−Ｖ（ｒ）」から、以下の式（４）が得られる。

また、ノード５２にキルヒホップの法則を適用することにより、以下の式（５）が得られる。

なお、上記の式（４）、式（５）においてｄｒは無限小とした。
次に、境界条件を「半導体装置５０の中心に入力される信号は角振動数ωの正弦波（ｒ＝０、Ｖ＝ｓｉｎ（ωｔ））」、「半導体装置５０の無限遠方で信号は０に収束（ｒ→∞、Ｖ→０）」とし、式（４）、式（５）を解くと、以下の式（６）が得られる。

式（６）は、上記の境界条件においてｒ＝０における正弦波の信号の振幅（電圧振幅）を１としたことにより、振幅の減衰率を示す式となる。また、正弦波の信号の角振動数ωは、正弦波の信号の周波数ｆにより、ω＝２πｆとして与えられる。

たとえば、プロセッサ２１は、式（６）を用いて、正弦波の信号の周波数ｆを変えたときの、ノード５１からの距離ｒの違いによる、信号の振幅の減衰率を算出することで、減衰特性（たとえば、図６に示したような減衰率テーブル４２）を求める。

次に、実測により減衰率テーブルを作成する例を説明する。
図９は、実測による減衰率テーブルの作成例を説明する図である。
図９には、半導体装置６０のバンプ搭載面の一部が示されている。電源端子または接地端子に付加された複数のバンプが示されている。たとえば、バンプ６１，６３，６５は電源端子に付加されたバンプであり、バンプ６２，６４，６６は接地端子に付加されたバンプである。以下では、バンプ６１，６２は、半導体装置６０のバンプ搭載面の中心に位置するものとして説明する。

たとえば、減衰率テーブル４２の作成者は、電圧発生装置を用い、電源端子に付加されたバンプ６１に、接地端子に付加されたバンプ６２をグランドとして、正弦波の信号を、周波数を変えて入力する。これにより、信号は、半導体装置６０を伝搬していく。減衰率テーブルの作成者は、その伝搬していく信号の電圧振幅を、電圧計を用いて、バンプ６１，６２に対して異なる距離にある複数のバンプ（たとえば、バンプ６３〜６６）の位置で測定することで、信号の減衰特性を求めることができる。すなわち、このような実測によっても、図６に示したような、減衰率テーブル４２を作成することができる。

なお、実測では、測定点や周波数が粗くなるため、補間を行うようにしてもよい。その場合、線形補間を行ってもよいが、式（６）を用いて補間することで、減衰率の精度を向上できる。

以下実測により得られた減衰率と、計算により得られた減衰率とを比較する。
図１０は、実測により得られた減衰率の一例を示す図である。また、図１１は、計算により得られた減衰率の一例を示す図である。

図１０、図１１において、横軸は、半導体装置の中心（パルス信号の入力点）からの距離を示し、縦軸はパルス信号の減衰率を示す。また、図１０、図１１には、パルス信号の周波数が１０ＭＨｚ、１００ＭＨｚ、１ＧＨｚ、３ＧＨｚの場合の減衰率が示されている。

周波数が１０ＭＨｚや１００ＭＨｚのパルス信号については、実測結果と計算結果とでは誤差が比較的大きい。これは、計算の際にチップ面積を無限大としたことによる誤差と考えられる。一方、１ＧＨｚ、３ＧＨｚでは、減衰率が測定装置の測定限界（図８の矢印Ａの範囲）に達するまでは、比較的よく一致している。

そのため、ＣＤＭのような高周波のパルス信号の影響を検証する際には、式（６）で計算することで、比較的精度よく減衰特性を求めることができる。
また、ＣＤＭのような高周波のパルス信号の影響を検証する際には、実測により得られた減衰率を用い、測定点の間や、測定限界の部分は、式（６）を用いて補間することで、比較的広い範囲でより精度良く減衰特性を求めることができる。

以下、減衰特性を示す減衰率テーブルの作成方法の流れをフローチャートでまとめる。
図１２は、計算による減衰率テーブルの作成の一例の流れを示すフローチャートである。

なお、以下では、図２に示すようなコンピュータ２０（検証装置）で、減衰率テーブルを作成するものとして説明する。
ステップＳ３０：プロセッサ２１は、上記の方法により、半導体装置の容量密度、シート抵抗及びシートインダクタンスを決定する。

ステップＳ３１：プロセッサ２１は、たとえば、ユーザによって入力された（または予めＨＤＤ２３に格納されている）正弦波の周波数と、入力点からの距離（ｒ）を取得する。

ステップＳ３２：プロセッサ２１は、容量密度、シート抵抗及びシートインダクタンスに基づき、式（６）を用いて、取得した各周波数と、各距離での減衰率を算出することで、減衰率テーブル４２ａを作成する。プロセッサ２１は、作成した減衰率テーブル４２ａを、たとえば、ＨＤＤ２３に格納する。

なお、上記のステップＳ３０，Ｓ３１の処理の順序は、入れ替えが可能である。
次に、実測値を、式（６）を用いて補間する処理の流れをフローチャートでまとめる。
図１３は、実測値に対する補間処理を行って減衰率テーブルを作成する一例の流れを示すフローチャートである。

なお、以下でも、図２に示すようなコンピュータ２０（検証装置）で、減衰率テーブルを作成するものとして説明する。
ステップＳ４０：プロセッサ２１は、たとえば、予めＨＤＤ２３に格納されている、測定で得られた減衰率（以下実測値という）を取得する。

ステップＳ４１：プロセッサ２１は、上記の方法により、半導体装置の容量密度、シート抵抗及びシートインダクタンスを決定する。
ステップＳ４２：プロセッサ２１は、たとえば、ユーザによって入力された（または予めＨＤＤ２３に格納されている）正弦波の周波数と、入力点からの距離（ｒ）を取得する。

ステップＳ４３：プロセッサ２１は、容量密度、シート抵抗及びシートインダクタンスに基づき、式（６）を用いて、取得した各周波数と、各距離での減衰率を算出し、その減衰率で実測値を補間することで、減衰率テーブル４２ｂを作成する。プロセッサ２１は、作成した減衰率テーブル４２ｂを、たとえば、ＨＤＤ２３に格納する。

なお、上記のステップＳ４０〜Ｓ４２の処理の順序は、適宜入れ替えが可能である。
以上、実施の形態に基づき、本発明の検証方法、検証装置及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 検証装置（コンピュータ）
２ プロセッサ
３ 記憶部
４ 設計データ
５ 周波数情報
６ 減衰特性情報
７ 半導体装置
８ 入出力パッド
９ 範囲
９ａ 等価回路（計算モデル）
９ｂ ノード
Ｃ１〜Ｃ３ 容量
Ｌ１〜Ｌ４ インダクタ
Ｒ１〜Ｒ４ 抵抗

Claims (9)

1. 静電気放電が半導体装置に与える影響を検証する検証方法において、
   プロセッサが、前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定し、
   前記プロセッサが、決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する、ことを特徴とする検証方法。
2. 前記プロセッサは、前記パルス信号による電流値または電圧値が、前記半導体装置が耐えうる許容電流値または許容電圧値以下になるときの、前記入力点からの距離に基づく前記第１の範囲で、前記抵抗、前記容量または前記インダクタを抽出する、ことを特徴とする請求項１に記載の検証方法。
3. 前記減衰特性は、前記プロセッサが、前記半導体装置の、容量密度、シート抵抗及びシートインダクタンスに基づく回路モデルを用いて、前記回路モデルにおける第１の入力点に正弦波の信号を、周波数を変えて入力したときの、前記第１の入力点からの距離の違いによる前記信号の振幅の減衰率の変化を算出することで求められる、ことを特徴とする請求項１または２に記載の検証方法。
4. 前記減衰特性は、前記半導体装置の第１の端子に正弦波の信号を、周波数を変えて入力し、前記第１の端子に対してそれぞれ異なる距離にある複数の第２の端子における前記信号の振幅を測定することで求められる、ことを特徴とする請求項１または２に記載の検証方法。
5. 前記減衰特性は、前記半導体装置の第１の端子に正弦波の信号を、周波数を変えて入力し、前記第１の端子に対してそれぞれ異なる距離にある複数の第２の端子における前記信号の振幅を測定することで求められた第１の減衰率を、
   前記プロセッサが、前記半導体装置の、容量密度、シート抵抗及びシートインダクタンスに基づく回路モデルを用いて、前記第１の端子に対応する前記回路モデルにおける第１の入力点に入力する前記信号の第２の減衰率を、前記周波数と前記第１の入力点からの距離を変えて算出した値で補間することで求められる、ことを特徴とする請求項１または２に記載の検証方法。
6. 前記パルス信号は、デバイス帯電モデルに基づく前記静電気放電によって生じる信号であることを特徴とする請求項１乃至５の何れか一項に記載の検証方法。
7. 前記プロセッサは、前記等価回路に基づいて、前記パルス信号が入力されたときの回路シミュレーションを実行し、前記回路シミュレーションの結果に含まれる電流または電圧の情報に基づいて、前記半導体装置が耐えうる許容電流または許容電圧を超える電流または電圧が発生していないか判定することを特徴とする請求項１乃至６の何れか一項に記載の検証方法。
8. 静電気放電が半導体装置に与える影響を検証する検証装置において、
   前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定する抽出範囲決定部と、
   前記抽出範囲決定部が決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する等価回路作成部と、
   を有することを特徴とする検証装置。
9. 静電気放電が半導体装置に与える影響を検証するプログラムであって、
   前記静電気放電によるパルス信号の周波数と、前記パルス信号の入力点からの距離に依存する前記パルス信号の減衰特性に基づいて、設計データで表される前記半導体装置の回路範囲のうち、抵抗、容量またはインダクタを抽出する第１の範囲を決定し、
   決定した前記第１の範囲から、前記抵抗、前記容量または前記インダクタを抽出して前記第１の範囲内での前記半導体装置の等価回路を作成する、
   処理をコンピュータに実行させるプログラム。

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