JP2007116054A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】サージ、ノイズ等の悪影響を低減できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は回路ブロックＣＢ１〜ＣＢＮを含み、回路ブロックＣＢＭは、共用電源ＶＳＳＡの電源線と保護回路ＰＴＪ、ＰＴＫ、ＰＴＬを含む。保護回路ＰＴＪは、ＶＳＳＭからＶＳＳＡへの方向を順方向とするダイオードＤＩ１と、ＶＳＳＡからＶＳＳＭへの方向を順方向とするダイオードＤＩ２を含む。保護回路ＰＴＫは、ＶＳＳからＶＳＳＡへの方向を順方向とするダイオードＤＩ３と、ＶＳＳＡからＶＳＳへの方向を順方向とするダイオードＤＩ４を含む。保護回路ＰＴＬは、ＶＳＳＧからＶＳＳＡへの方向を順方向とするダイオードＤＩ５と、ＶＳＳＡからＶＳＳＧへの方向を順方向とするダイオードＤＩ６を含む。
【選択図】図１

Description

本発明は、集積回路装置及び電子機器に関する。

アナログ回路とデジタル回路とが混在し、複数の電源系を有する集積回路装置では、１つの電源系で生じたサージ、ノイズ等が他の電源系に及ぼす影響（素子の破壊、ノイズの伝搬等）を、できる限り低減することが望ましい。このため、従来よりこのような電源系間の影響を低減するための技術が知られている。

しかしながら、上記従来技術等では、複数の異種電源間の全てにおいて静電気耐圧、ノイズ耐性を同等にすることについては考慮されていなかった。
特開平９−１７２１４６号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、サージ、ノイズ等の悪影響を低減できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、前記第１〜第Ｎの回路ブロックのうちの第Ｍの回路ブロック（１≦Ｍ≦Ｎ）は、共用電源の電源線と、第１の電源と前記共用電源との間に設けられる第Ｊの保護回路と、第２の電源と前記共用電源との間に設けられる第Ｋの保護回路と、第３の電源と前記共用電源との間に設けられる第Ｌの保護回路とを含み、前記第Ｊの保護回路は、前記第１の電源と前記共用電源との間に設けられ、前記第１の電源から前記共用電源への方向を順方向とする第１のダイオードと、前記第１の電源と前記共用電源との間に設けられ、前記共用電源から前記第１の電源への方向を順方向とする第２のダイオードを含み、前記第Ｋの保護回路は、前記第２の電源と前記共用電源との間に設けられ、前記第２の電源から前記共用電源への方向を順方向とする第３のダイオードと、前記第２の電源と前記共用電源との間に設けられ、前記共用電源から前記第２の電源への方向を順方向とする第４のダイオードを含み、前記第Ｌの保護回路は、前記第３の電源と前記共用電源との間に設けられ、前記第３の電源から前記共用電源への方向を順方向とする第５のダイオードと、前記第３の電源と前記共用電源との間に設けられ、前記共用電源から前記第３の電源への方向を順方向とする第６のダイオードを含む集積回路装置に関係する。

本発明によれば、第Ｊ、第Ｋ、第Ｌの保護回路は双方向ダイオードを含む。そして第１、第２の電源間には第Ｊ、第Ｋの保護回路が設けられ、第３、第２の電源間には第Ｌ、第Ｋの保護回路が設けられ、第１、第３の電源間には第Ｊ、第Ｌの保護回路が設けられる。従って、いずれの異種電源間にも、同じ段数であるダイオードが挿入されるようになる。従って、いずれの電源間に静電気電圧が印加された場合にも、静電気の放電経路のインピーダンスを同等にすることができ、静電気耐圧の低下を防止できる。またノイズの悪影響が、一方の電源から他方の電源に及ぶのも効果的に防止できる。

また本発明では、前記第１、第３の電源は、前記第Ｍの回路ブロックの電源であり、前記第２の電源は、前記第Ｍの回路ブロック以外の他の回路ブロックの電源であってもよい。

このようにすれば、他の回路ブロックの電源からのノイズ、サージ等による悪影響が第Ｍの回路ブロックに及ぶのを防止できる。

また本発明では、前記第Ｍの回路ブロックは、前記第Ｍの回路ブロックの電源と前記第Ｍの回路ブロック以外の他の回路ブロックの電源との間に設けられる保護回路を含む第１、第２の保護回路ブロックを含み、前記第１の保護回路ブロックは、前記第Ｊの保護回路である第１の保護回路と、前記第Ｌの保護回路である第２の保護回路と、前記第Ｋの保護回路である第３の保護回路を含み、前記第２の保護回路ブロックは、前記第Ｊの保護回路である第４の保護回路と、前記第Ｌの保護回路である第５の保護回路と、前記第Ｋの保護回路である第６の保護回路を含み、前記第１の保護回路ブロックは、前記第Ｍの回路ブロックの短辺である第１の辺側に配置され、前記第２の保護回路ブロックは、前記第Ｍの回路ブロックの前記第１の辺に対向する第３の辺側に配置されていてもよい。

本発明によれば、第Ｍの回路ブロックの第１の辺側に第１の保護回路ブロックが配置され、第２の辺側に第２の保護回路ブロックが配置される。従って、他の回路ブロックの電源からの静電気が第１の辺側から到来した場合には、第１の保護回路ブロックにより静電気破壊等を防止でき、他の回路ブロックの電源からの静電気が第２の辺側から到来した場合には、第２の保護回路ブロックにより静電気破壊等を防止できる。

また本発明では、前記第Ｍの回路ブロックは、シリアルバスを介してデータ転送を行う物理層回路を含む高速インターフェース回路ブロックであってもよい。

また本発明では、前記物理層回路は、前記第１、第２の保護回路ブロックの間に配置されていてもよい。

このようにすれば、物理層回路のトランジスタ等が破壊されるのを、物理層回路の両サイドに配置された第１、第２の保護回路ブロックにより効果的に防止できる。

また本発明では、前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路を含み、前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記高速インターフェース回路ブロックの長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記ロジック回路は、前記物理層回路の前記第２の方向側に配置されていもよい。

このようにすれば、信号の流れに沿った効率的なレイアウトが可能になる。

また本発明では、前記他の回路ブロックとして、表示制御信号を生成するドライバ用ロジック回路ブロックを含み、前記ドライバ用ロジック回路ブロックは、前記ロジック回路の前記第２の方向側に配置されていてもよい。

このようにすれば、ロジック回路、ドライバ用ロジック回路ブロック間の配線をショートパスで接続できるようになり、レイアウト効率を向上できる。

また本発明では、前記物理層回路の前記第１の方向での長さをＬ１とし、前記ロジック回路の前記第１の方向での長さをＬ２とした場合に、Ｌ２＞Ｌ１であってもよい。

このようにすればロジック回路、ドライバ用ロジック回路ブロック間の信号配線領域の幅を広くすることができ、配線をショートパスで接続できるようになる。

また本発明では、前記第１の方向の反対方向を第３の方向とした場合に、前記物理層回路の前記第３の方向側の第１の領域に前記第１の保護回路ブロックが配置され、前記物理層回路の前記第１の方向側の第２の領域に前記第２の保護回路ブロックが配置されていてもよい。

このようにすれば、物理層回路の第３の方向側の空き領域である第１の領域や第１の方向側の空き領域である第２の領域を有効活用できる。

また本発明では、前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路と、共用電源の電源線を含み、前記第１の保護回路ブロックは、前記第１の電源である前記物理層回路の電源と、前記共用電源との間に設けられる前記第１の保護回路と、前記第３の電源である前記ロジック回路の電源と、前記共用電源との間に設けられる前記第２の保護回路と、前記第２の電源である前記他の回路ブロックの電源と、前記共用電源との間に設けられる前記第３の保護回路を含み、前記第２の保護回路ブロックは、前記物理層回路の電源と前記共用電源との間に設けられる前記第４の保護回路と、前記ロジック回路の電源と前記共用電源との間に設けられる前記第５の保護回路と、前記他の回路ブロックの電源と前記共用電源との間に設けられる前記第６の保護回路を含むようにしてもよい。

このようにすれば、物理層回路の電源、ロジック回路の電源、他の回路ブロックの電源と、共用電源との間に、１段の保護回路が配置されるようになる。従って、一部の経路においてのみ静電気耐圧やノイズ耐性が低下してしまう事態を防止できる。

また本発明では、前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、前記第１の保護回路の前記第３の方向側に前記第２の保護回路が配置され、前記第４の保護回路の前記第１の方向側に前記第５の保護回路が配置されていてもよい。

このようにすれば、物理層回路やロジック回路に供給する電源の電源線の効率的な配線が可能になる。

また本発明では、前記第１の保護回路と前記物理層回路を接続する第１の電源線の前記第３の方向側に、前記第２の保護回路と前記ロジック回路を接続する第２の電源線が配線され、前記第４の保護回路と前記物理層回路を接続する第４の電源線の前記第１の方向側に、前記第５の保護回路と前記ロジック回路を接続する第５の電源線が配線されていてもよい。

このようにすれば、第１、第２の電源線が交差して配線されたり、第４、第５の電源線が交差して配線される事態を防止でき、レイアウト効率を向上できる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．保護回路
図１に、本実施形態の集積回路装置１０（半導体装置）の構成例を示す。集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。そして回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍの回路ブロックＣＢＭ（１≦Ｍ≦Ｎ）は、共用電源ＶＳＳ（低電位側電源）の電源線（ダミー電源線）を含む。また回路ブロックＣＢＭは、第１の電源ＶＳＳＭ（低電位側電源）と共用電源ＶＳＳＡとの間に設けられる第Ｊの保護回路ＰＴＪと、第２の電源ＶＳＳと共用電源ＶＳＳＡとの間に設けられる第Ｋの保護回路ＰＴＫを含む。また第３の電源ＶＳＳＧ（低電位側電源）と共用電源ＶＳＳＡとの間に設けられる第Ｌの保護回路ＰＴＬを含む。

なおＪ、Ｋ、Ｌは異なる自然数である。また第Ｍの回路ブロックＣＢＭは、例えば複数の電源系（ＶＳＳＭ、ＶＳＳＧ）を有する回路ブロックである。具体的には回路ブロックＣＢＭは、高速シリアル転送インターフェース回路ブロックのように、アナログ回路を有する回路ブロックである。或いは、アナログ回路とデジタル回路が混在する回路ブロックである。

保護回路ＰＴＪは、ダイオードＤＩ１、ＤＩ２により構成される双方向ダイオード（整流素子）を含む。具体的には、第１の電源ＶＳＳＭと共用電源ＶＳＳＡとの間に設けられ、ＶＳＳＭからＶＳＳＡの方向を順方向とする第１のダイオードＤＩ１を含む。またＶＳＳＭとＶＳＳＡの間に設けられ、ＶＳＳＡからＶＳＳＭの方向を順方向とする第２のダイオードＤＩ２を含む。

保護回路ＰＴＫは、ダイオードＤＩ３、ＤＩ４により構成される双方向ダイオードを含む。具体的には、第２の電源ＶＳＳと共用電源ＶＳＳＡとの間に設けられ、ＶＳＳからＶＳＳＡの方向を順方向とする第３のダイオードＤＩ３を含む。またＶＳＳとＶＳＳＡの間に設けられ、ＶＳＳＡからＶＳＳの方向を順方向とする第４のダイオードＤＩ４を含む。

保護回路ＰＴＬは、ダイオードＤＩ５、ＤＩ６により構成される双方向ダイオードを含む。具体的には、第３の電源ＶＳＳＧと共用電源ＶＳＳＡとの間に設けられ、ＶＳＳＧからＶＳＳＡへの方向を順方向とする第５のダイオードＤＩ５を含む。またＶＳＳＧとＶＳＳＡとの間に設けられ、ＶＳＳＡからＶＳＳＧへの方向を順方向とする第６のダイオードＤＩ６を含む。

なお第１の電源ＶＳＳＭ、第３の電源ＶＳＳＧは、特に限定されないが例えば回路ブロックＣＢＭの電源（ＣＢＭに供給される電源。動作電源）である。一方、第２の電源ＶＳＳは、特に限定されないが例えば回路ブロックＣＢＭ以外の他の回路ブロック（ＣＢ１、ＣＢＮ等）の電源である。また第１の電源ＶＳＳＭ、第２の電源ＶＳＳ、第３の電源ＶＳＳＧは例えば低電位側の電源であるが、高電位側の電源であってもよい。また図１では３つの保護回路が設けられているが、４つ以上の保護回路を設けてもよい。

図１のように双方向ダイオードにより保護回路を形成すれば、静電保護の機能とノイズ除去の機能を保護回路に持たせることが可能になる。例えば電源ＶＳＳＭ、ＶＳＳ間、ＶＳＳＧ、ＶＳＳ間又はＶＳＳＭ、ＶＳＳＧ間に正極性又は負極性の静電気電圧が印加された場合にも、保護回路ＰＴＪ、ＰＴＫ、ＰＴＬの双方向ダイオードが放電経路になって静電気が放電されるため、トランジスタの静電気破壊が防止される。また電源ＶＳＳにノイズが乗った場合にも、保護回路ＰＴＪ、ＰＴＫ、ＰＴＬの双方向ダイオードによりノイズが除去されて、電源ＶＳＳＭやＶＳＳＧにノイズが伝わらないないようになる。同様に電源ＶＳＳＭやＶＳＳＧにノイズが乗った場合にも、保護回路ＰＴＪ、ＰＴＫ、ＰＴＬの双方向ダイオードによりノイズが除去されて、電源ＶＳＳにノイズが伝わらないないようになる。例えばダイオードの順方向電圧が０．６Ｖである場合には、１．２Ｖ以下のノイズは伝わらないようになる。

また図１では、いずれの異種電源間にも、同じ段数である例えば２段のダイオードが挿入されるようになる。例えばＶＳＳＭ、ＶＳＳ間ではＤＩ１とＤＩ４又はＤＩ２とＤＩ３というように、２段のダイオードが挿入され、ＶＳＳＧ、ＶＳＳ間ではＤＩ５とＤＩ４又はＤＩ６とＤＩ３というように、２段のダイオードが挿入される。またＶＳＳＭ、ＶＳＳＧ間ではＤＩ１とＤＩ６又はＤＩ２とＤＩ５というように、２段のダイオードが挿入される。従って、いずれの電源間に静電気電圧が印加された場合にも、静電気の放電経路のインピーダンスを同等にすることができる。例えば電源ＶＳＳＭ、ＶＳＳ間、ＶＳＳＧ、ＶＳＳ間、ＶＳＳＭ、ＶＳＳＧ間に静電気電圧が印加された場合の放電経路のインピーダンスは共に、２段分のダイオードのインピーダンスになる。従って、複数の電源間のうち一部の電源間でのみ静電気耐圧が低下してしまう事態を防止でき、信頼性を向上できる。また例えばダイオードの順方向電圧が０．６Ｖである場合には、複数の電源間のうちいずれの電源間においても、１．２Ｖ以下のノイズが伝わらないようになる。従って、ノイズにより回路が誤動作したり、信号の伝送品質が低下するなどの事態を効果的に防止できる。

図２に、ＰＴＫ、ＰＴＪ、ＰＴＬのような保護回路を含む保護回路ブロックのレイアウト例を示す。図２において回路ブロックＣＢＭは第１、第２の保護回路ブロックＰＴＢ１、ＰＴＢ２（保護回路領域）を含む。保護回路ブロックＰＴＢ１、ＰＴＢ２の各々は、ＣＢＭの電源ＶＳＳＭ、ＶＳＳＧ又はＶＳＳＡと、ＣＢＭ以外の他の回路ブロック（ＣＢ１、ＣＢＮ等）の電源ＶＳＳとの間に設けられる少なくとも１つの保護回路を含む。具体的には保護回路ブロックＰＴＢ１は、保護回路ＰＴＪに相当する第１の保護回路と、保護回路ＰＴＬに相当する第２の保護回路と、保護回路ＰＴＫに相当する第３の保護回路を含む。また保護回路ブロックＰＴＢ２は、保護回路ＰＴＪに相当する第４の保護回路と、保護回路ＰＴＬに相当する第５の保護回路と、保護回路ＰＴＫに相当する第６の保護回路を含む。

そして保護回路ブロックＰＴＢ１は、回路ブロックＣＢＭの第１の辺ＳＥ１側に配置され、保護回路ブロックＰＴＢ２は、ＣＢＭの辺ＳＥ１に対向する第３の辺ＳＥ３側に配置される。即ちＣＢＭの両サイドにＰＴＢ１、ＰＴＢ２が配置される。例えば図２において、回路ブロックＣＢＭの短辺である第１の辺ＳＥ１から対向する第３の辺ＳＥ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としたとする。またＣＢＭの長辺である第２の辺ＳＥ２から対向する第４の辺ＳＥ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としたとする。そして回路ブロックＣＢＭのＤ２方向に沿った中心線を想定すると、保護回路ブロックＰＴＢ１はこの中心線のＤ３方向側に配置され、保護回路ブロックＰＴＢ２はこの中心線のＤ１方向側に配置される。なお図２ではＣＢＭの左辺が第１の辺ＳＥ１で、右辺が第３の辺ＳＥ３になっているが、左辺が第３の辺ＳＥ３で、右辺が第１の辺ＳＥ１であってもよい。

図２の配置によれば異種電源間に静電気電圧が印加された場合に、回路ブロックＣＢＭ内のトランジスタ等の静電気破壊を効果的に防止できる。例えば電源ＶＳＳとＣＢＭ用の電源ＶＳＳＭ又はＶＳＳＧ等の間に静電気電圧が印加された場合に、ＰＴＢ１、ＰＴＢ２の保護回路（双方向ダイオード等）が静電気の放電経路になることで、トランジスタの静電気破壊が防止される。

特に、図２では回路ブロックＣＢＭは、Ｄ１方向での長さが長い細長のブロックになっている。従って、保護回路ブロックをＣＢＭの中央付近に配置すると、保護回路により静電気放電が行われる前に、ＣＢＭ内のトランジスタが破壊されてしまうおそれがある。

この点、図２では、保護回路ブロックＰＴＢ１、ＰＴＢ２が回路ブロックＣＢＭの両サイドに配置されている。従ってＶＳＳからの静電気を、ＣＢＭの両サイドの位置である入り口部分で放電することが可能になるため、ＣＢＭ内のトランジスタが静電気破壊される事態を効果的に防止できる。

なお保護回路ブロックＰＴＢ１、ＰＴＢ２の各々は、異種電源（ＶＳＳＭ、ＶＳＳＧ、ＶＳＳＡ、ＶＳＳ）間の保護回路を少なくとも１つを含めばよい。またこれらの保護回路は近くの場所に配置してもよいし、離れた場所に配置してもよい。

２．集積回路装置の回路構成
図３に本実施形態の集積回路装置１０が表示ドライバである場合の回路構成例を示す。なお集積回路装置１０の回路構成は図３に限定されず、種々の変形実施が可能である。例えば図３の構成要素の一部を省略したり、図３に示されるもの以外の構成要素を含んでいてもよい。また本実施形態の集積回路装置は、表示ドライバには限定されず、ベースバンドエンジン、アプリケーションプロセッサ、画像処理コントローラなどのホストデバイスなどであってもよい。

表示パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。

ロジック回路５４０（ドライバ用ロジック回路）は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、メモリ５２０から表示パネル５１２側への画像データの読み出しを制御する。ホストＩ／Ｆ（インターフェース）回路５４６は、ホスト（ＭＰＵ）からのアクセス毎に内部パルスを発生してメモリ５２０にアクセスするホストインターフェースを実現する。ＲＧＢＩ／Ｆ回路５４８は、ドットクロックにより動画のＲＧＢデータをメモリ５２０に書き込むＲＧＢインターフェースを実現する。高速Ｉ／Ｆ回路６２０はシリアルバスを介した高速シリアル転送を実現する。

データドライバ５５０は、表示パネル５１２のデータ線を駆動するためのデータ信号を生成する。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５１２の各データ線に出力する。

走査ドライバ５７０は表示パネルの走査線を駆動するための走査信号を生成する。電源回路５９０は各種の電源電圧を生成し、データドライバ５５０、走査ドライバ５７０、階調電圧生成回路６１０等に供給する。階調電圧生成回路６１０（γ補正回路）は階調電圧を生成し、データドライバ５５０に出力する。

３．高速Ｉ／Ｆ回路の構成
図４（Ａ）に高速Ｉ／Ｆ（インターフェース）回路６２０の構成例を示す。物理層回路６３０（アナログフロントエンド回路、トランシーバ）は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）等を用いたシリアルバスを介してデータ（パケット）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータの送受信が行われる。この物理層回路６３０は、シリアルバスを介してデータを受信するレシーバ回路及びシリアルバスを介してデータを送信するトランスミッタ回路の少なくとも一方を含むことができる。

なおシリアルバスは多チャンネル構成のものであってもよい。またシングルエンド転送でシリアル転送を行ってもよい。また物理層回路６３０は高速ロジック回路を含むことができる。この高速ロジック回路は、シリアルバスの転送クロックに相当する高速クロックで動作する回路である。具体的には物理層回路６３０は、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路、シリアルバスを介して送信するシリアルデータにパラレルデータを変換するパラレル／シリアル変換回路、ＦＩＦＯ、エラスティシティバッファ、或いは分周回路などを含むことができる。

ロジック回路６５０は高速Ｉ／Ｆ回路６２０が内蔵するロジック回路であり、物理層の上層であるリンク層やトランザクション層の処理を行う。例えばシリアルバスを介して物理層回路６３０が受信したパケットを解析し、パケットのヘッダとデータを分離して、ヘッダを抽出する。また、シリアルバスを介してパケットを送信する場合には、そのパケットの生成処理を行う。このロジック回路６５０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

ロジック回路６５０はドライバＩ／Ｆ回路６７２を含む。ドライバＩ／Ｆ回路６７２は、高速Ｉ／Ｆ回路６２０と表示ドライバの内部回路（図３のドライバ用ロジック回路５４０、ホストＩ／Ｆ回路５４６）との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路６７２は、アドレス０信号Ａ０（コマンド／データ識別信号）、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むインターフェース信号を生成して、表示ドライバの内部回路（他の回路ブロック）に出力する。

図４（Ｂ）に物理層回路の構成例を示す。図４（Ｂ）において、物理層回路６４０はホストデバイスに内蔵され、物理層回路６３０は表示ドライバに内蔵される。また６３６、６４２、６４４はトランスミッタ回路であり、６３２、６３４、６４６はレシーバ回路である。また６３８、６４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路６４２はＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路６３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路６４４はＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路６３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。

図４（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。

なお物理層回路の構成は図４（Ｂ）に限定されず、例えば図５（Ａ）（Ｂ）に示すような種々の変形実施が可能である。

例えば図５（Ａ）の第１の変形例において、ホスト側は差動クロック信号ＣＬＫ＋／−のエッジに同期して差動データ信号（ＯＵＴデータ）ＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。またターゲット側はホスト側から供給された差動クロック信号ＣＬＫ＋／−に基づいて差動ストローブ信号ＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期して差動データ信号（ＩＮデータ）ＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

また図５（Ｂ）の第２の変形例において、データ用のレシーバ回路７５０は差動データ信号ＤＡＴＡ＋／−を受信し、得られたシリアルデータＳＤＡＴＡをシリアル／パラレル変換回路７５４に出力する。クロック用のレシーバ回路７５２は差動クロック信号ＣＬＫ＋／−を受信し、得られたクロックＣＬＫを後段のＰＬＬ（Phase Locked Loop)回路７５６に出力する。ＰＬＬ回路７５６は、クロックＣＬＫに基づいてサンプリングクロックＳＣＫ（周波数が同一で位相が互いに異なる多相のサンプリングクロック）を生成し、シリアル／パラレル変換回路７５４に出力する。シリアル／パラレル変換回路７５４は、サンプリングクロックＳＣＫを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。

例えば携帯電話機などでは、ＭＰＵ、ＢＢＥ／ＡＰＰ、画像処理コントローラなどのホストデバイスは、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また表示ドライバは、表示パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。

そして従来は、ホストデバイス、表示ドライバの間でのデータ転送は、ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため、第１、第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、ＥＭＩノイズが発生するなどの問題があった。

これに対して図４（Ａ）〜図５（Ｂ）では、ホストデバイス、表示ドライバ間でのデータ転送は小振幅のシリアル転送により実現される。従って第１、第２の機器部部分の接続部分を通る配線の本数を減らすことができると共にＥＭＩノイズの発生を低減できる。

４．保護回路ブロック
図６に集積回路装置１０のレイアウト例を示す。図６は、図２の回路ブロックＣＢＭが高速Ｉ／Ｆ回路ブロックＨＢである場合の例である。即ち図６の集積回路装置１０は、高速Ｉ／Ｆ回路ブロックＨＢと、少なくとも１つの他の回路ブロック（ＨＢ以外の回路ブロック）を含む。ここで他の回路ブロックとは、データドライバブロックである。或いはドライバ（表示ドライバ）用ロジック回路ブロックや電源回路ブロックや階調電圧生成回路ブロックである。或いはメモリ内蔵の場合にはメモリブロックであり、アモルファスＴＦＴ用の場合には走査ドライバブロックである。

そして図６でも、図２と同様に、高速Ｉ／Ｆ回路ブロックＨＢの辺ＳＥ１側に保護回路ブロックＰＴＢ１が配置され、辺ＳＥ３側に保護回路ブロックＰＴＢ２が配置される。

なお高速Ｉ／Ｆ回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。ところが、集積回路装置をガラス基板にＣＯＧ（Chip On Glass）実装すると、集積回路装置の両端部のバンプでの接触抵抗が上昇してしまう。即ち集積回路装置とガラス基板の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力（熱ストレス）は、集積回路装置の両端部の方が中央部よりも大きくなる。このため、両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。従って高速Ｉ／Ｆ回路の受信用パッド又は送信用パッド（ＤＡＴＡ＋／−等）として、集積回路装置の両端部のバンプに接続されるパッドを使用すると、バンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまい、高速シリアル転送の信号品質が劣化する。

この点、図６では、高速Ｉ／Ｆ回路ブロックＨＢが、集積回路装置１０の両端を除く中央付近に配置される。具体的には集積回路装置１０の辺ＳＤ１と高速Ｉ／Ｆ回路ブロックＨＢ（ＨＢの辺ＳＥ１）との間に、ＨＢ以外の他の回路ブロックが配置される。また集積回路装置１０の辺ＳＤ３とＨＢ（ＨＢの辺ＳＥ３）との間に、ＨＢ以外の他の回路ブロックが配置される。このようにすれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の両端に配置されないようになる。従って、接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。

５．集積回路装置、高速Ｉ／Ｆ回路ブロック詳細なレイアウト例
図７に集積回路装置１０、高速Ｉ／Ｆ回路ブロックＨＢの詳細なレイアウト例を示す。図７では、ＨＢが含む物理層回路ＰＨＹが、保護回路ブロックＰＴＢ１、ＰＴＢ２の間に配置される。即ちＰＨＹのＤ３方向側にＰＴＢ１が配置され、ＰＨＹのＤ１方向側にＰＴＢ２が配置される。このようにすれば、電源ＶＳＳからの静電気が、ＨＢの両サイドのＰＴＢ１、ＰＴＢ２の保護回路で放電され、ＰＴＢ１、ＰＴＢ２の間の物理層回路ＰＨＹのトランジスタが破壊されるのを効果的に防止できる。また電源ＶＳＳからのノイズが物理層回路ＰＨＹに伝達されるのも効果的に防止できる。なお、ＰＴＢ１、ＰＴＢ２を物理層回路ＰＨＹの両サイドに配置しない変形実施も可能である。例えばＰＴＢ１、ＰＴＢ２をロジック回路ＨＬの両サイドに配置してもよい。

また図７に示すように、高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹとロジック回路ＨＬ（図４（Ａ）の６５０）を含む。このロジック回路ＨＬは、リンク層やトランザクション層の処理を行ったり、ドライバ回路とのインターフェース処理を行う回路である。そしてロジック回路ＨＬが物理層回路ＰＨＹのＤ２方向側（辺ＳＥ２からＳＥ４へと向かう方向側）に配置される。更に集積回路装置１０が、高速Ｉ／Ｆ回路ブロックＨＢ以外の他の回路ブロックとして、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢ（図３の５４０）を含む。そしてドライバ用ロジック回路ブロックＬＢがロジック回路ＨＬのＤ２方向側に配置される。

図７において物理層回路ＰＨＹはホストデバイスからのシリアルのデータ（画像データ）を受け、パラレルのデータに変換してロジック回路ＨＬに出力する。そしてロジック回路ＨＬは、図４（Ａ）に示すようなホストインターフェース信号（Ａ０、ＷＲ、ＲＤ、ＰＤＡＴＡ等）を生成してドライバ用ロジック回路ブロックＬＢに出力する。このように信号の流れはＤ２方向になる。このため図７では、この信号の流れに合わせて、物理層回路ＰＨＹのＤ２方向側にロジック回路ＨＬを配置すると共にＨＬのＤ２方向側にドライバ用ロジック回路ブロックＬＢを配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

また図７のように配置すれば、高速Ｉ／Ｆ回路ブロックＨＢのＤ１方向の長さを長くすることで、Ｄ２方向でのＨＢの幅ＷＨを小さくできる。そしてＨＢの幅ＷＨが小さくなると、集積回路装置１０のＤ２方向での幅Ｗも小さくでき、チップのスリム化を図れる。これにより実装を容易化できる。

図８に高速Ｉ／Ｆ回路ブロックＨＢの更に詳細なレイアウト例を示す。図８において、物理層回路ＰＨＹのＤ１方向での長さをＬ１とし、ロジック回路ＨＬのＤ１方向での長さをＬ２とすると、Ｌ２＞Ｌ１の関係が成り立つ。即ち長辺方向の長さは、物理層回路ＰＨＹよりもロジック回路ＨＬの方が長い。そして図８では、物理層回路ＰＨＹのＤ３方向側の空き領域である第１の領域ＲＧ１に保護回路ブロックＰＴＢ１が配置され、ＰＨＹのＤ１方向側の空き領域である第２の領域ＲＧ２に保護回路ブロックＰＴＢ２が配置される。更に領域ＲＧ１、ＲＧ２にはキャパシタ領域ＣＰＲ１、ＣＰＲ２が配置される。このキャパシタ領域ＣＰＲ１、ＣＰＲ２には、高速Ｉ／Ｆ回路ブロックＨＢの電源を安定化するためのキャパシタが形成される。即ち高速Ｉ／Ｆ回路ブロックＨＢの高電位側電源（ＶＤＤ）と低電位側電源（ＶＳＳ）の間に設けられるキャパシタが形成される。このキャパシタは、ゲートアレイ（Ｇ／Ａ）のベーシックセルのゲート容量などを利用して形成できる。

ロジック回路ＨＬとドライバ用ロジック回路ＬＢの間には、データ信号、制御信号などの多数の信号が配線される。従って、ＨＬ、ＬＢ間の信号配線領域（インターフェース領域）はなるべく広いことが望ましい。

この点、図８では、ロジック回路ＨＬのＤ２方向側にドライバ用ロジック回路ブロックＬＢが配置されると共に、ＨＬのＤ１方向での長さＬ２が長くなっている。従ってロジック回路ＨＬとドライバ用ロジック回路ブロックＬＢとの間の信号配線領域のＤ１方向の長さも広くできる。即ち信号配線領域のＤ１方向の長さをＬ２にできる。従って例えば信号線の配線ピッチをＰＴＨとした場合には、ＨＬとＬＢの間で（Ｌ２／ＰＴＨ）本の信号線を配線できる。またＨＬとＬＢの間の配線をショートパスで接続できるようになり、信号配線領域のＤ２方向での幅を小さくできる。この結果、集積回路装置１０のＤ２方向での幅Ｗも小さくでき、チップのスリム化を図れ、実装を容易化できる。

また物理層回路ＰＨＹの長さＬ１よりもロジック回路ＨＬの長さＬ２を長くすると、ＰＨＹの両サイドに空き領域ＲＧ１、ＲＧ２ができる。

この点、図８では、この空き領域ＲＧ１、ＲＧ２に保護回路ブロックＰＴＢ１、ＰＴＢ２やキャパシタ領域ＣＰＲ１、ＣＰＲ２を配置している。従って、Ｌ２＞Ｌ１としたことで形成された空き領域ＲＧ１、ＲＧ２を有効利用して、保護回路ブロックＰＴＢ１、ＰＴＢ２等を配置できる。即ち、ＨＬ、ＬＢ間の効率的な配線によるＤ２方向での幅Ｗ、ＷＨの縮小と、ＰＨＹの両サイドにＰＴＢ１、ＰＴＢ２を配置することによる静電気耐圧、ノイズ耐性の向上を両立できる。また空き領域ＲＧ１、ＲＧ２にはキャパシタ領域ＣＰＲ１、ＣＰＲ２が形成されるため、電源を安定化でき、ノイズ耐性等を更に向上できる。

図９に集積回路装置１０の詳細なレイアウト例を示す。集積回路装置１０は、高速Ｉ／Ｆ回路ブロックＨＢ、ドライバ用ロジック回路ブロックＬＢを含む。また階調電圧を生成する階調電圧生成回路ブロックＧＢと、生成された階調電圧に基づいて表示パネルのデータ線を駆動するデータドライバブロックＤＢ１、ＤＢ２を含む。また階調データである画像データを記憶するメモリブロックＭＢ１、ＭＢ２と、表示パネルの走査線を駆動する走査ドライバブロックＳＢ１、ＳＢ２と、電源を生成する電源回路ブロックＰＢ１、ＰＢ２を含む。更にＩ／Ｏ領域ＩＯ１、ＩＯ２、パッド領域ＰＤＳ（データ線、走査線のパッドの領域）を含む。

図９に示すように高速Ｉ／Ｆ回路ブロックＨＢとドライバ用ロジック回路ブロックＬＢは隣接して配置される。具体的には、辺ＳＤ２から辺ＳＤ４に向かう方向をＤ２方向とした場合に、Ｄ２方向に沿ってＨＢ、ＬＢが隣接して配置される。またＬＢと階調電圧生成回路ブロックＧＢも隣接して配置される。具体的にはＬＢとＧＢもＤ２方向に沿って隣接して配置される。

また図９では、階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ１、ＤＢ２が隣接して配置される。具体的には、辺ＳＤ１から辺ＳＤ３に向かう方向をＤ１方向とした場合に、ＧＢとＤＢ１、ＤＢ２はＤ１方向に沿って隣接して配置される。

例えば階調電圧生成回路ブロックＧＢは図示しない調整レジスタを含む。そしてこの調整レジスタには、階調電圧の振幅調整、階調特性の傾き調整、階調特性の微調整などを行うための調整データが、ドライバ用ロジック回路ブロックＬＢにより設定される。このような調整データを設定することで、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。

しかしながら、このような調整を行うための調整データのビット数は非常に多い。このため、ドライバ用ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへの調整データの信号線の本数も多い。従ってＬＢとＧＢを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するおそれがある。

この点、図９では、ドライバ用ロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢはＤ２方向に沿って隣接して配置される。従って、ＬＢからの調整データの信号線をショートパスでＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

またデータドライバブロックＤＢ１、ＤＢ２は図示しないＤ／Ａ変換回路を含む。そしてこのＤ／Ａ変換回路は、階調電圧生成回路ブロックＧＢからの複数の階調電圧を受ける。そしてこれらの階調電圧の中から階調データに対応した電圧を選択することで、階調データのＤ／Ａ変換を行う。従って、階調電圧生成回路ブロックＧＢからデータドライバブロックＤＢ１、ＤＢ２への階調電圧の信号線の本数も多い。従ってＧＢとＤＢ１、ＤＢ２とを隣接して配置しないと、階調電圧の信号線のための配線領域が原因となってチップ面積が増加するおそれがある。

この点、図９では、階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ１、ＤＢ２はＤ１方向に沿って隣接して配置される。従って、ＧＢからの階調電圧の信号線をショートパスでＤＢ１、ＤＢ２に接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

６．保護回路の配置
図１０に保護回路ブロックＰＴＢ１、ＰＴＢ２が含む保護回路のレイアウト例を示す。図１０に示すように高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹと、ロジック回路ＨＬと、共用電源ＶＳＳＡ（ＥＳＤ用ダミー電源）の電源線ＰＬを含む。この電源線ＰＬは、高速Ｉ／Ｆ回路ブロックＨＢ内において例えばＤ１方向に沿って配線される。

そして保護回路ブロックＰＴＢ１は、物理層回路ＰＨＹの電源ＶＳＳＭと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ１を含む。またロジック回路ＨＬの電源ＶＳＳＧと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ２や、他の回路ブロック（ドライバ用ロジック回路ブロック等）の電源ＶＳＳと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ３を含む。

また保護回路ブロックＰＴＢ２は、電源ＶＳＳＭと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ４を含む。また電源ＶＳＳＧと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ５や、電源ＶＳＳと共用電源ＶＳＳＡとの間に設けられる保護回路ＰＴ６を含む。

ここで図１０の第１、第４の保護回路ＰＴ１、ＰＴ４は図１の第Ｊの保護回路ＰＴＪに相当し、第２、第５の保護回路ＰＴ２、ＰＴ５は第Ｌの保護回路ＰＴＬに相当し、第３、第６の保護回路ＰＴ３、ＰＴ６は第Ｋの保護回路ＰＴＫに相当する。

なお図１０において物理層回路ＰＨＹがシリアル／パラレル変換回路などの高速ロジック回路を含む場合には、この高速ロジック回路用の電源を設けてもよい。この場合には、保護回路ブロックＰＴＢ１、ＰＴＢ２の各々に、高速ロジック回路用の電源とＶＳＳＡとの間に設けられる保護回路を更に含ませればよい。

図１０では、保護回路ＰＴ１のＤ３方向側に保護回路ＰＴ２が配置され、保護回路ＰＴ４のＤ１方向側に保護回路ＰＴ５が配置される。また、保護回路ＰＴ２のＤ３方向側に保護回路ＰＴ３が配置され、保護回路ＰＴ５のＤ１方向側に保護回路ＰＴ６が配置される。

また図１０では、保護回路ＰＴ１と物理層回路ＰＨＹを接続する第１の電源線ＰＬ１のＤ３方向側に、保護回路ＰＴ２とロジック回路ＨＬを接続する第２の電源線ＰＬ２が配線される。同様に、保護回路ＰＴ４と物理層回路ＰＨＹを接続する第４の電源線ＰＬ４のＤ１方向側に、保護回路ＰＴ５とロジック回路ＨＬを接続する第５の電源線ＰＬ５が配線される。

具体的には電源線ＰＬ１、ＰＬ４は、物理層回路ＰＨＹに接続するために、保護回路ＰＴ１、ＰＴ４からＤ２方向に沿って配線された後、Ｄ１方向又はＤ３方向に屈曲されて配線される。これらのＰＬ１、ＰＬ４は、パッド（電極）Ｐ１、Ｐ４からの電源ＶＳＳＭを物理層回路ＰＨＹに供給するための電源線である。

また電源線ＰＬ２、ＰＬ５は、ロジック回路ＨＬに接続するために、保護回路ＰＴ２、ＰＴ５からＤ２方向に沿って配線される。これらのＰＬ２、ＰＬ５は、パッドＰ２、Ｐ５からの電源ＶＳＳＧをロジック回路ＨＬに供給するための電源線である。

また図１０では、電源線ＰＬ１が接続されるパッドＰ１が、保護回路ＰＴ１のＤ４方向側に配置され、電源線ＰＬ２が接続されるパッドＰ２が、保護回路ＰＴ２のＤ４方向側に配置される。即ちパッドＰ２がパッドＰ１のＤ３方向側に配置される。同様に電源線ＰＬ４が接続されるパッドＰ４が、保護回路ＰＴ４のＤ４方向側に配置され、電源線ＰＬ５が接続されるパッドＰ５が、保護回路ＰＴ５のＤ４方向側に配置される。即ちパッドＰ５がパッドＰ４のＤ１方向側に配置される。

また図１０では物理層回路ＰＨＹの受信用のパッドＤＰ、ＤＭ（或いは送信用パッドであってもよい）が設けられる。これらのＤＰ、ＤＭは、図４（Ａ）〜図５（Ｂ）で説明した差動データ信号（ＤＡＴＡ＋／−、ＤＴＯ＋／−）用のパッドである。そして図１０では、これらのパッドＤＰ、ＤＭがパッドＰ１とパッドＰ４の間に配置される。

図１０の配置によれば、外部の他の回路ブロックの電源ＶＳＳからの静電気を、物理層回路ＰＨＹの両サイドに配置された保護回路により効率的に放電できる。従って物理層回路ＰＨＹ等のトランジスタが破壊される事態を効果的に防止できる。

また図１０では、電源ＶＳＳＡの電源線ＰＬがＤ１方向に沿って配線され、電源ＶＳＳＭ、ＶＳＳＧの電源線ＰＬ１、ＰＬ２、ＰＬ４、ＰＬ５がＤ２方向に沿って配線される。従って、電源線ＰＬ１、ＰＬ２、ＰＬ４、ＰＬ５の各々と電源線ＰＬとの交差位置付近に、保護回路ＰＴ１、ＰＴ２、ＰＴ４、ＰＴ５を配置できるようになり、効率的なレイアウトを実現できる。

また図１０では電源線ＰＬ１とＰＬ２を交差させずに配線でき、電源線ＰＬ４とＰＬ５も交差させずに配線できる。従って、空き領域ＲＧ１、ＲＧ２を利用して、十分な太さの電源線ＰＬ１、ＰＬ２、ＰＬ４、ＰＬ５を配線できるようになり、物理層回路ＰＨＹ、ロジック回路ＨＬに供給される電源ＶＳＳＭ、ＶＳＳＧの安定化を図れる。更に、領域ＲＧ１、ＲＧ２にキャパシタ領域ＣＰＲ１、ＣＰＲ２を形成し、そのキャパシタの一端を電源線に接続するようにすれば、電源の更なる安定化を図れる。

７．双方向ダイオード
図１１に示すように、保護回路ＰＴ１〜ＰＴ６は双方向ダイオードにより構成できる。例えば保護回路ＰＴ１、ＰＴ４は、各々、ダイオードＤＩ１、ＤＩ２により構成される双方向ダイオードを含む。またＶＳＳとＶＳＳＡとの間に設けられ、ＶＳＳからＶＳＳＡへの方向を順方向とする第１の寄生ダイオードＤＰ１を含む。この寄生ダイオードＤＰ１は、トリプルウェル構造を構成するＰ型基板（第２導電型基板）とその上のＮ型ウェル（第１の第１導電型ウェル）との間の接合面に形成される。

保護回路ＰＴ３、ＰＴ６は、各々、ダイオードＤＩ３、ＤＩ４により構成される双方向ダイオードを含む。また、ＶＳＳとＶＳＳＡの間に設けられ、ＶＳＳからＶＳＳＡへの方向を順方向とする第２の寄生ダイオードＤＰ２を含む。この寄生ダイオードＤＰ２は、トリプルウェル構造を構成するＰ型基板（第２導電型基板）とその上のＮ型ウェル（第２の第１導電型ウェル）との間の接合面に形成される。

保護回路ＰＴ２、ＰＴ５は、各々、ダイオードＤＩ５、ＤＩ６により構成される双方向ダイオードを含む。また、ＶＳＳとＶＳＳＡの間に設けられ、ＶＳＳからＶＳＳＡへの方向を順方向とする第３の寄生ダイオードＤＰ３を含む。この寄生ダイオードＤＰ３は、トリプルウェル構造を構成するＰ型基板（第２導電型基板）とその上のＮ型ウェル（第３の第１導電型ウェル）との間の接合面に形成される。

なお図１１に示すように、ＶＤＤＭとＶＳＳＭの間、ＶＤＤとＶＳＳの間、ＶＤＤＧとＶＳＳＧの間には、各々、サイリスタＳＣＲ１、ＳＣＲ２、ＳＣＲ３が設けられている。またＶＤＤＭとＶＳＳＭの間、ＶＤＤＧとＶＳＳＧの間には、各々、寄生ダイオードＤＰ４、ＤＰ７が形成される。更にＶＤＤＭ、ＶＤＤ、ＶＤＤＧとＶＳＳとの間には、寄生ダイオードＤＰ５、ＤＰ６、ＤＰ８が形成される。

図１２（Ａ）（Ｂ）は、保護回路を構成するダイオードの縦構造を模式的に示す断面図である。図１２（Ａ）では、Ｐ型基板ＰＳＵＢ（広義には第２導電型基板）に、Ｐ型ウェルＰＷＬＨ１を囲むようにＮ型ウェルＮＷＬＨ１が形成される。そしてダイオードＤＩ１は、Ｐ＋領域（広義には第１の第２導電型拡散領域）とその下のＮ型ウェルＮＷＬＨ１（広義には第１の第１導電型ウェル）との間の接合面に形成される。またダイオードＤＩ２は、Ｎ＋領域（広義には第１の第１導電型拡散領域）とその下のＰ型ウェルＰＷＬＨ１（広義には第１の第２導電型ウェル）との間の接合面に形成される。そして寄生ダイオードＤＰ１は、Ｐ型基板ＰＳＵＢとその上のＮ型ウェルＮＷＬＨ１との間の接合面に形成される。

図１２（Ｂ）では、Ｐ型基板ＰＳＵＢに、Ｐ型ウェルＰＷＬＨ２を囲むようにＮ型ウェルＮＷＬＨ２が形成されている。そしてダイオードＤＩ３は、Ｐ＋領域（広義には第２の第２導電型拡散領域）とその下のＮ型ウェルＮＷＬＨ２（広義には第２の第１導電型ウェル）との間の接合面に形成される。またダイオードＤＩ４は、Ｎ＋領域（広義には第２の第１導電型拡散領域）とその下のＰ型ウェルＰＷＬＨ２（広義には第２の第２導電型ウェル）との間の接合面に形成される。このようにダイオードＤＩ３は、ダイオードＤＩ１が形成されるＮ型ウェルＮＷＬＨ１とは分離形成されたＮ型ウェルＮＷＬＨ２に形成される。またダイオードＤＩ４は、ダイオードＤＩ２が形成されるＰ型ウェルＰＷＬＨ１とは分離形成されたＰ型ウェルＰＷＬＨ２に形成される。そして寄生ダイオードＤＰ２は、Ｐ型基板ＰＳＵＢとその上のＮ型ウェルＮＷＬＨ２との間の接合面に形成される。

ダイオードＤＩ５、ＤＩ６も、図１２（Ａ）（Ｂ）と同様の構造により構成される。この場合、ダイオードＤＩ５は、ダイオードＤＩ１のＮ型ウェルＮＷＬＨ１やダイオードＤＩ３のＮ型ウェルＮＷＬＨ２とは分離形成されたＮ型ウェル（第３の第１導電型ウェル）に形成されることになる。またダイオードＤＩ６は、ダイオードＤＩ２のＰ型ウェルＰＷＬＨ１やダイオードＤＩ４のＰ型ウェルＰＷＬＨ２とは分離形成されたＰ型ウェル（第３の第２導電型ウェル）に形成されることになる。

図１２（Ａ）（Ｂ）に示すように、保護回路（双方向ダイオード）のＡ端子には、寄生ダイオードＤＰ１やＤＰ２が寄生する。そして図１１では、このような寄生ダイオードが形成される保護回路のＡ端子同士を接続するようにしている。具体的には保護回路ＰＴ１（ＰＴ４）のＡ端子と保護回路ＰＴ３（ＰＴ６）のＡ端子は、ＶＳＳＡの電源線を介して接続される。また保護回路ＰＴ２（ＰＴ５）のＡ端子と保護回路ＰＴ３（ＰＴ６）のＡ端子も、ＶＳＳＡの電源線を介して接続される。

このように接続すれば、寄生ダイオードＤＰ１、ＤＰ２、ＤＰ３は、Ａ端子であるＶＳＳＡの電源線にだけ寄生するようになる。従って、ＶＳＳＭとＶＳＳＡの間のダイオードの段数、ＶＳＳとＶＳＳＡの間のダイオードの段数、ＶＳＳＧとＶＳＳＡの間のダイオードの段数は、共に１段になり、寄生ダイオードがノイズ伝搬経路になってしまう事態を防止できる。

即ち、保護回路ＰＴ１のＢ端子をＶＳＳＡに接続すると、寄生ダイオードＤＰ１が、ＶＳＳＭとＶＳＳの間に形成されるようになってしまう。従ってＤＰ１の順方向電圧が０．６Ｖであったとすると、０．６Ｖより大きいノイズは除去されずに、ＶＳＳからＶＳＳＭに伝搬してしまう。

これに対して図１１では、保護回路ＰＴ１のＡ端子にＶＳＳＡが接続されるため、寄生ダイオードＤＰ１はＶＳＳとＶＳＳＡの間に形成される。従って、保護回路ＰＴ３、ＰＴ１の経路でのダイオードの段数のみならず、寄生ダイオードＤＰ１、保護回路ＰＴ１の経路でのダイオードの段数も２段になる。従って、ダイオードの順方向電圧が０．６Ｖである場合に、１．２Ｖ以下のノイズがＶＳＳからＶＤＤＭに伝搬してしまう事態を確実に防止できる。なお保護回路のＡ端子とＢ端子を接続する変形実施も可能である。

８．細長の集積回路装置
図１３に集積回路装置１０のレイアウトの変形例を示す。この集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホストとのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。

図１４（Ａ）（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図１４（Ａ）（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

なお本実施形態の集積回路装置１０のレイアウト配置は図１４（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１５（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図１５（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができる。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢとすることもできる。

一方、図１５（Ｂ）の配置手法では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図１５（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図１５（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ところが図１５（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１５（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図１３、図１４（Ａ）（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１５（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１３、図１４（Ａ）（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図１４（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図１４（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１３、図１４（Ａ）（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図１４（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

そして図１３、図１４（Ａ）（Ｂ）の配置手法を採用した場合にも、図１６（Ａ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢの両サイドに保護回路ブロックＰＴＢ１、ＰＴＢ２が配置される。これにより高速Ｉ／Ｆ回路ブロックＨＢのトランジスタの静電気破壊の防止やノイズ除去を実現できる。また高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢとの間の配線領域のＤ１方向の長さを広くでき、配線効率を向上できる。また高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向での幅を小さくできるため、集積回路装置のＤ２方向での幅Ｗも小さくでき、スリムな細長チップを実現できる。

また高速Ｉ／Ｆ回路ブロックＨＢを図１６（Ｂ）のように配置してもよい。図１６（Ｂ）では、高速Ｉ／Ｆ回路ブロックＨＢのＤ１（又はＤ３）方向に隣接してロジック回路ブロックＬＢが配置されている。図１６（Ｂ）の場合でも、高速Ｉ／Ｆ回路ブロックＨＢの両サイドに保護回路ブロックＰＴＢ１、ＰＴＢ２が配置される。従って、静電気破壊の防止、ノイズ除去を実現できると共に、ＨＢとＬＢの間の配線領域の長さを広くして配線効率を向上できる。

９．電子機器
図１７（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１７（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図１７（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１７（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図１７（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１７（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１導電型ウェル、第２導電型ウェル、第１導電型拡散領域、第２導電型拡散領域、第１導電型トランジスタ、第２導電型トランジスタ、第２導電型基板等）と共に記載された用語（Ｎ型ウェル、Ｐ型ウェル、Ｎ＋領域、Ｐ＋領域、Ｎ型トランジスタ、Ｐ型トランジスタ、Ｐ型基板等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

集積回路装置の構成例。 保護回路ブロックのレイアウト例。 集積回路装置の回路構成例。 図４（Ａ）（Ｂ）（Ｃ）は高速Ｉ／Ｆ回路、物理層回路の構成例。 図５（Ａ）（Ｂ）は物理層回路の他の構成例。 集積回路装置のレイアウト例。 集積回路装置の詳細なレイアウト例。 高速Ｉ／Ｆ回路ブロックの詳細なレイアウト例。 集積回路装置の更に詳細なレイアウト例。 保護回路のレイアウト例。 双方向ダイオードの説明図。 図１２（Ａ）（Ｂ）は、ダイオードの縦構造を示す模式的な断面図。 集積回路装置のレイアウトの変形例。 図１４（Ａ）（Ｂ）は集積回路装置の平面レイアウトの詳細例。 図１５（Ａ）（Ｂ）は集積回路装置の断面図の例。 図１６（Ａ）（Ｂ）は保護回路ブロックの配置例。 図１７（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ、ＣＢＭ 回路ブロック、ＰＴＪ 第Ｊの保護回路、
ＰＴＫ 第Ｋの保護回路、ＰＴＬ 第Ｌの保護回路、
ＤＩ１〜ＤＩ６ 第１〜第６のダイオード、
ＤＰ１〜ＤＰ３ 第１〜第３の寄生ダイオード、ＨＢ 高速Ｉ／Ｆ回路ブロック、
ＬＢ ドライバ用ロジック回路ブロック、ＰＨＹ 物理層回路、ＨＬ ロジック回路、
ＰＴＢ１、ＰＴＢ２ 第１、第２の保護回路ブロック、
ＰＴ１〜ＰＴ６ 第１〜第６の保護回路、
Ｐ１、Ｐ２、Ｐ４、Ｐ５、ＤＰ、ＤＭ パッド、
ＰＬ１、ＰＬ２、ＰＬ４、ＰＬ５ 電源線、ＲＧ１、ＲＧ２ 第１、第２の領域、
ＣＰＲ１、ＣＰＲ２ 第１、第２のキャパシタ領域、
１０ 集積回路装置、１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域

Claims (13)

1. 第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、
   前記第１〜第Ｎの回路ブロックのうちの第Ｍの回路ブロック（１≦Ｍ≦Ｎ）は、
   共用電源の電源線と、
   第１の電源と前記共用電源との間に設けられる第Ｊの保護回路と、
   第２の電源と前記共用電源との間に設けられる第Ｋの保護回路と、
   第３の電源と前記共用電源との間に設けられる第Ｌの保護回路とを含み、
   前記第Ｊの保護回路は、
   前記第１の電源と前記共用電源との間に設けられ、前記第１の電源から前記共用電源への方向を順方向とする第１のダイオードと、
   前記第１の電源と前記共用電源との間に設けられ、前記共用電源から前記第１の電源への方向を順方向とする第２のダイオードを含み、
   前記第Ｋの保護回路は、
   前記第２の電源と前記共用電源との間に設けられ、前記第２の電源から前記共用電源への方向を順方向とする第３のダイオードと、
   前記第２の電源と前記共用電源との間に設けられ、前記共用電源から前記第２の電源への方向を順方向とする第４のダイオードを含み、
   前記第Ｌの保護回路は、
   前記第３の電源と前記共用電源との間に設けられ、前記第３の電源から前記共用電源への方向を順方向とする第５のダイオードと、
   前記第３の電源と前記共用電源との間に設けられ、前記共用電源から前記第３の電源への方向を順方向とする第６のダイオードを含むことを特徴とする集積回路装置。
2. 請求項１において、
   前記第１、第３の電源は、前記第Ｍの回路ブロックの電源であり、
   前記第２の電源は、前記第Ｍの回路ブロック以外の他の回路ブロックの電源であることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第Ｍの回路ブロックは、
   前記第Ｍの回路ブロックの電源と前記第Ｍの回路ブロック以外の他の回路ブロックの電源との間に設けられる保護回路を含む第１、第２の保護回路ブロックを含み、
   前記第１の保護回路ブロックは、前記第Ｊの保護回路である第１の保護回路と、前記第Ｌの保護回路である第２の保護回路と、前記第Ｋの保護回路である第３の保護回路を含み、
   前記第２の保護回路ブロックは、前記第Ｊの保護回路である第４の保護回路と、前記第Ｌの保護回路である第５の保護回路と、前記第Ｋの保護回路である第６の保護回路を含み、
   前記第１の保護回路ブロックは、前記第Ｍの回路ブロックの短辺である第１の辺側に配置され、
   前記第２の保護回路ブロックは、前記第Ｍの回路ブロックの前記第１の辺に対向する第３の辺側に配置されることを特徴とする集積回路装置。
4. 請求項３において、
   前記第Ｍの回路ブロックは、シリアルバスを介してデータ転送を行う物理層回路を含む高速インターフェース回路ブロックであることを特徴とする集積回路装置。
5. 請求項４において、
   前記物理層回路は、前記第１、第２の保護回路ブロックの間に配置されることを特徴とする集積回路装置。
6. 請求項４又は５において、
   前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路を含み、
   前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記高速インターフェース回路ブロックの長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記ロジック回路は、前記物理層回路の前記第２の方向側に配置されることを特徴とする集積回路装置。
7. 請求項６において、
   前記他の回路ブロックとして、表示制御信号を生成するドライバ用ロジック回路ブロックを含み、
   前記ドライバ用ロジック回路ブロックは、前記ロジック回路の前記第２の方向側に配置されることを特徴とする集積回路装置。
8. 請求項６又は７において、
   前記物理層回路の前記第１の方向での長さをＬ１とし、前記ロジック回路の前記第１の方向での長さをＬ２とした場合に、Ｌ２＞Ｌ１であることを特徴とする集積回路装置。
9. 請求項８において、
   前記第１の方向の反対方向を第３の方向とした場合に、前記物理層回路の前記第３の方向側の第１の領域に前記第１の保護回路ブロックが配置され、前記物理層回路の前記第１の方向側の第２の領域に前記第２の保護回路ブロックが配置されることを特徴とする集積回路装置。
10. 請求項４乃至９のいずれかにおいて、
    前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路と、共用電源の電源線を含み、
    前記第１の保護回路ブロックは、
    前記第１の電源である前記物理層回路の電源と、前記共用電源との間に設けられる前記第１の保護回路と、
    前記第３の電源である前記ロジック回路の電源と、前記共用電源との間に設けられる前記第２の保護回路と、
    前記第２の電源である前記他の回路ブロックの電源と、前記共用電源との間に設けられる前記第３の保護回路を含み、
    前記第２の保護回路ブロックは、
    前記物理層回路の電源と前記共用電源との間に設けられる前記第４の保護回路と、
    前記ロジック回路の電源と前記共用電源との間に設けられる前記第５の保護回路と、
    前記他の回路ブロックの電源と前記共用電源との間に設けられる前記第６の保護回路を含むことを特徴とする集積回路装置。
11. 請求項１０において、
    前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、
    前記第１の保護回路の前記第３の方向側に前記第２の保護回路が配置され、
    前記第４の保護回路の前記第１の方向側に前記第５の保護回路が配置されることを特徴とする集積回路装置。
12. 請求項１１において、
    前記第１の保護回路と前記物理層回路を接続する第１の電源線の前記第３の方向側に、前記第２の保護回路と前記ロジック回路を接続する第２の電源線が配線され、
    前記第４の保護回路と前記物理層回路を接続する第４の電源線の前記第１の方向側に、前記第５の保護回路と前記ロジック回路を接続する第５の電源線が配線されることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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