JPH07271703A - 単一の集積化回路チップ上に集積化されたｓｃｓｉコントローラおよびイーサネットコントローラを含む装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＣＳＩおよびイーサネットアダプタボード
のコンポーネントを単一のチップ上に統合してＰＣＩロ
ーカルバス上で使用するための統合されたイーサネット
−ＳＣＳＩコントローラを形成すること。 【構成】 このＳＣＳＩコントローラおよびイーサネッ
トコントローラを含む装置は、複数のＶＳＳ３Ｂピン接
続を含み、このＶＳＳ３Ｂピンの１つに１つの入力バッ
ファのみを接続する複数の接続ラインを含む。この装置
はアナログ回路部分（３０２）とデジタル制御回路部分
（３０４）とを含む。この装置はさらに、アナログ回路
部分（３０２）と、デジタル制御回路部分（３０４）
と、デジタルＩ／Ｏバッファ部分（３０６）と、複数の
シリコン制御整流器とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明はＰＣＩ（周辺コンポーネント
相互接続）ローカルバスとインタフェースするパーソナ
ルコンピュータで使用されるＳＣＳＩ（スモールコンピ
ュータシステムインタフェース）およびイーサネットア
ダプタボードに関する。より特定的には、この発明はＳ
ＣＳＩおよびイーサネットアダプタボードの単一チップ
との置換えに関する。

【０００２】

【先行技術の説明】ＰＣＩローカルバスは多重化アドレ
スおよびデータ線を有する高性能３２ビットまたは６４
ビットバスである。図１に例示されるように、ＰＣＩロ
ーカルバス１００はＳＣＳＩアダプタボード１０２、イ
ーサネットアダプタボード１０４、およびプロセッサ／
メモリシステム１０６などの周辺コントローラコンポー
ネント間の相互接続機構としての使用が意図されてい
る。１９９３年４月３０日発効のＰＣＩローカルバス仕
様書、Ｒｅｖ．２．０は、ＰＣＩローカルバスコンポー
ネントおよび拡張ボードのためのプロトコル要件、電気
的要件、機械的要件、および構成要件を含む。ＰＣＩロ
ーカルバス仕様書に関するさらなる情報は、ＰＣＩスペ
シャル・インタレスト・グループ（Special Interest G
roup）、Ｍ／ＳＨＦ３−１５Ａ、５２００ＮＥイーラム
・ヤング・パークウェイ（Elam Young Parkway）、ヒル
ズバラ（Hillsboro ）、ＯＲ９７１２４−６４９７から
入手可能である。

【０００３】イーサネットはパーソナルコンピュータネ
ットワーク化の規格である。イーサネットアダプタボー
ドはネットワーク上で信号を送受信するためのコンポー
ネントを与え、それが属するパーソナルコンピュータが
他のパーソナルコンピュータとネットワーク化されるこ
とを可能にする。イーサネットアダプタボード上のＰＣ
Ｉバスインタフェースユニットは、アダプタボードをＣ
ＰＵが属するＰＣＩローカルバスとインタフェースさせ
る。ＰＣＩバスインタフェースユニットはデジタル信号
を与えてＰＣＩローカルバスを制御することが可能であ
る。

【０００４】ＳＣＳＩはユーザがパーソナルコンピュー
タにＣＤ−ＲＯＭおよび高容量ディスクドライブなどの
周辺デバイスを最大７つ容易に加えることを可能にする
規格である。パーソナルコンピュータのＳＣＳＩアダプ
タボードは、周辺装置が属するＳＣＳＩバスにデジタル
アドレス、データ、および制御信号を与える。ＳＣＳＩ
アダプタボード上のＰＣＩバスインタフェースユニット
はアダプタボードをＣＰＵが属するＰＣＩローカルバス
とインタフェースさせる。ＰＣＩバスインタフェースユ
ニットはデジタル信号を与えてＰＣＩバスを制御するこ
とが可能である。

【０００５】以前、メーカーは別個のアダプタボード上
に間隔をおいて設けられたイーサネットおよびＳＣＳＩ
コンポーネントを提供した。ＰＣＩおよびＳＣＳＩバス
上で送受信されるデジタル信号に対する高電流要件はデ
ジタル信号が大きなノイズを発生し得ることを意味す
る。位相ロックループ（ＰＬＬ）回路などのイーサネッ
トコントローラの感度のよいアナログコンポーネントで
は、そのようなノイズはイーサネットおよびＳＣＳＩア
ダプタボードのコンポーネントの統合を妨げてきた。

【０００６】

【発明の概要】この発明はデジタル信号によって発生さ
れたノイズを低減することによってＳＣＳＩおよびイー
サネットアダプタボードコンポーネントの統合を可能に
し、結果として非常に安定したアナログ回路をもたらす
ものである。

【０００７】この発明はＳＣＳＩおよびイーサネットア
ダプタボードのコンポーネントを単一のチップ上に統合
し、ＰＣＩローカルバス上で使用するための統合された
ＳＣＳＩ−イーサネットコントローラを形成するもので
ある。

【０００８】この発明はまず統合されたＳＣＳＩ−イー
サネットコントローラのデジタル出力バッファに接続さ
れたＶ_SSピン上のグラウンドバウンスを低減することに
よってノイズを低減する。Ｖ_SSピン上のグラウンドバウ
ンスは、継続的に電流を切換える大出力バッファを支持
するためにＶＤＤピンより実質的に多いＶ_SSピンを与え
ることによってまず低減され、各Ｖ_SSピンはピン近くの
ローカルエリアの制限された数のバッファを支持する。
各Ｖ_SSピンが吸込まなければならない電流が減り、Ｖ_SS
ピンまでのライン長が制限されたことによりインダクタ
ンスが減り、結果としてグラウンドバウンスが低減され
る。グラウンドバウンスをさらに低減するために、各出
力バッファからＶ_SSピンへ別々のラインが与えられる。
別々のラインを使用することによって、複数のバッファ
が一緒に切換わる場合に生じるグラウンドバウンスが低
減される。

【０００９】この発明はさらに信号遷移の間の時間にわ
たる電流の変化（ｄｉ／ｄｔ）を制限するデジタル出力
バッファのための回路を使用することによってノイズを
低減する。ｄｉ／ｄｔを制限することによって、インダ
クタンスのためにアナログ回路で生じるノイズは同様に
制限される。

【００１０】この発明は付加的に電流密度がアナログ回
路から離れる方向に増大するように、デジタル制御回路
をトポロジカルに構成することによってノイズを低減す
る。

【００１１】最後に、この発明はデジタルコンポーネン
トとアナログコンポーネントとの間でノイズを伝送し得
る別個のアナログ電源とデジタル電源との間の不必要な
電流の流れを妨げることによってノイズを低減する。ア
ナログ電源とデジタル電源との間のこのような電流の流
れはシリコン制御整流器（ＳＣＲ）を使用することによ
って妨げられる。ＳＣＲは電源間に置かれる。ＳＣＲは
デジタル電源とアナログ電源との間の電流の流れを可能
にし、１つの電源しかターンオンされていない場合には
ラッチアップを防ぐ。

【００１２】この発明のさらなる詳細は添付の図面を参
照して説明される。

【００１３】

【好ましい実施例の説明】図２はＰＣＩローカルバスに
結合された、この発明の組合されたイーサネット−ＳＣ
ＳＩコントローラのコンポーネントのブロック図であ
る。組合されたイーサネット−ＳＣＳＩコントローラの
ＳＣＳＩ部分は、ファーストＳＣＳＩ−２コア２００、
バスマスタＤＭＡエンジン２０２、およびＰＣＩバスイ
ンタフェースユニット２０４を含み、ここではこれらを
まとめてＳＣＳＩコントローラと呼ぶ。ファーストＳＣ
ＳＩ−２コア２００は１０ＭＢ／ｓｅｃの伝送速度を有
するシングルエンドのＳＣＳＩを支持する８ビットＳＣ
ＳＩインタフェースを与える。バスマスタＤＭＡエンジ
ン２０２は１３３ＭＢ／ｓｅｃ速度でＰＣＩローカルバ
スを横切るバーストモードでの３２ビット伝送のための
９６バイトＦＩＦＯを含む。ＰＣＩバスインタフェース
ユニット２０４は構成スペースおよびＰＣＩマスタ／ス
レーブインタフェースを含み、この発明の組合されたイ
ーサネット−ＳＣＳＩコントローラのＳＣＳＩ部分およ
びイーサネット部分の双方によって使用される組合され
たＰＣＩコントローラである。別個のＳＣＳＩおよびイ
ーサネットＰＣＩバスインタフェースユニットを単一の
ＰＣＩバスインタフェースユニット２０４に組合せる１
つの方法は、１９９５年１月１８日に提出された「集積
回路およびコンピュータアップグレード方法」と題され
る特願平７−５４６６において記載されており、この出
願を引用により援用する。

【００１４】３２ビットイーサネット部分は組合された
ＰＣＩバスインタフェースユニット２０４を使用し、Ｄ
ＭＡバッファ管理ユニット２１０と、個々の１３６バイ
ト送信ＦＩＦＯ２１２と、１２８バイト受信ＦＩＦＯ２
１４と、ＦＩＦＯコントローラ２１６と、ＩＥＥＥ８０
２．３に規定されたＡＵＩ（アタッチメントユニットイ
ンタフェース）および１０ＢＡＳＥ−Ｔ ＭＡＵ（メデ
ィアアタッチメントユニット）を支持するＩＥＥＥ８０
２．３に規定されたＭＡＣ（メディアアクセスコントロ
ール）コア２１８とをさらに含み、これらをここではま
とめてイーサネットコントローラと呼ぶ。

【００１５】この発明の組合されたイーサネット−ＳＣ
ＳＩコントローラは、１３２ピンプラスチックカッドフ
ラットパック（ＰＱＦＰ）で使用できるチップ上に集積
化される。組合されたイーサネット−ＳＣＳＩコントロ
ーラチップはパーソナルコンピュータのマザーボード上
での使用が意図されている。イーサネット−ＳＣＳＩコ
ントローラチップはマザーボード上に直接設置され、Ｐ
ＣＩローカルバス、ＳＣＳＩバス、およびイーサネット
トランシーバに結合される。チップへのＳＣＳＩ ＣＬ
Ｋ入力はやはりマザーボード上に設置されたＳＣＳＩク
リスタルによって与えられる。

【００１６】図３はこの発明の組合されたイーサネット
−ＳＣＳＩコントローラを含むことが可能な１３２ピン
ＰＱＦＰのためのピンアウト３００を示す。例示される
ように、ピン接続はチップ上の回路のレイアウトがデジ
タル制御回路３０４およびデジタルＩ／Ｏバッファ回路
３０６とは別個に設けられるアナログ部分３０２を含む
ように配列される。表１および２はピン名とそのピンの
機能の簡単な説明を列挙したものである。ピン名は以下
の表１および２のＰＣＩバスインタフェース、イーサネ
ットインタフェース、ＳＣＳＩインタフェース、電源、
またはその他の機能にそのピンが使用されるかどうかを
示すように構成されている。表に列挙されたピンのより
詳細な説明は付録Ａに含まれる。

【００１７】

【表１】

【００１８】

【表２】 デジタル回路３０４および３０６から分離された図３の
アナログ回路３０２でも、デジタル回路の電流は位相ロ
ックループ（ＰＬＬ）などのアナログ回路３０２の感度
のよいコンポーネントに大きなノイズを生じ、問題とな
る。したがって、以下に説明されるようにアナログ回路
３０２のノイズを低減するために付加的な手段が講じら
れる。

【００１９】［Ａ．デジタル出力バッファのための局在
化されたＶＳＳ］図３のアナログ回路３０２のノイズは
デジタルＩ／Ｏバッファ回路３０６に含まれるＰＣＩお
よびＳＣＳＩ出力バッファの電流切換から発生し得る。
ＰＣＩインタフェースはＡＤ［３１：０］、Ｃ／ＢＥ
［３：０］、およびＰＡＲピンに結合された大出力バッ
ファを含み、各ピンはほぼクロックサイクル毎に電流を
切換える出力バッファに接続され、これらのピンはＰＣ
Ｉローカルバス仕様書、Ｒｅｖ．２．０によって必要と
される最大電流を運ぶ。ＳＣＳＩインタフェースはまた
表のＳＣＳＩインタフェースの欄に列挙されたすべての
ピンに接続された大出力バッファを含み、各大出力バッ
ファはほぼクロックサイクル毎に電流を切換え、最大４
８ミリアンプ信号を受信する。

【００２０】同時に切換わるいくつかの大ＰＣＩまたは
ＳＣＳＩ出力バッファでは、アナログ回路３０２にノイ
ズ電流をもたらす大きなグラウンドバウンスが生じ得
る。グラウンドバウンスが生じるのは、部分的には通常
は集積回路で使用されるソースピンの受信された電流を
効果的に吸込む能力に制限があるためである。

【００２１】グラウンドバウンスを低減するために、こ
の発明はまず対応のドレイン電圧ピンＶＤＤＢおよびＶ
ＤＤ３Ｂより実質的に大きい大ＰＣＩおよびＳＣＳＩ出
力バッファを支持する多数のＶＳＳＢおよびＶＳＳ３Ｂ
ピンを使用する。ＶＳＳ３ＢおよびＶＤＤ３Ｂピン接続
は、ＡＤ［３２：０］、Ｃ／ＢＥ［３：０］およびＰＡ
Ｒピンに接続された大ＰＣＩ出力バッファのみを支持す
る。ＶＳＳＢおよびＶＤＤＢピン接続は表のＳＣＳＩイ
ンタフェースの欄に列挙されたピンに接続された大ＳＣ
ＳＩ出力バッファのみを支持する。

【００２２】グラウンドバウンスは付加的なＶＳＳＢお
よびＶＳＳ３Ｂピンによって支持される大出力バッファ
の数を制限することによってさらに低減される。図３の
ブロック３１１−３１８および３２１−３２３はＶＳＳ
ＢおよびＶＳＳ３Ｂピンならびにそれらが支持する出力
バッファピンを示す。ブロック３１１−３１８によって
示されるように、各ＶＳＳ３Ｂピンは最大５つの出力バ
ッファを支持する。ブロック３２１−３２３によって示
されるように、各ＶＳＳＢピンは最大６つの出力バッフ
ァを支持する。

【００２３】グラウンドバウンスをさらに低減するため
に、図３のブロック３１１−３１８および３２１−３２
３によって付加的に例示されるように、個々のＶＳＳＢ
またはＶＳＳ３Ｂピンによって支持される大出力バッフ
ァは個々のピンを取巻く局所領域に配置される。出力バ
ッファをその接地ピン近くに配置することにより、イン
ダクタンスを生じるライン長は低減され、同様にグラウ
ンドバウンスを制限する。

【００２４】図４は大ＰＣＩ出力バッファに接続された
ＶＳＳ３Ｂピンに対してグラウンドバウンスを低減する
２つの付加的な方法を例示する。まず、ライン長をさら
に制限し、かつインダクタンスを低減するために、ＶＳ
Ｓ３Ｂピン４２０はそれが支持する大出力バッファ４１
１−４１４の中で中心に配置される。この態様でさらに
インダクタンスを低減することによって、グラウンドバ
ウンスは同様にさらに低減される。第２に、個々の出力
バッファ４１１−４１５からＶＳＳ３Ｂピン４２０へ電
力を運ぶために個々のライン４０１−４０５が設けられ
る。単一の電力ラインの代わりに別個のラインを使用す
ることによって、複数の出力バッファが一緒に切換わる
場合に生じるグラウンドバウンスは低減される。

【００２５】［Ｂ．デジタル出力バッファの制限された
ｄｉ／ｄｔ］この発明はＰＣＩおよびＳＣＳＩ出力バッ
ファによって涌出されかつ吸込まれる電流の変化（ｄｉ
／ｄｔ）を制限し、図３のアナログ回路３０２に影響を
及ぼすノイズを低減する回路をさらに提供する。図５は
この発明の出力バッファ５００のための回路、およびそ
の回路のための論理図５０２を示す。

【００２６】論理図５０２に示されるように、この発明
の出力バッファはインバータ５０４の入力でデータ信号
（ＤＩＮ）を受信し、インバータ５０６の入力で可能化
信号（ＥＩＮ）を受信する。インバータ５０４の出力は
トライステートバッファ５０８の入力になり、このトラ
イステートバッファはインバータ５０６の出力からのロ
ー信号によって可能化される。トライステートバッファ
５０８の出力はこのようにＥＩＮ信号によって可能化さ
れるＤＩＮ信号に対応する出力信号（ＯＵＴ）を発生す
る。

【００２７】論理図５０２を実現し、ｄｉ／ｄｔを制限
するための回路を与えるために、この発明の回路５００
は３つのトライステートバッファ５４０、５５０および
５６０を含み、これらのバッファは３つの遅延部５１
０、５２０および５３０によってそれぞれ駆動される。
これらの部のコンポーネントおよびその動作を以下に説
明する。

【００２８】１．遅延部５１０、５２０および５３０ ＤＩＮおよびＥＩＮ信号は第１の遅延部５１０によって
受信される。第１の遅延部５１０は遅延素子５１２を使
用してＤＩＮ信号を遅延させ、一方ＥＩＮ信号は素子５
１４を使用して遅延される。遅延素子５１２は直列に接
続された２つのインバータ５１２ａおよび５１２ｂなら
びに２００オームの抵抗器５１２ｃを含む。遅延素子５
１４は素子５１２と同一である。

【００２９】抵抗器５１２ｃは２つのインバータ５１２
ａおよび５１２ｂと直列に使用され、処理のばらつきを
相殺してより平滑な出力ｄｉ／ｄｔを与える。この処理
のばらつきによりインバータ５１２ａおよび５１２ｂの
トランジスタならびに第１のトライステートバッファ５
４０のトランジスタのためのゲート酸化物層の厚みのば
らつきを生じる。インバータ５１２ａおよび５１２ｂの
トランジスタのより薄い酸化物層はキャパシタンスを低
減し、ゆえに速度を上昇させるが、より厚い酸化物層は
速度低下をもたらす。インバータ５１２ａおよび５１２
ｂの遅延のばらつきにより、出力バッファ５００のｄｉ
／ｄｔの電位上昇が生じる。

【００３０】酸化物層の処理のばらつきを相殺するため
に、インバータ５１２ａおよび５１２ｂと直列に抵抗器
５１２ｃが利用される。より薄い酸化物層がインバータ
５１２ａおよび５１２ｂのキャパシタンスを減少させ、
その速度を上昇させるのと異なり、より薄い酸化物層は
第１のトライステートバッファ５４０の入力の寄生容量
を増大させる。トライステートバッファ５４０の入力で
寄生容量と組合せて作用する抵抗器５１２ｃは速度を減
じるＲＣ時間遅延を形成し、インバータ５１２ａおよび
５１２ｂの速度上昇を相殺する。酸化物の厚みが増す
と、インバータ５１２ａおよび５１２ｂは速度を減じる
が、抵抗器５１２ｃおよびトライステートバッファ５４
０の寄生入力容量から生じるＲＣ遅延は速度を上昇させ
る。このように、インバータ５１２ａおよび５１２ｂと
直列の抵抗器５１２ｃを使用することによって、処理の
ばらつきによるｄｉ／ｄｔの上昇が妨げられる。

【００３１】第１の遅延部５１０の出力はまた第２の遅
延部５２０へ送られ、この第２の遅延部は第１の遅延部
５１０と同様に、２組の直列に接続された２つのインバ
ータと２００オームの抵抗器とを含む。第１の遅延部５
１０の回路と同様に、第２の遅延部５２０はインバータ
と直列の抵抗器を含み、ゲート酸化物層の処理のばらつ
きを相殺する。

【００３２】第２の遅延部５２０の出力はまた第３の遅
延部５３０に送られ、第３の遅延部もまた第１および第
２の遅延部５１０および５２０と同様に、２組の直列に
接続されたインバータと２００オームの抵抗器とを含
み、抵抗器は処理のばらつきを相殺するために使用され
る。

【００３３】２．トライステートバッファ部５４０、５
５０および５６０ 第１の遅延部５１０の出力は第１のトライステートバッ
ファ５４０への入力になる。第１のトライステートバッ
ファ５４０はｐチャネルプルアップトランジスタ５４１
およびｎチャネルプルダウントランジスタ５４２を含
む。プルアップトランジスタ５４１のソースはＶＤＤＢ
またはＶＤＤ３Ｂに接続され、そのドレインは出力バッ
ファ５００の出力（ＯＵＴ）を形成するトランジスタ５
４２のドレインに接続される。トランジスタ５４２のソ
ースはＶＳＳＢまたはＶＳＳ３Ｂに接続される。

【００３４】プルアップトランジスタ５４１のゲートは
ＮＡＮＤゲート５４３の出力に接続され、ＮＡＮＤゲー
ト５４３の入力は第１の遅延部５１０の出力に接続され
る。プルダウントランジスタ５４２のゲートはＮＯＲゲ
ート５４４の出力に接続され、ＮＯＲゲート５４４の入
力は第１の遅延部５１０の出力に接続されるが、ＥＩＮ
出力はインバータ５４５によって反転される。

【００３５】トランジスタ５４６および５４７はプルア
ップトランジスタ５４１およびプルダウントランジスタ
５４７のターンオンまたはターンオフ時に電流の増大を
遅くするために与えられ、それによって出力（ＯＵＴ）
上のｄｉ／ｄｔを増大させる電流スパイクを低減する。
トランジスタ５４６はＮＡＮＤゲート５４３のプルアッ
プトランジスタと関連して動作し、一方トランジスタ５
４７はＮＯＲゲート５４４のプルダウントランジスタと
関連して動作する。ｐチャネルトランジスタ５４６のソ
ースはＶＤＤ３ＢまたはＶＤＤＢに接続され、ドレイン
はプルアップトランジスタ５４１の入力に接続される。
トランジスタ５４６のゲートは第１の遅延部５１０のＤ
ＩＮ出力に接続される。ｎチャネルトランジスタ５４７
のソースはＶＳＳ３ＢまたはＶＳＳＢに接続され、ドレ
インはプルダウントランジスタ５４２の入力に接続され
る。トランジスタ５４７のゲートは第１の遅延部５１０
のＤＩＮ出力に接続される。

【００３６】第２の遅延回路５２０の出力は第２のトラ
イステートバッファ５５０の入力に送られる。第２のト
ライステートバッファ５５０は第１のトライステートバ
ッファ５４０に類似の回路コンポーネントを有し、入力
は第１のトライステートバッファ５４０が第１の遅延部
５１０に接続されるのと同じ態様で第２の遅延部５２０
のＤＩＮおよびＥＩＮ出力に接続され、出力は第１のト
ライステートバッファ５４０と同じ態様でＯＵＴに接続
される。

【００３７】第３の遅延部５３０の出力は第３のトライ
ステートバッファ５６０に与えられる。第３のトライス
テートバッファ５６０は第１および第２のトライステー
トバッファ５４０および５５０に類似の回路コンポーネ
ントを有し、入力は第１および第２のトライステートバ
ッファ５４０および５５０が第１および第２の遅延部５
１０および５２０に接続されるのと同じ態様で第３の遅
延部５３０のＤＩＮおよびＥＩＮ出力に接続され、出力
は第１および第２のトライステートバッファ５４０およ
び５５０と同じ態様でＯＵＴに接続される。

【００３８】３．電流を涌出させる出力バッファ５００
を使用した動作 動作において、まずハイＯＵＴ信号が与えられる場合を
みる。したがって、ＤＩＮ信号およびＥＩＮ信号の双方
がハイに切換えられていると仮定する。ＤＩＮおよびＥ
ＩＮがハイの状態で、第１の遅延部５１０の出力はハイ
になり、ＮＡＮＤゲート５４３およびＮＯＲゲート５４
４の双方の出力をローにする。さらにＤＩＮがハイの状
態で、トランジスタ５４６はターンオフし、一方トラン
ジスタ５４７はターンオンする。ＮＡＮＤゲート５４３
の出力がローであり、トランジスタ５４６がオフの状態
で、プルアップトランジスタ５４１はターンオンし、出
力（ＯＵＴ）をハイにする。ＮＯＲゲート５４４の出力
がローであり、トランジスタ５４７がオンの状態では、
プルダウントランジスタ５４２はオフのままである。

【００３９】第２の遅延部５２０による短い時間遅延の
後、第２のトライステートバッファ５５０のプルアップ
トランジスタ５５１はターンオンし、出力（ＯＵＴ）に
電流を付加的に与える。再び、第３の遅延部５３０によ
る別の短い遅延の後、第３のトライステートバッファ５
６０のプルアップトランジスタ５６１はターンオンし、
出力（ＯＵＴ）に付加的な電流を与える。

【００４０】図６は図５に示される遅延部５１０、５２
０および５３０を有する３つの別個のトライステートバ
ッファ５４０、５５０および５６０を使用することによ
って、どのようにｄｉ／ｄｔの減少が達成されるかを例
示する。曲線６０２は電流レベルＡに到達するように設
計された単一のトライステートバッファを使用する出力
バッファの電流（Ｉ）対時間（ｔ）の変化を表わす。出
力が図５に示される遅延部５２０および５３０によって
遅延された状態で３つの別個のトライステートバッファ
５４０、５５０および５６０を使用することによって、
より長い時間をかけて、曲線６０４を点Ｂで同じ電流レ
ベルに到達するように、したがってｄｉ／ｄｔを減少さ
せるように維持することが可能である。トランジスタサ
イズは図５の出力バッファ回路５００に対して示されて
いることに注意されたい。このサイズはトライステート
バッファ５４１、５５１および５６１のプルアップトラ
ンジスタが徐々にサイズが大きくなり、やはり徐々に電
流が上昇し、ｄｉ／ｄｔを減少させることを可能にする
ことを示す。

【００４１】図６のボックス６０６の破線によって示さ
れる、ｄｉ／ｄｔを増大させる電流スパイクは、第２お
よび第３のトライステートバッファ５５０および５６０
のターンオンの間に生じ得る。この発明の回路５００は
各トライステートバッファにおいて５４６および５４７
のようなトランジスタを使用することによって電流スパ
イクを防ぎ、これらのトランジスタは、上述のように、
ターンオン時の各トライステートバッファの電流の上昇
を遅くする。

【００４２】４．電流を吸込む出力バッファ５００を使
用する動作 次にローＯＵＴ信号が与えられる場合をみる。まずＤＩ
Ｎ信号はローに切換わり、ＥＩＮ信号はハイのままであ
ると仮定する。ＤＩＮがローであり、ＥＩＮがハイの状
態で、遅延部５１０はＮＡＮＤゲート５４３およびＮＯ
Ｒゲート５４４の双方の出力をハイに切換える類似の信
号を与える。さらに、トランジスタ５４６はターンオン
し、一方トランジスタ５４７はターンオフする。ＮＯＲ
ゲート５４４の出力がハイであり、トランジスタ５４７
がオフの状態で、プルダウントランジスタ５４２はター
ンオンし、出力（ＯＵＴ）上の電流を吸込む。ＮＡＮＤ
ゲート５４３の出力がハイであり、トランジスタ５４６
がオンの状態で、プルアップトランジスタ５４６はター
ンオフする。３つの別々のトライステートバッファ部
に、順にサイズが大きくなっていく、それぞれの遅延後
にターンオンするプルダウントランジスタ５４２、５５
２および５６２を設けることによって、吸込まれた電流
は必要とされる量まで徐々に増大し、ｄｉ／ｄｔおよび
グラウンドバウンスを低減する。

【００４３】３つのトライステートバッファ５４０、５
５０および５６０の各々の、５４６および５４７などの
トランジスタはまた、付加的なトライステートバッファ
状態がローに切換わった場合に、ちょうどそれらが上述
のようにハイに切換わった場合のように、ｄｉ／ｄｔの
低減を可能にする。５４７などのトランジスタは５４４
などのＮＯＲゲートのプルダウントランジスタと関連し
て動作し、５４２などのプルダウントランジスタがター
ンオンしているときに時間に対する電流の減少（ｄｉ／
ｄｔ）を可能にし、それによって図３のアナログ部３０
２のグラウンドバウンスを低減し、ノイズを制限する。

【００４４】トライステートバッファ５４０、５５０お
よび５６０の各々の、５４６および５４７などのトラン
ジスタはまた、出力（ＯＵＴ）がハイからローへ、また
はローからハイへ遷移する場合のクローバー効果を防
ぐ。第２および第３の遅延素子５２０および５３０は第
２および第３のトライステートバッファ５５０および５
６０のプルアップトランジスタ５５１および５６１のタ
ーンオフを遅延させるので、プルアップトランジスタ５
５１および５６１がオンのままであれば、プルダウント
ランジスタ５４２が電流を吸込もうとするときにクロー
バー効果が発生し得る。トランジスタ５４６および５４
７などのトランジスタはしたがって図５に示されるよう
にサイズ決めされ、トランジスタ５４２のターンオンを
遅延させ、そのようなクローバー効果を防ぐ。５４６お
よび５４７などのトランジスタは、トライステートバッ
ファ出力がハイからローに切換わる場合、およびローか
らハイへ切換わる場合の双方においてそのようなクロー
バー効果を防ぐ。

【００４５】このように、この発明の組合されたイーサ
ネット−ＳＣＳＩコントローラで出力バッファ回路５０
０を使用することによって、電流の変化の速度（ｄｉ／
ｄｔ）は涌出された電流のノイズを低減するとともに、
吸込まれた電流のグラウンドバウンスを制限するように
制御される。

【００４６】３．３または５．０のいずれのボルト出力
が必要とされるかを自動感知するための機構を与えるこ
と、およびそのような自動感知に従って出力を与えるこ
とを含む、出力バッファ回路５００を向上させるための
さらなる情報は、同日に提出されたウー（Wu）他によ
る、「自動感知回路および信号バスとインターフェース
するための方法」と題された特許出願において開示され
ており、この出願を引用により援用する。

【００４７】［Ｃ．コンポーネントのトポロジカルな構
成］図３のアナログ回路３０２で生じるノイズの別の源
はデジタル制御回路３０４を流れる電流である。図７に
例示されるように、そのようなノイズを低減するため
に、この発明は電流密度が矢印７００によって示される
ようにアナログ回路３０２から離れる方向に増大するよ
うに、デジタル制御回路３０４のコンポーネントをトポ
ロジカルに構成する。加えて、アナログ回路３０２はデ
ジタル回路からのノイズを防ぐようにトポロジカルに構
成される。デジタル回路の電流の流れによるノイズを低
減するための回路の構成を以下に説明する １．チップ回路の全体的な構成 図８は組合されたイーサネット−ＳＣＳＩコントローラ
を含む集積化された回路チップ８００のスケールレイア
ウトを示す。チップ８００は各辺が約３００から４００
ミルであり、その回路を規定するために０．８ミクロン
の二重金属処理が使用される。領域８０１、８０３、８
０５および８０７の周りはそれらをより強調するように
白く帯状に塗られている。チップダイはパッケージ３０
２に実装された場合回路側を下に向ける。したがって、
図８のピンアウトは図３に示されたものの鏡像である。
ピン番号９９のためのボンディングパッドは、たとえ
ば、図８に示されたレイアウトの左端の一番上近くに位
置決めされ、一方ピン番号９９のための対応のボンディ
ングパッドは（ＸＴＡＬ２）図３に示されたパッケージ
ピンアウトの右端の一番上近くに位置決めされる。

【００４８】イーサネットアナログ領域８０１とイーサ
ネットデジタル制御領域８０３との組合せは一般に図８
の正方形の形状を規定し、領域８０１はその正方形の形
状の左上の象限を規定する。領域８０１は図３のアナロ
グ回路３０２に対応する。ＳＣＳＩデジタル制御領域８
０５はその長辺が下でイーサネットデジタル制御領域８
０３の底に隣接する矩形として位置決めされる。ＰＣＩ
デジタル制御領域８０７はその長辺が右に延び、イーサ
ネットデジタル制御領域８０３およびＳＣＳＩデジタル
制御領域８０５の双方の右辺に隣接する矩形として位置
決めされる。図３のデジタル出力バッファ３０６に対応
するデジタルＩ／Ｏバッファ８０９は、デジタル制御領
域８０５から８０７の周縁のあたりに位置決めされる。

【００４９】２．ＶＤＤラインの配線 図９は、アナログ領域８０１のノイズを低減するように
構成されたイーサネットアナログ領域８０１およびイー
サネットデジタル領域８０３のソース電力線の構成を示
す。図示されるように、別々のＤＶＤＤピンパッド８４
および１０４はイーサネットデジタル領域８０３に電力
を運ぶ。電力はアナログ領域８０１から最も離れたイー
サネットデジタル領域８０３の周囲に沿う電力分布ライ
ン９０２上でＤＶＤＤパッド８４および１０９から与え
られる。電力が図示されるように電力分布ライン９０２
から回路９０６へと分布され、最大電流密度がアナログ
領域８０１から離れたところで最大になることを可能に
する。電力分布ライン９０２の代わりに破線９０４に沿
って電力を分布することによって、電流密度はアナログ
領域８０１により近いところで最大になる。

【００５０】イーサネットデジタル回路の電流の基板を
介する感度のよいアナログコンポーネントへの抵抗結合
によって、アナログ領域８０１の回路コンポーネントに
ノイズが発生する。より大きな電流密度を有することに
よって、特にアナログ回路の隣に配置された電力分布ラ
イン９０２によって伝えられる電流で、基板を介する結
合によってアナログコンポーネントに大きなノイズが生
じ得る。このように、電力分布ライン９０２をアナログ
回路８０１から離れたイーサネットデジタル回路８０３
の周囲近くに配置することによって、ノイズは低減され
る。

【００５１】イーサネットデジタル領域８０３とアナロ
グ領域８０１のコンポーネントとの間の基板を介するノ
イズ結合もまた、アナログ電力分布ライン９０８の配線
によって低減される。アナログ電力分布ライン９０８は
図示されるようにＡＶＤＤピンパッド９１、９６、１０
３および１０８に接続される。アナログ電力分布ライン
９０８はアナログ回路８０１の周囲に配線され、基板を
介するイーサネットデジタル部８０３からその中に配置
された感度のよいアナログコンポーネントへの電流結合
に対するバリアを与える。

【００５２】３．ＶＳＳ部の構成 図９はまた出力バッファならびにそれらの支持するＶＳ
ＳＢおよびＶＳＳ３Ｂ接続のためのレイアウトがイーサ
ネットアナログ部８０１のノイズを低減するようにデジ
タルＩ／Ｏバッファ部８０９の構成を例示する。図９に
示されるように、分離されたｐウェル９１１−９１８は
デジタルＩ／Ｏバッファ部８０９に設けられる。ｐウェ
ル９１１−９１８の各々はＶＳＳ３Ｂピンとそれらの対
応の出力バッファの部分との接続を支持し、各ｐウェル
９１１−９１８はそれぞれ図３の対応の部３１１−３１
８のピンに接続された構造を支持する。別の分離された
ｐウェル９２０がＶＳＳＢピンおよびそれらの対応のＳ
ＣＳＩ出力バッファの部分を支持するために設けられ、
ｐウェル９２０は図３の部３２１、３２２および３２３
のピンに接続された構造を支持する。

【００５３】ＶＳＳＢおよびＶＳＳ３Ｂピンならびにそ
れらが支持する出力バッファのコンポーネントに別個の
ｐウェル９１１−９１８および９２０を与えることによ
って、ノイズの分離が可能である。ノイズをさらに分離
するために、ｐウェル９１１−９１８の各々はパッド９
３０によって例示される、その中央に配置されたＶＳＳ
３Ｂピン接続を備える。加えて、ｐウェルの中心のＶＳ
Ｓ３Ｂピンによって支持された出力バッファ回路ｎチャ
ネルトランジスタがｐウェル領域に設けられる。

【００５４】ノイズをさらに低減するために、ｐウェル
はできるだけ小さくされ、リード長および関連のグラウ
ンドバウンスを最小限にするようにそのＶＳＳ３Ｂピン
にできるだけ近く配置される。さらに、ｐウェルによっ
て支持される出力バッファの残りの部分はｐウェルにで
きるだけ近く位置決めされ、Ｉ／ＯパッドおよびＶＳＳ
３Ｂピンを支持する。

【００５５】図８のイーサネットインタフェースピンは
正方形形状のダイの１つの角のあたりに位置決めされ、
ＰＣＩインタフェースピンは対角線上で対向した第２の
角のあたりに、イーサネットピンから間隔をおいて位置
決めされることに注意されたい。これは通常アクティブ
のＰＣＩローカルバスからのノイズが感度のよいアナロ
グ回路へ結合することを制限するためである。最大の切
換ノイズを発生することが予想される出力バッファ、つ
まりＡＤ［３１：０］、ＣＢ／Ｅ［３：０］およびＰＡ
Ｒピンに接続された大ＰＣＩ出力バッファはアナログ回
路３０１からできるだけ離れて位置決めされるように配
列されることに特に注意されたい。

【００５６】ＰＣＩ出力バッファは最高の切換周波数
（たとえば３３ＭＨｚ）で動作するので最大のノイズを
発生し、そのようなＰＣＩ出力バッファは各々比較的大
量の電流（たとえばピンあたり４４ｍＡ）を涌出させる
とともに、比較的大量の電流を吸込む。ＳＣＳＩ出力バ
ッファはＰＣＩ出力バッファほど多くの電流を涌出させ
ず、かつＳＣＳＩ出力バッファは比較的大量の電流を吸
込むが、切換周波数がより低いのでＰＣＩバッファほど
多くのノイズを生じない。したがって、ＰＣＩ出力バッ
ファ９１１−９１８のためのｐウェルは別個に設けら
れ、一方ＳＣＳＩ出力バッファに対しては単一のｐウェ
ル９２０が設けられる。

【００５７】Ｄ．ＳＣＲを使用する電源ラインの分離 図８に示された回路のレイアウトは、別個の電源が異な
る部に対して設けられているという点でユニークなもの
である。第１の組のＡＶＳＳピンおよびＡＶＤＤピンは
それぞれアナログ信号領域８０１に接地および電力を供
給するために設けられる。第２の別の組のＤＶＳＳピン
およびＤＶＤＤピンはそれぞれイーサネットデジタル部
８０３に接地および電力を供給するために設けられる。
第３の別の組のＶＳＳピンおよびＶＤＤピンはデジタル
領域８０５および８０７の残りの部分に接地および電力
を供給するために設けられる。第４の組のＶＳＳ３Ｂピ
ンおよびＶＤＤ３ＢピンはそれぞれＰＣＩインタフェー
ス領域の出力バッファに接地および正電位を供給するた
めに設けられる。最後に、第５の別の組のＶＳＳＢピン
およびＶＤＤＢピンはそれぞれＳＣＳＩインタフェース
領域の出力バッファに接地および電力を供給するために
設けられる。

【００５８】このように、統合された回路チップ８００
上には、それぞれＶＤＤ３Ｂ、ＶＤＤＢ、ＤＶＤＤ、Ｖ
ＤＤ、およびＡＶＤＤピンへの電源ライン接続を有す
る、５つの相対的に独立した電力分布ネットワークがあ
る。これらの５つの電力分布ネットワークは図１０のラ
イン１００１−１００５によって表わされる。電力がす
べてのライン１００１−１００５に適切に供給されて、
デジタル電源からアナログ電源へのノイズ結合を低減す
れば、この発明は図１０でＳＣＲと付されたボックスに
よって示される切換装置を使用して、それぞれの電力分
布ネットワーク１００１−１００５をお互いから分離す
る。

【００５９】電源を分離することによって、新しい電位
問題が生じるが、それについて一例として説明する。電
力がＡＶＤＤライン１００１に偶然与えられ、ＤＶＤＤ
ライン１００２には与えられないと仮定されたい。これ
が起こり得るのは、たとえばある領域の電源が遅れてオ
ンに切換えられる場合である。ＤＶＤＤライン１００２
をパワーアップしないことによって、チップ８００のイ
ーサネットアナログ領域８０１の回路は損傷を受けるか
もしれない。そのような損傷が生じるのは、チップ８０
０内で逆バイアスされると思われた１つ以上のＰＮ接合
が、電源から電力を受取ると思われたＮ領域がまだター
ンオンしないためにそのようにバイアスされず、必要と
される電位にならないためである。チップ８００に対す
る損傷は、逆バイアスされていないＰＮ接合を過剰の電
流が流れるために生じ得る。

【００６０】そのようなチップ損傷を防ぐために、この
発明は、ライン１００１−１００５によって表わされた
正の電力ライン間に形成されたＳＣＲと付されたボック
スによって表わされる、バックツーバックＳＣＲ（シリ
コン制御整流器）を使用して、領域１００１−１００５
を分離する。ＳＣＲによってチップ動作中に逆バイアス
されることが意図されたすべてのＰＮ接合が確実にその
ようにバイアスされる。ＳＣＲはライン１００１−１０
０５のいずれか２つの間に電圧差が現れた場合に、ラッ
チアップまたは導電状態になるように構成される。これ
は、たとえば１つの電源が遅れてオンに切換わる場合の
ように、１つのライン１００１−１００５が別のライン
が電力を受けないにもかかわらず電力を受ける場合で
も、適切な接合逆バイアスレベルがチップ８００全体に
わたって確実に維持されるようにするためである。他の
オンチップ領域にいくらかの電力を同時に与えることな
くパワーアップされ得る領域はない。

【００６１】一方、一旦電力がすべてのライン１００１
−１００５に適切に供給されると、ＳＣＲはターンオフ
するか、またはラッチアップしない。ＳＣＲはオフのま
まであり、アナログおよびデジタル回路領域１００１−
１００５の電力分布ライン間の分離を与える。ソース電
源ライン間にＳＣＲを形成するための面積効率のよい方
法が図１１に示される。当該技術分野で周知のように、
寄生ＳＣＲはＰＮＰＮ隣接領域のシーケンスが見られる
ところではどこでもできてしまう傾向にある。ＰＮＰＮ
シーケンスは図１２に示されるようにインターロックさ
れたＰＮＰトランジスタおよびＮＰＮトランジスタと等
価である。十分な浮遊電流がＰＮＰおよびＮＰＮトラン
ジスタのいずれかのベース−エミッタ接合を横切ると、
ラッチアップが誘発される。ラッチアップを回避するた
めに、可能な場合にはＰＮＰおよびＮＰＮトランジスタ
の一方または双方のベース−エミッタ接合を横断してシ
ョートストラップを置くことが通例である。そうするこ
とが可能ではないところでは、ＮＰＮシーケンスの２つ
のＮの間の空間Ｄ１および／またはＰＮＰシーケンスの
２つのＰの間の空間Ｄ２は十分に大きくされ、その領域
の導電性が調整されて、ラッチアップのリスクを最小限
にする。

【００６２】この発明のバックツーバックＳＣＲの組の
各ＳＣＲは伝統的な設計ルールを破ることによって形成
される。図１１において、領域１１１１、１１２１、お
よび１１１２はＮバルク基板のバルク１１３０に埋込ま
れたＮＰＮシーケンスを規定する。領域１１２１、１１
１２、および１１２２はＰＮＰシーケンスを規定する。
Ｐ＋領域１１２２はＰウェル１１４０に埋込まれ、正の
電源ラインＶｄｄ２にストラップされる。Ｎ＋領域１１
１１は正の電源ラインＶｄｄ１にストラップされる。Ｐ
＋領域はＶｄｄ１に短絡されないことに注意されたい。
Ｖｄｄ１およびＶｄｄ２は電圧ＡＶＤＤ、ＤＶＤＤ、Ｖ
ＤＤ、ＶＤＤＢおよびＶＤＤ３Ｂのいずれか２つの電圧
を表わす。

【００６３】ＮＰＮシーケンス１１１１−１１２１−１
１１２の２つのＮ領域１１１１および１１１２間の空間
Ｄ１、および／またはＰＮＰシーケンス１１２１−１１
１２−１１２２の２つのＰ領域１１２１および１１２２
間の空間Ｄ２は十分小さくされ、その領域の導電性は適
切に調整されて、Ｖｄｄ１とＶｄｄ２との間の差が予め
規定されたしきい値を超えた場合は確実にラッチアップ
が生じるようにされる。

【００６４】図１２に示されるように、図１１に示され
たそれぞれの距離Ｄ１およびＤ２はバルク基板１１３０
を介する等価の抵抗経路Ｒ１およびＲ２を規定する。Ｒ
１およびＲ２の抵抗値はリソグラフィおよび／またはド
ーピング濃度の選択によって調整され、ＳＣＲのトリガ
しきい値を所望のレベルに設定する。

【００６５】このように、この発明はＳＣＲなどの複数
の切換装置をチップ８００の他の態様では分離された電
力分布ネットワーク間に与え、２つ以上の他の態様では
分離されたネットワークの電圧間の差が過剰になったと
きを検知し、かつ過剰の電圧差が発生した場合には、ネ
ットワーク間に導電経路を形成する。

【００６６】この発明を上に詳細に説明したが、これは
この発明をどのように製造しかつ使用するかを当業者に
教示するためのものに過ぎない。前掲の特許請求の範囲
によって規定されるこの発明の範囲内には多くの変更が
ある。たとえば、この発明の統合されたイーサネット−
ＳＣＳＩコントローラはＰＣＩローカルバスを介してプ
ロセッサ／メモリシステムとインタフェースするものと
して開示されているが、プロセッサ／メモリシステムへ
のインタフェースのために他のバス構造を使用してもよ
い。加えて、ノイズの低減のために記載されたこの発明
のコンポーネントおよびコンポーネントの構成は、組合
されたイーサネット−ＳＣＳＩコントローラを使った応
用が説明されたが、これらのコンポーネントは他の装置
でも使用され得る。

【００６７】［付録Ａ］ ピンの説明 ＰＣＩインタフェース ＡＤ［３１：００］ アドレスおよびデータ入力／出力 これらの信号は同じＰＣＩピン上で多重化される。トラ
ンザクションの第１のクロックの間、ＡＤ［３１：０
０］は物理バイトアドレス（３２ビット）を含む。後続
のクロックの間、ＡＤ［３１：００］はデータを含む。
バイト順序はデフォールトではリトルエンディアンであ
る。ＡＤ［０７：００］は最下位バイトとして定義さ
れ、ＡＤ［３１：２４］は最上位バイトとして定義され
る。ＦＩＦＯデータ転送のために、イーサネット−ＳＣ
ＳＩコントローラはビッグエンディアンバイト順序にプ
ログラム可能である。

【００６８】トランザクションのアドレス段階の間、イ
ーサネット−ＳＣＳＩコントローラがバスマスタである
場合には、ＡＤ［３１：２］はアクティブＤＷＯＲＤ
（倍長語）をアドレス指定する。イーサネット−ＳＣＳ
Ｉコントローラはリニアバーストオーダを示すアドレス
段階の間、常にＡＤ［１：０］を’００’に駆動する。
イーサネット−ＳＣＳＩコントローラがバスマスタでな
い場合、ＡＤ［３１：００］ラインは継続的にモニタさ
れ、アドレス一致がＩ／Ｏスレーブ転送に対して存在す
るかどうか決定する。

【００６９】トランザクションのデータ段階の間、ＡＤ
［３１：００］はバスマスタ書込およびスレーブ読出動
作を実行する場合のイーサネット−ＳＣＳＩコントロー
ラによって駆動される。ＡＤ［３１：００］上のデータ
は、バスマスタ読出およびスレーブ書込動作を実行する
場合のイーサネット−ＳＣＳＩコントローラによってラ
ッチされる。

【００７０】ＲＳＴがアクティブの場合、ＡＤ［３１：
００］はＮＡＮＤツリーテストのための入力である。

【００７１】Ｃ／ＢＥ［３：０］ バスコマンドおよびバイトイネーブル これらの信号は同じＰＣＩピン上で多重化される。トラ
ンザクションのアドレス段階の間、Ｃ／ＢＥ［３：０］
はバスコマンドを定義する。データ段階の間、Ｃ／ＢＥ
［３：０］はバイトイネーブルとして使用される。バイ
トイネーブルはどの物理バイトレーンが意味のあるデー
タを運ぶかを定義する。Ｃ／ＢＥ０はバイト０（ＡＤ
［７：００］）に対するものであり、Ｃ／ＢＥ３はバイ
ト３（ＡＤ［３１：２４］）に対するものである。バイ
トイネーブルの機能はバイト順序モード（ＣＳＲ３、ビ
ット２）とは関係ない。

【００７２】ＲＳＴがアクティブの場合、Ｃ／ＢＥ
［３：０］はＮＡＮＤツリーテストのための入力であ
る。

【００７３】ＣＬＫ クロック この信号はＰＣＩバス上の、およびイーサネット−ＳＣ
ＳＩコントローラを含むそのバス上のすべてのＰＣＩ装
置のすべてのトランザクションのためのタイミングを与
える。すべてのバス信号はＣＬＫの立上がりエッジでサ
ンプリングされ、すべてのパラメータはこのエッジに対
して定義される。イーサネット−ＳＣＳＩコントローラ
は０から３３ＭＨｚの範囲にわたって動作する。

【００７４】ＲＳＴがアクティブの場合、ＣＬＫはＮＡ
ＮＤツリーテストのための入力である。

【００７５】ＤＥＶＳＥＬ デバイスセレクト この信号は、スレーブデバイスとしてのイーサネット−
ＳＣＳＩコントローラによってアクティブに駆動された
場合、マスタデバイスにイーサネット−ＳＣＳＩコント
ローラが現在のアクセスのターゲットとしてそのアドレ
スをデコードしたことを信号で知らせる。入力として、
この信号はバス上のいずれかのデバイスが選択されたか
どうかを示す。

【００７６】ＲＳＴがアクティブの場合、ＤＥＶＳＥＬ
はＮＡＮＤツリーテストのための入力である。

【００７７】ＦＲＡＭＥ サイクルフレーム この信号はイーサネット−ＳＣＳＩコントローラがバス
マスタである場合それによって駆動され、アクセスの開
始および持続時間を示す。ＦＲＡＭＥはアサートされて
バストランザクションが始まっていることを示す。ＦＲ
ＡＭＥはデータ転送が継続している間アサートされる。
ＦＲＡＭＥはトランザクションが最終データ段階に入っ
たときデアサートされる。

【００７８】ＲＳＴがアクティブの場合、ＦＲＡＭＥは
ＮＡＮＤツリーテストのための入力である。

【００７９】ＧＮＴＡ バスグラント この信号はＰＣＩバスへのアクセスがイーサネット−Ｓ
ＣＳＩコントローラに許可されたことを示す。

【００８０】ＲＳＴがアクティブの場合、ＧＮＴＡまた
はＧＮＴＢはＮＡＮＤツリーテストのための入力であ
る。

【００８１】ＧＮＴＢ バスグラント この信号はＰＣＩバスへのアクセスがイーサネット−Ｓ
ＣＳＩコントローラに許可されたことを示す。

【００８２】ＲＳＴがアクティブの場合、ＧＮＴＡまた
はＧＮＴＢはＮＡＮＤツリーテストのための入力であ
る。

【００８３】ＩＤＳＥＬＡ 初期化デバイスセレクト この信号はコンフィギュレーション読出および書込トラ
ンザクションの間２４のアドレスラインの代わりにイー
サネット−ＳＣＳＩコントローラのためのチップセレク
トとして使用される。

【００８４】ＲＳＴがアクティブの場合、ＩＤＳＥＬＡ
はＮＡＮＤツリーテストのための入力である。

【００８５】ＩＤＳＥＬＢ 初期化デバイスセレクト この信号はコンフィギュレーション読出および書込トラ
ンザクションの間イーサネット−ＳＣＳＩコントローラ
のためのチップセレクトとして使用される。

【００８６】ＲＳＴがアクティブの場合、ＩＤＳＥＬＢ
はＮＡＮＤツリーテストのための入力である。

【００８７】ＩＮＴＡ 割込リクエスト この信号はＤＭＡエンジンおよびＳＣＳＩコアの双方か
らの割込リクエストを組合せる。割込元はＤＭＡ状態レ
ジスタを読出すことによって決定可能である。状態レジ
スタが読出されるとこの信号はクリアされる。

【００８８】ＲＳＴがアクティブの場合、ＩＮＴＡはＮ
ＡＮＤツリーテストのための入力である。このときのみ
ＩＮＴＡは入力である。

【００８９】ＩＮＴＢ 割込リクエスト 以下の状態フラグ、つまり、ＢＡＢＬ、ＭＩＳＳ、ＭＥ
ＲＲ、ＲＩＮＴ、ＩＤＯＮ、ＲＣＶＣＣＯ、ＲＰＣＯ、
ＪＡＢ、ＭＰＣＯ、またはＴＸＳＴＲＴのうちの１つ以
上がセットされることを示す非同期アテンション信号で
ある。各状態フラグはＩＮＴＢアサーションの抑制を可
能にするマスクビットを有する。

【００９０】ＲＳＴがアクティブの場合、ＩＮＴＢはＮ
ＡＮＤツリーテストのための入力である。このときのみ
ＩＮＴＢは入力である。

【００９１】ＩＲＤＹ イニシエータレディ この信号はイーサネット−ＳＣＳＩコントローラの、マ
スタデバイスとしてトランザクションの現在のデータ段
階を完了する能力を示す。ＩＲＤＹはＴＲＤＹと関連し
て使用される。データ段階はＩＲＤＹおよびＴＲＤＹの
双方がアサートされたときに任意のクロックで完了され
る。書込中、ＩＲＤＹは有効データがＡＤ［３１：０
０］上に存在することを示す。読出の間、ＩＲＤＹはデ
ータがバスマスタとしてのイーサネット−ＳＣＳＩコン
トローラによって受領されることを示す。ＩＲＤＹおよ
びＴＲＤＹの双方が同時にアサートされるまで待ち状態
が挿入される。

【００９２】ＲＳＴがアクティブの場合、ＩＲＤＹはＮ
ＡＮＤツリーテストのための入力である。

【００９３】ＬＯＣＫ ロック ＬＯＣＫは複数転送を必要とする自動動作を示すために
現在のバスマスタによって使用される。

【００９４】スレーブデバイスとして、イーサネット−
ＳＣＳＩコントローラはいずれのマスタデバイスによっ
てもロックされ得る。別のマスタがイーサネット−ＳＣ
ＳＩをそれがロックされている間にアクセスしようとす
ると、イーサネット−ＳＣＳＩコントローラはＴＲＤＹ
がデアサートされた状態でＤＥＶＳＥＬおよびＳＴＯＰ
をアサートすることによって応答する（ＰＣＩ再試
行）。

【００９５】イーサネット−ＳＣＳＩコントローラはマ
スタとしてＬＯＣＫをアサートすることはない。

【００９６】ＲＳＴがアクティブの場合、ＬＯＣＫはＮ
ＡＮＤツリーテストのための入力である。

【００９７】ＰＡＲ パリティ パリティはＡＤ［３１：００］およびＣ／ＢＥ［３：
０］を横切る偶数パリティである。イーサネット−ＳＥ
ＳＩコントローラがバスマスタの場合、イーサネット−
ＳＣＳＩコントローラはアドレスおよび書込データ段階
の間パリティを発生する。それは読出データ段階の間パ
リティをチェックする。イーサネット−ＳＣＳＩコント
ローラがスレーブモードで動作し、かつ現在のサイクル
のターゲットである場合、イーサネット−ＳＣＳＩコン
トローラは読出データ段階の間パリティを発生する。イ
ーサネット−ＳＣＳＩコントローラはアドレスおよび書
込データ段階の間パリティをチェックする。

【００９８】ＲＳＴがアクティブの場合、ＰＡＲはＮＡ
ＮＤツリーテストのための入力である。

【００９９】ＰＥＲＲ パリティエラー この信号は、イーサネット−ＳＣＳＩコントローラがＡ
Ｄ［３１：００］ラインが入力である任意のデータ段階
の間にパリティエラーを検出した場合に、イーサネット
−ＳＣＳＩコントローラによって１つのＣＬＫの間アサ
ートされる。ＰＥＲＲピンはＰＣＩコマンドレジスタの
ＰＥＲＲＥＮ（ビット６）がセットされている場合にの
みアクティブである。

【０１００】イーサネット−ＳＣＳＩコントローラはバ
スマスタ書込サイクルの間ＰＥＲＲ入力をモニタする。
イーサネット−ＳＣＳＩコントローラは、パリティエラ
ーがターゲットデバイスによって報告されると、コンフ
ィギュレーションスペースの状態レジスタのデータパリ
ティ報告ビットをアサートする。

【０１０１】ＲＳＴがアクティブの場合、ＲＥＲＲはＮ
ＡＮＤツリーテストのための入力である。

【０１０２】ＲＥＱＡ バスリクエスト イーサネット−ＳＣＳＩコントローラはバスマスタにな
りたいことを示す信号としてＲＥＱＡピンをアサートす
る。一旦アサートされると、ＲＥＱＡはＧＮＴＡまたは
ＧＮＴＢがアクティブになるまでアクティブのままであ
る。

【０１０３】ＲＳＴがアクティブの場合、ＲＥＱＡはＮ
ＡＮＤツリーテストのための入力である。このときのみ
ＲＥＱＡは入力である。

【０１０４】ＲＥＱＢ バスリクエスト イーサネット−ＳＣＳＩコントローラはバスマスタにな
りたいことを示す信号としてＲＥＱＢピンをアサートす
る。一旦アサートされると、ＲＥＱＢはＧＮＴＡもしく
はＳＬＥＥＰのアサーション、ＳＴＯＰビットの設定、
またはＳ ＲＥＳＥＴポートへのアクセス（オフセット
１４ｈ）までアクティブのままである。

【０１０５】ＲＳＴがアクティブの場合、ＲＥＱＢはＮ
ＡＮＤツリーテストのための入力である。このときのみ
ＲＥＱＢは入力である。

【０１０６】ＲＳＴ リセット ＲＳＴがローにアサートされると、イーサネット−ＳＣ
ＳＩコントローラはタイプＨ＿ＲＥＳＥＴ（ＨＡＲＤＷ
ＡＲＥ＿ＲＥＳＥＴ）の内部システムリセットを実行す
る。ＲＳＴは最低３０ＣＬＫ周期の間保持されなければ
ならない。Ｈ＿ＲＥＳＥＴ状態にある間、イーサネット
−ＳＣＳＩコントローラはすべての出力をディスエーブ
ルまたはデアサートする。ＲＳＴはアサートまたはデア
サートされたときＣＬＫと非同期であってもよい。デア
サーションはギャランティクリーンおよびバウンスフリ
ーエッジと同期であることが好ましい。

【０１０７】ＲＳＴがアクティブの場合、ＮＡＮＤツリ
ーテストが可能化される。すべてのＰＣＩインタフェー
スピンは入力モードである。ＮＡＮＤツリーテストの結
果はＢＵＳＹ出力（ピン６２）上で観察できる。

【０１０８】ＳＥＲＲ システムエラー この信号は、イーサネット−ＳＣＳＩコントローラがそ
のＡＤ［３１：００］ラインが入力であるアドレス段階
の間にパリティエラーを検出する場合に、イーサネット
−ＳＣＳＩコントローラによって１つのＣＬＫの間アサ
ートされる。

【０１０９】ＳＥＲＲピンはＰＣＩコマンドレジスタの
ＳＥＲＲＥＮ（ビット８）およびＰＥＲＲＥＮ（ビット
６）がセットされている場合にのみアクティブである。

【０１１０】ＲＳＴがアクティブの場合、ＳＥＲＲはＮ
ＡＮＤツリーテストのための入力である。

【０１１１】ＳＴＯＰ ストップ スレーブの役割では、イーサネット−ＳＣＳＩコントロ
ーラはＳＴＯＰ信号を駆動して、バスマスタに現在のト
ランザクションを停止するように伝える。バスマスタの
役割では、イーサネット−ＳＣＳＩコントローラはＳＴ
ＯＰ信号を受取り、現在のトランザクションを停止す
る。

【０１１２】ＲＳＴがアクティブの場合、ＳＴＯＰはＮ
ＡＮＤツリーテストのための入力である。

【０１１３】ＴＲＤＹ ターゲットレディ この信号はイーサネット−ＳＣＳＩコントローラの選択
されたデバイスとしてのトランザクションの現在のデー
タ段階を完了する能力を示す。ＴＲＤＹはＩＲＤＹと関
連して使用される。データ段階はＴＲＤＹおよびＩＲＤ
Ｙの双方がアサートされたときにいずれのクロックに基
づいても完了される。読出の間、ＴＲＤＹは有効データ
がＡＤ［３１：００］上に存在することを示す。書込の
間、ＴＲＤＹはデータが受領されたことを示す。ＩＲＤ
ＹおよびＴＲＤＹの双方が同時にアサートされるまで待
ち状態が挿入される。

【０１１４】ＲＳＴがアクティブの場合、ＴＲＤＹはＮ
ＡＮＤツリーテストのための入力である。

【０１１５】イーサネットインタフェース ＬＮＫ ＬＩＮＫ状態 このピンはＬＥＤを駆動するために１２ｍＡを与える。
デフォールトでは、このピンは１０ＢＡＳＥ−Ｔインタ
フェース上のアクティブリンク接続を示す。このピンは
また他のネットワーク状態を示すためにもプログラム可
能である。ＬＮＫＳＴピン極性はプログラム可能である
が、デフォールトでは、これはアクティブローである。
このピンはＥＥＤＩ機能で多重化されることに注意され
たい。

【０１１６】ＬＥＤＰ ＬＥＤプリドライバ このピンはＥＥＤＯ機能と共有される。ＬＥＤ３として
機能する場合、このピン上の信号はＢＣＲ７を介してプ
ログラム可能である。デフォールトでは、ＬＥＤ３はア
クティブローであり、ネットワーク上の送信アクティビ
ティを示す。このピンに取付けられた外部回路に特に注
意しなければならない。もしＬＥＤ回路が直接このピン
に取付けられれば、やはりこのピンに取付けられるシリ
アルＥＥＰＲＯＭによって満たされないＩＯＬ要件を生
じるであろう。（このピンはマイクロワイヤシリアルＥ
ＥＰＲＯＭインタフェースのＥＥＤＯ機能で多重機能化
される。） したがって、ＥＥＰＲＯＭがこのシステムで使用される
間にこのピンが付加的なＬＥＤ出力として使用されるこ
とになれば、ＬＥＤ３ピンとＬＥＤ回路との間にはバフ
ァリングが必要である。このシステム設計にＥＥＰＲＯ
Ｍが何も含まれなければ、ＬＥＤ３信号はバファリング
なしに直接ＬＥＤに接続され得る。イーサネット−ＳＣ
ＳＩコントローラからのＬＥＤ３出力はこの場合にＬＥ
Ｄを駆動するために必要な１２ｍＡの電流を吸込むこと
が可能である。

【０１１７】ＬＥＤ１ ＬＥＤ１ このピンはＥＥＳＫ機能と共有される。ＬＥＤ１とし
て、このピンの機能および極性はＢＣＲ５を介してプロ
グラム可能である。デフォールトでは、ＬＥＤ１はアク
ティブローであり、ネットワーク上の受信アクティビテ
ィを示す。イーサネット−ＳＣＳＩコントローラからの
ＬＥＤ１出力はＬＥＤを直接駆動するために必要な１２
ｍＡの電流を吸込むことが可能である。

【０１１８】ＬＥＤ１ピンはまたＥＥＰＲＯＭ自動検出
の間にも使用され、ＥＥＰＲＯＭがイーサネット−ＳＣ
ＳＩコントローラマイクロワイヤインタフェースに存在
するか否かを決定する。ＲＳＴピンの後縁で、ＬＥＤ１
がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビットの
値を決定する。サンプリングされたハイの値はＥＥＰＲ
ＯＭが存在することを意味し、ＥＥＤＥＴは１にセット
される。サンプリングされたローの値はＥＥＰＲＯＭが
存在しないことを意味し、ＥＥＤＥＴは０にセットされ
る。

【０１１９】ＬＥＤ回路がこのピンに何も取付けられな
ければ、ＥＥＤＥＴセッティングを取除くために、プル
アップまたはプルダウン抵抗器を代わりに取付けなけれ
ばならない。

【０１２０】ＳＬＥＥＰ スリープ ＳＬＥＥＰがアサートされた（アクティブロー）の場
合、イーサネット−ＳＣＳＩコントローラはＳ＿ＲＥＳ
ＥＴタイプの内部システムリセットを実行し、電力節約
モードになる。（ＳＬＥＥＰアサーションによって生じ
るリセット動作はＢＣＲレジスタに影響を及ぼさな
い。）ＰＣＩインタフェース部はＳＬＥＥＰによって影
響されない。特に、ＰＣＩコンフィギュレーションスペ
ースへのアクセスは可能なままである。コンフィギュレ
ーションレジスタのいずれもがＳＬＥＥＰによってリセ
ットされない。イーサネット−ＳＣＳＩコントローラへ
のすべてのＩ／Ｏアクセスは結果としてＰＣＩターゲッ
トアボート応答を生じる。イーサネット−ＳＣＳＩコン
トローラはスリープモードにある間はＲＥＱをアサート
しない。ＳＬＥＥＰがアサートされると、すべての非Ｐ
ＣＩインタフェース出力はそれらの通常のＳ＿ＲＥＳＥ
Ｔ状態に置かれる。すべての非ＰＣＩインタフェース入
力はＳＬＥＥＰピンそれ自体を除いては無視される。Ｓ
ＬＥＥＰのデアサーションの結果起動となる。システム
は、内部アナログ回路が安定できるように、ＳＬＥＥＰ
信号のデアサーション後０．５秒の間イーサネット−Ｓ
ＣＳＩデバイスのネットワーク動作を開始することを控
えなければならない。

【０１２１】ＳＬＥＥＰコマンドが効力を発するために
はＣＬＫおよびＸＴＡＬ１入力の双方には有効クロック
信号がなければならない。ＲＥＱがアサートされている
間にＳＬＥＥＰがアサートされれば、イーサネット−Ｓ
ＣＳＩコントローラはＧＮＴＡまたはＧＮＴＢのアサー
ションを待つ。ＧＮＴＡまたはＧＮＴＢがアサートされ
ると、ＲＥＱ信号はデアサートされ、イーサネット−Ｓ
ＣＳＩコントローラは電力制約モードになる。

【０１２２】ＳＬＥＥＰピンは電源ランプアップの間ア
サートされてはならない。ＳＬＥＥＰがパワーアップ時
にアサートされることが所望されれば、システムは有効
ピンＲＳＴ動作の完了後３ＣＬＫサイクルまでＳＬＥＥ
Ｐのアサーションを遅延させなければならない。

【０１２３】ＸＴＡＬ１，ＸＴＡＬ２ ＸＴＡＬ１−クリスタル発振器入力 ＸＴＡＬ２−クリスタル発振器出力 クリスタル周波数はネットワークデータ速度を決定す
る。イーサネット−ＳＣＳＩコントローラは水晶の使用
を支持し、ＩＳＯ ８８０２─３（ＩＥＥＥ／ＡＮＳＩ
８０２．３）ネットワーク周波数許容誤差およびジッ
タ仕様書と互換性のある２０ ＭＨｚ周波数を発生す
る。

【０１２４】ネットワークデータ速度はクリスタル周波
数の２分の１である。ＸＴＡＬ１は外部ＣＭＯＳレベル
ソースを使用して代替的に駆動され、この場合ＸＴＡＬ
２は接続されないままにされなければならない。イーサ
ネット−ＳＣＳＩコントローラがコンマモード（comma
mode）にある場合、ＸＴＡＬ１から接地までに内部２２
ＫΩ抵抗器があることに注意されたい。外部ソースがＸ
ＴＡＬ１を駆動すれば、この抵抗器を駆動するためにい
くらかの電力が消費される。ＸＴＡＬ１がこのときロー
に駆動されると、電力消費は最小限にされる。この場
合、ＸＴＡＬ１はＳＬＥＥＰのアサーションおよびＲＥ
Ｑのデアサーション後少なくとも３０サイクルの間アク
ティブのままでなければならない。

【０１２５】 マイクロワイヤＥＥＰＲＯＭインタフェース ＥＥＣＳ ＥＥＰＲＯＭチップセレクト ＥＥＣＳ信号の機能はマイクロワイヤＥＥＰＲＯＭデバ
イスにそれがアクセスされていることを示すことであ
る。ＥＥＣＳ信号はアクティブハイである。これはＥＥ
ＰＲＯＭ全体の読出のコマンド部分の間にイーサネット
−ＳＣＳＩコントローラによって制御されるか、または
ＢＣＲ１９にビット２を書込むことによってホストシス
テムによって間接的に制御される。

【０１２６】ＥＥＤＩ ＥＥＰＲＯＭデータイン ＥＥＤＩ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／
ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスす
るために使用される。ＥＥＤＩは出力として機能する。
このピンはマイクロワイヤインタフェースプロトコルを
使用するシリアルＥＥＰＲＯＭに直接インタフェースす
るように設計される。ＥＥＤＩはマイクロワイヤＥＥＰ
ＲＯＭデータ入力ピンに接続される。ＥＥＤＩはＥＥＰ
ＲＯＭ全体の読出のコマンド部分の間にイーサネット−
ＳＣＳＩコントローラによって制御されるか、またはＢ
ＣＲ１９にビット０を書込むことによってホストシステ
ムによって間接的に制御される。

【０１２７】ＥＥＤＩはＬＮＫＳＴ機能と共有される。 ＥＥＤＯ ＥＥＰＲＯＭデータアウト ＥＥＤＯ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／
ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスす
るために使用される。このピンはマイクロワイヤインタ
フェースプロトコルを使用するシリアルＥＥＰＲＯＭに
直接インタフェースするように設計される。ＥＥＤＯは
マイクロワイヤＥＥＰＲＯＭデータ出力ピンに接続され
る。ＥＥＤＯは読出中ＥＥＰＲＯＭによって制御され
る。ＥＥＤＯはＢＣＲ１９ビット０を読出すことによっ
てホストシステムによって読出され得る。

【０１２８】ＥＥＳＫ ＥＥＰＲＯＭシリアルクロック ＥＥＳＫ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／
ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスす
るために使用される。このピンはマイクロワイヤインタ
フェースプロトコルを使用するシリアルＥＥＰＲＯＭに
直接インタフェースするように設計される。ＥＥＳＫは
マイクロワイヤＥＥＰＲＯＭクロックピンに接続され
る。ＥＥＳＫはＥＥＰＲＯＭ全体の読出中直接イーサネ
ット−ＳＣＳＩコントローラによって制御されるか、ま
たはＢＣＲ１９にビット１を書込むことによってホスト
システムによって間接的に制御される。

【０１２９】ＥＥＳＫピンはまたＥＥＰＲＯＭ自動検出
中、ＥＥＰＲＯＭがイーサネット−ＳＣＳＩコントロー
ラマイクロワイヤインタフェースに存在するか否かを決
定するためにも使用される。ＲＳＴ信号の後縁で、ＬＥ
Ｄ１がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビッ
トの値を決定する。サンプリングされたハイの値はＥＥ
ＰＲＯＭが存在することを意味し、ＥＥＤＥＴは１にセ
ットされる。サンプリングされたローの値はＥＥＰＲＯ
Ｍが存在しないことを意味し、ＥＥＤＥＴは０にセット
される。

【０１３０】ＥＥＳＫはＬＥＤ１機能と共有される。Ｌ
ＥＤ回路がこのピンに何も取付けられなければ、ＥＥＤ
ＥＴセッテングを取除くために、代わりにプルアップま
たはプルダウン抵抗器を取付けなければならない。

【０１３１】アタッチメントユニットインタフェース ＣＩ± 衝突イン イーサネット−ＳＣＳＩコントローラに衝突がネットワ
ークメディア上で検出されたことを信号で知らせる差分
入力対であり、これはＣＩ±入力がＩＳＯ ８８０２−
３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）規格に合うのに
十分な振幅およびパルス幅の１０ＭＨｚパターンで駆動
されることによって示される。擬似ＥＣＬレベルで動作
する。

【０１３２】ＤＩ± データイン ネットワークからマンチェスタ符号化データを伝えるイ
ーサネット−ＳＣＳＩコントローラへの差分入力対。擬
似ＥＣＬレベルで動作する。

【０１３３】ＤＯ±データアウト マンチェスタ符号化データをネットワークに送信するた
めのイーサネット−ＳＣＳＩコントローラからの差分出
力対。擬似ＥＣＬレベルで動作する。

【０１３４】ねじれた対インタフェース ＲＸＤ± １０ＢＡＳＥ−Ｔ受信データ １０ＢＡＳＥ−Ｔポート差動レシーバ。

【０１３５】ＴＸＤ± １０ＢＡＳＥ−Ｔ送信データ １０ＢＡＳＥ−Ｔポート差動ドライバ。

【０１３６】ＴＸＰ± １０ＢＡＳＥ−Ｔ先行ひずみ制御 これらの出力は１０ＢＡＳＥ−Ｔポート差動ドライバと
関連して送信先行ひずみ制御を与える。

【０１３７】ＳＣＳＩインタフェース ＳＤ［７：０］ ＳＣＳＩデータ これらのピンは双方向ＳＣＳＩデータバスとして定義さ
れる。

【０１３８】ＳＤＩＯＰ ＳＣＳＩデータパリティ このピンは双方向データパリティとして定義される。

【０１３９】ＭＳＧ メッセージ このピンはイニシエータモードのシュミットトリガ入力
である。

【０１４０】Ｃ／Ｄ コマンド／データ このピンはイニシエータモードのシュミットトリガ入力
である。

【０１４１】Ｉ／Ｏ 入力／出力 このピンはイニシエータモードのシュミットトリガ入力
である。

【０１４２】ＡＴＮ アテンション この信号はイニシエータモードの４８ｍＡ出力である。
この信号はデバイスがパリティエラーを検出したときに
アサートされる。また、この信号はあるコマンドを経て
アサートすることもできる。

【０１４３】ＢＳＹ ビジー ＳＣＳＩ入力信号として、この信号はシュミットトリガ
を有し、出力信号として、４８ｍＡドライブを有する。

【０１４４】ＳＥＬ セレクト ＳＣＳＩ入力信号として、この信号はシュミットトリガ
を有し、出力信号として、４８ｍＡドライブを有する。

【０１４５】ＲＳＴ リセット ＳＣＳＩ入力信号として、この信号はシュミットトリガ
を有し、出力信号として、４８ｍＡドライブを有する。

【０１４６】ＲＥＱ リクエスト これはイニシエータモードでシュミットトリガを有する
ＳＣＳＩ入力信号である。

【０１４７】ＡＣＫ アクノリッジ これはイニシエータモードで４８ｍＡドライブを有する
ＳＣＳＩ出力信号である。

【０１４８】その他 ＳＣＳＩ ＣＬＫ ＳＣＳＩクロック ＳＣＳＩクロック信号はすべての内部デバイスタイミン
グを発生するために使用される。この入力の最大周波数
は４０ＭＨｚであり、最小の１０ＭＨｚはＳＣＳＩバス
タイミングを維持するために必要である。

【０１４９】ＲＥＳＥＲＶＥ 予備＿接続してはならない このピン（＃１１６）は内部テスト論理のための予備で
ある。これは適切なチップ動作のために何にも接続して
はならない。

【０１５０】ＢＵＳＹ ＮＡＮＤツリーアウト この信号はＳＣＳＩバス信号ＢＳＹと論理的に等価であ
る。外部論理がＳＣＳＩバスアクティビティをモニタす
るために接続され得るように複製される。

【０１５１】ＮＡＮＤツリーテストの結果はＲＳＴがア
サートされるＢＵＳＹピン上で観察され、そうでなけれ
ば、ＢＵＳＹはＳＣＳＩバス信号ラインＢＳＹ（ピン６
４）の状態を反映する。

【０１５２】ＰＷＤＮ パワーダウンインジケータ この信号は、アサートされると、ＤＭＡ状態レジスタの
ＰＷＤＮ状態ビットをセットし、ホストに割込を送る。

【０１５３】電源ピン アナログ電源ピン ＡＶ_DD アナログ電力 イーサネット回路のアナログ部分に電力を供給するため
に使用される４つの電源ピンがある。

【０１５４】ＡＶ_SS アナログ接地 イーサネット回路のアナログ部分によって使用される２
つの接地ピンがある。

【０１５５】デジタル電源ピン ＤＶ_DD イーサネットデジタル電力 イーサネット回路のデジタル部分のための２つの接地ピ
ンがある。

【０１５６】ＤＶ_SS イーサネットデジタル接地 イーサネット回路のデジタル部分のための２つの電源ピ
ンがある。

【０１５７】Ｖ_DD デジタル電力 Ｖ_DDB およびＶ_DD3Bピンによって支持されないＳＣＳ
Ｉ、ＰＣＩデジタル回路およびＩ／Ｏバッファによって
使用される６つの電源ピンがある。

【０１５８】Ｖ_SS デジタル接地 内部デジタル回路によって使用される１２の接地ピンが
ある。ピン１１９はＣＬＫピンＩ／Ｏバッファに接地を
与える。ピン１１はＰＣＩ ＤＭＡ論理に接地を与え
る。ピン６２はＳＣＳＩ内部論理に接地を与える。ピン
６０は付加的な入力バッファに接地を与える。

【０１５９】Ｖ_DDB ＳＣＳＩ Ｉ／Ｏバッファ電力 ＳＣＳＩバス入力／出力バッファドライバによって使用
される４つの電源ピンがある。

【０１６０】Ｖ_SSB ＳＣＳＩ Ｉ／Ｏバッファ接地 以下のピン、つまり、ＳＤＩＯ［７：０］、ＳＤＩＯ
Ｐ、ＢＳＹ、ＡＴＮ、ＲＳＴ、ＳＥＬ、ＲＥＱ、ＡＯ
Ｌ、ＭＳＧ、ＡＤおよびＩＯに接続されたＳＣＳＩ入力
／出力バッファによって使用される８つの接地ピンがあ
る。

【０１６１】Ｖ_DD3B ＰＣＩ Ｉ／Ｏバッファ電力 ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピ
ンに接続されたＰＣＩ入力／出力バッファによって使用
される４つの電源ピンがある。

【０１６２】Ｖ_SS3B ＰＣＩ Ｉ／Ｏバッファ接地 ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピ
ンに接続されたＰＣＩ入力／出力バッファによって必要
とされる８つの接地ピンがある。

【図面の簡単な説明】

【図１】ＰＣＩローカルバスに接続されたイーサネット
アダプタボード、ＳＣＳＩアダプタボード、およびプロ
セッサ／メモリシステムの図である。

【図２】この発明の組合されたイーサネット−ＳＣＳＩ
コントローラのコンポーネントのブロック図である。

【図３】この発明の組合されたイーサネット−ＳＣＳＩ
コントローラを含む１３２ピンパッケージのためのピン
アウトを示す図である。

【図４】出力バッファからＶＳＳ３Ｂピンに電力を運ぶ
ためにどのように個々のラインが使用されるかを示す図
である。

【図５】この発明で使用される出力バッファのための回
路をその出力バッファのための論理図とともに示す図で
ある。

【図６】図５の出力バッファ回路の使用によって、どの
ようにｄｉ／ｄｔの減少が達成されるかを示す図であ
る。

【図７】電流密度がアナログ回路から離れる方向に増大
するようにデジタル制御回路がどのように構成されるか
を示す図である。

【図８】この発明の組合されたイーサネット−ＳＣＳＩ
コントローラを含む統合された回路チップのスケールレ
イアウトの図である。

【図９】イーサネットアナログおよびデジタル領域のソ
ース電力ラインの構成を示し、かつデジタルＩ／Ｏバッ
ファ回路の部分のレイアウトを示す図である。

【図１０】ＳＣＲ切換装置によって分離された、この発
明の５つの別々の電力分布ネットワークを示す図であ
る。

【図１１】ソース電源ラインの間でＳＣＲを形成するた
めの方法を示す図である。

【図１２】図１１のＰＮＰＮシーケンスが２つのトラン
ジスタとどのように等価であるかを表わす図であり、さ
らにトランジスタの構成に対する等価回路を示す図であ
る。

【符号の説明】

２００ ファーストＳＣＳＩ−２コア ２０２ バスマスタＤＭＡエンジン ２０４ ＰＣＩバスインタフェースユニット ２１０ ＤＭＡバッファ管理ユニット

Claims (6)

【特許請求の範囲】
1. 【請求項１】 単一の集積化回路チップ上に集積化され
   たＳＣＳＩコントローラおよびイーサネットコントロー
   ラを含む装置。
2. 【請求項２】 最大５つのアドレスまたはデータ出力バ
   ッファが単一のＶＳＳ３Ｂピンに接続されるように設け
   られた複数のＶＳＳ３Ｂピン接続をさらに含む、請求項
   １に記載の装置。
3. 【請求項３】 複数の接続ラインをさらに含み、各接続
   ラインは前記複数のＶＳＳ３Ｂピンの１つのＶＳＳ３Ｂ
   ピンに１つの入力バッファのみを接続する、請求項２に
   記載の装置。
4. 【請求項４】 前記出力バッファは３つのプルアップト
   ランジスタを含み、各プルアップトランジスタは前記出
   力バッファの出力電流の増大を制限するように時間遅延
   だけ分離されて可能化される、請求項１に記載の装置。
5. 【請求項５】 アナログ回路部分と、さらにデジタル制
   御回路部分とを含み、前記デジタル制御回路部分の電流
   密度は前記アナログ回路部分から離れる方向に増大す
   る、請求項１に記載の装置。
6. 【請求項６】 第１の電源を有するアナログ回路部分
   と、 第２の電源を有するデジタル制御回路部分と、 第３の電源を有するデジタルＩ／Ｏバッファ部分と、さ
   らに前記第１、第２および第３の電源を分離する複数の
   シリコン制御整流器とをさらに含む、請求項１に記載の
   装置。