JP3976803B2 - 単一の集積化回路チップ上に集積化されたｓｃｓｉコントローラおよびイーサネットコントローラを含む装置 - Google Patents
単一の集積化回路チップ上に集積化されたｓｃｓｉコントローラおよびイーサネットコントローラを含む装置 Download PDFInfo
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Description
【０００１】
【発明の分野】
この発明はＰＣＩ（周辺コンポーネント相互接続）ローカルバスとインタフェースするパーソナルコンピュータで使用されるＳＣＳＩ（スモールコンピュータシステムインタフェース）およびイーサネットアダプタボードに関する。より特定的には、この発明はＳＣＳＩおよびイーサネットアダプタボードの単一チップとの置換えに関する。
【０００２】
【先行技術の説明】
ＰＣＩローカルバスは多重化アドレスおよびデータ線を有する高性能３２ビットまたは６４ビットバスである。図１に例示されるように、ＰＣＩローカルバス１００はＳＣＳＩアダプタボード１０２、イーサネットアダプタボード１０４、およびプロセッサ／メモリシステム１０６などの周辺コントローラコンポーネント間の相互接続機構としての使用が意図されている。１９９３年４月３０日発効のＰＣＩローカルバス仕様書、Ｒｅｖ．２．０は、ＰＣＩローカルバスコンポーネントおよび拡張ボードのためのプロトコル要件、電気的要件、機械的要件、および構成要件を含む。ＰＣＩローカルバス仕様書に関するさらなる情報は、ＰＣＩスペシャル・インタレスト・グループ（Special Interest Group）、Ｍ／ＳＨＦ３−１５Ａ、５２００ＮＥイーラム・ヤング・パークウェイ（Elam Young Parkway）、ヒルズバラ（Hillsboro ）、ＯＲ９７１２４−６４９７から入手可能である。
【０００３】
イーサネットはパーソナルコンピュータネットワーク化の規格である。イーサネットアダプタボードはネットワーク上で信号を送受信するためのコンポーネントを与え、それが属するパーソナルコンピュータが他のパーソナルコンピュータとネットワーク化されることを可能にする。イーサネットアダプタボード上のＰＣＩバスインタフェースユニットは、アダプタボードをＣＰＵが属するＰＣＩローカルバスとインタフェースさせる。ＰＣＩバスインタフェースユニットはデジタル信号を与えてＰＣＩローカルバスを制御することが可能である。
【０００４】
ＳＣＳＩはユーザがパーソナルコンピュータにＣＤ−ＲＯＭおよび高容量ディスクドライブなどの周辺デバイスを最大７つ容易に加えることを可能にする規格である。パーソナルコンピュータのＳＣＳＩアダプタボードは、周辺装置が属するＳＣＳＩバスにデジタルアドレス、データ、および制御信号を与える。ＳＣＳＩアダプタボード上のＰＣＩバスインタフェースユニットはアダプタボードをＣＰＵが属するＰＣＩローカルバスとインタフェースさせる。ＰＣＩバスインタフェースユニットはデジタル信号を与えてＰＣＩバスを制御することが可能である。
【０００５】
以前、メーカーは別個のアダプタボード上に間隔をおいて設けられたイーサネットおよびＳＣＳＩコンポーネントを提供した。ＰＣＩおよびＳＣＳＩバス上で送受信されるデジタル信号に対する高電流要件はデジタル信号が大きなノイズを発生し得ることを意味する。位相ロックループ（ＰＬＬ）回路などのイーサネットコントローラの感度のよいアナログコンポーネントでは、そのようなノイズはイーサネットおよびＳＣＳＩアダプタボードのコンポーネントの統合を妨げてきた。
【０００６】
【発明の概要】
この発明はデジタル信号によって発生されたノイズを低減することによってＳＣＳＩおよびイーサネットアダプタボードコンポーネントの統合を可能にし、結果として非常に安定したアナログ回路をもたらすものである。
【０００７】
この発明はＳＣＳＩおよびイーサネットアダプタボードのコンポーネントを単一のチップ上に統合し、ＰＣＩローカルバス上で使用するための統合されたＳＣＳＩ−イーサネットコントローラを形成するものである。
【０００８】
この発明はまず統合されたＳＣＳＩ−イーサネットコントローラのデジタル出力バッファに接続されたＶSSピン上のグラウンドバウンスを低減することによってノイズを低減する。ＶSSピン上のグラウンドバウンスは、継続的に電流を切換える大出力バッファを支持するためにＶＤＤピンより実質的に多いＶSSピンを与えることによってまず低減され、各ＶSSピンはピン近くのローカルエリアの制限された数のバッファを支持する。各ＶSSピンが吸込まなければならない電流が減り、ＶSSピンまでのライン長が制限されたことによりインダクタンスが減り、結果としてグラウンドバウンスが低減される。グラウンドバウンスをさらに低減するために、各出力バッファからＶSSピンへ別々のラインが与えられる。別々のラインを使用することによって、複数のバッファが一緒に切換わる場合に生じるグラウンドバウンスが低減される。
【０００９】
この発明はさらに信号遷移の間の時間にわたる電流の変化（ｄｉ／ｄｔ）を制限するデジタル出力バッファのための回路を使用することによってノイズを低減する。ｄｉ／ｄｔを制限することによって、インダクタンスのためにアナログ回路で生じるノイズは同様に制限される。
【００１０】
この発明は付加的に電流密度がアナログ回路から離れる方向に増大するように、デジタル制御回路をトポロジカルに構成することによってノイズを低減する。
【００１１】
最後に、この発明はデジタルコンポーネントとアナログコンポーネントとの間でノイズを伝送し得る別個のアナログ電源とデジタル電源との間の不必要な電流の流れを妨げることによってノイズを低減する。アナログ電源とデジタル電源との間のこのような電流の流れはシリコン制御整流器（ＳＣＲ）を使用することによって妨げられる。ＳＣＲは電源間に置かれる。ＳＣＲはデジタル電源とアナログ電源との間の電流の流れを可能にし、１つの電源しかターンオンされていない場合にはラッチアップを防ぐ。
【００１２】
この発明のさらなる詳細は添付の図面を参照して説明される。
【００１３】
【好ましい実施例の説明】
図２はＰＣＩローカルバスに結合された、この発明の組合されたイーサネット−ＳＣＳＩコントローラのコンポーネントのブロック図である。組合されたイーサネット−ＳＣＳＩコントローラのＳＣＳＩ部分は、ファーストＳＣＳＩ−２コア２００、バスマスタＤＭＡエンジン２０２、およびＰＣＩバスインタフェースユニット２０４を含み、ここではこれらをまとめてＳＣＳＩコントローラと呼ぶ。ファーストＳＣＳＩ−２コア２００は１０ＭＢ／ｓｅｃの伝送速度を有するシングルエンドのＳＣＳＩを支持する８ビットＳＣＳＩインタフェースを与える。バスマスタＤＭＡエンジン２０２は１３３ＭＢ／ｓｅｃ速度でＰＣＩローカルバスを横切るバーストモードでの３２ビット伝送のための９６バイトＦＩＦＯを含む。ＰＣＩバスインタフェースユニット２０４は構成スペースおよびＰＣＩマスタ／スレーブインタフェースを含み、この発明の組合されたイーサネット−ＳＣＳＩコントローラのＳＣＳＩ部分およびイーサネット部分の双方によって使用される組合されたＰＣＩコントローラである。別個のＳＣＳＩおよびイーサネットＰＣＩバスインタフェースユニットを単一のＰＣＩバスインタフェースユニット２０４に組合せる１つの方法は、１９９５年１月１８日に提出された「集積回路およびコンピュータアップグレード方法」と題される特願平７−５４６６において記載されており、この出願を引用により援用する。
【００１４】
３２ビットイーサネット部分は組合されたＰＣＩバスインタフェースユニット２０４を使用し、ＤＭＡバッファ管理ユニット２１０と、個々の１３６バイト送信ＦＩＦＯ２１２と、１２８バイト受信ＦＩＦＯ２１４と、ＦＩＦＯコントローラ２１６と、ＩＥＥＥ８０２．３に規定されたＡＵＩ（アタッチメントユニットインタフェース）および１０ＢＡＳＥ−Ｔ ＭＡＵ（メディアアタッチメントユニット）を支持するＩＥＥＥ８０２．３に規定されたＭＡＣ（メディアアクセスコントロール）コア２１８とをさらに含み、これらをここではまとめてイーサネットコントローラと呼ぶ。
【００１５】
この発明の組合されたイーサネット−ＳＣＳＩコントローラは、１３２ピンプラスチックカッドフラットパック（ＰＱＦＰ）で使用できるチップ上に集積化される。組合されたイーサネット−ＳＣＳＩコントローラチップはパーソナルコンピュータのマザーボード上での使用が意図されている。イーサネット−ＳＣＳＩコントローラチップはマザーボード上に直接設置され、ＰＣＩローカルバス、ＳＣＳＩバス、およびイーサネットトランシーバに結合される。チップへのＳＣＳＩ ＣＬＫ入力はやはりマザーボード上に設置されたＳＣＳＩクリスタルによって与えられる。
【００１６】
図３はこの発明の組合されたイーサネット−ＳＣＳＩコントローラを含むことが可能な１３２ピンＰＱＦＰのためのピンアウト３００を示す。例示されるように、ピン接続はチップ上の回路のレイアウトがデジタル制御回路３０４およびデジタルＩ／Ｏバッファ回路３０６とは別個に設けられるアナログ部分３０２を含むように配列される。表１および２はピン名とそのピンの機能の簡単な説明を列挙したものである。ピン名は以下の表１および２のＰＣＩバスインタフェース、イーサネットインタフェース、ＳＣＳＩインタフェース、電源、またはその他の機能にそのピンが使用されるかどうかを示すように構成されている。表に列挙されたピンのより詳細な説明は付録Ａに含まれる。
【００１７】
【表１】
【００１８】
【表２】
デジタル回路３０４および３０６から分離された図３のアナログ回路３０２でも、デジタル回路の電流は位相ロックループ（ＰＬＬ）などのアナログ回路３０２の感度のよいコンポーネントに大きなノイズを生じ、問題となる。したがって、以下に説明されるようにアナログ回路３０２のノイズを低減するために付加的な手段が講じられる。
【００１９】
［Ａ．デジタル出力バッファのための局在化されたＶＳＳ］
図３のアナログ回路３０２のノイズはデジタルＩ／Ｏバッファ回路３０６に含まれるＰＣＩおよびＳＣＳＩ出力バッファの電流切換から発生し得る。ＰＣＩインタフェースはＡＤ［３１：０］、Ｃ／ＢＥ［３：０］、およびＰＡＲピンに結合された大出力バッファを含み、各ピンはほぼクロックサイクル毎に電流を切換える出力バッファに接続され、これらのピンはＰＣＩローカルバス仕様書、Ｒｅｖ．２．０によって必要とされる最大電流を運ぶ。ＳＣＳＩインタフェースはまた表のＳＣＳＩインタフェースの欄に列挙されたすべてのピンに接続された大出力バッファを含み、各大出力バッファはほぼクロックサイクル毎に電流を切換え、最大４８ミリアンプ信号を受信する。
【００２０】
同時に切換わるいくつかの大ＰＣＩまたはＳＣＳＩ出力バッファでは、アナログ回路３０２にノイズ電流をもたらす大きなグラウンドバウンスが生じ得る。グラウンドバウンスが生じるのは、部分的には通常は集積回路で使用されるソースピンの受信された電流を効果的に吸込む能力に制限があるためである。
【００２１】
グラウンドバウンスを低減するために、この発明はまず対応のドレイン電圧ピンＶＤＤＢおよびＶＤＤ３Ｂより実質的に大きい大ＰＣＩおよびＳＣＳＩ出力バッファを支持する多数のＶＳＳＢおよびＶＳＳ３Ｂピンを使用する。ＶＳＳ３ＢおよびＶＤＤ３Ｂピン接続は、ＡＤ［３２：０］、Ｃ／ＢＥ［３：０］およびＰＡＲピンに接続された大ＰＣＩ出力バッファのみを支持する。ＶＳＳＢおよびＶＤＤＢピン接続は表のＳＣＳＩインタフェースの欄に列挙されたピンに接続された大ＳＣＳＩ出力バッファのみを支持する。
【００２２】
グラウンドバウンスは付加的なＶＳＳＢおよびＶＳＳ３Ｂピンによって支持される大出力バッファの数を制限することによってさらに低減される。図３のブロック３１１−３１８および３２１−３２３はＶＳＳＢおよびＶＳＳ３Ｂピンならびにそれらが支持する出力バッファピンを示す。ブロック３１１−３１８によって示されるように、各ＶＳＳ３Ｂピンは最大５つの出力バッファを支持する。ブロック３２１−３２３によって示されるように、各ＶＳＳＢピンは最大６つの出力バッファを支持する。
【００２３】
グラウンドバウンスをさらに低減するために、図３のブロック３１１−３１８および３２１−３２３によって付加的に例示されるように、個々のＶＳＳＢまたはＶＳＳ３Ｂピンによって支持される大出力バッファは個々のピンを取巻く局所領域に配置される。出力バッファをその接地ピン近くに配置することにより、インダクタンスを生じるライン長は低減され、同様にグラウンドバウンスを制限する。
【００２４】
図４は大ＰＣＩ出力バッファに接続されたＶＳＳ３Ｂピンに対してグラウンドバウンスを低減する２つの付加的な方法を例示する。まず、ライン長をさらに制限し、かつインダクタンスを低減するために、ＶＳＳ３Ｂピン４２０はそれが支持する大出力バッファ４１１−４１４の中で中心に配置される。この態様でさらにインダクタンスを低減することによって、グラウンドバウンスは同様にさらに低減される。第２に、個々の出力バッファ４１１−４１５からＶＳＳ３Ｂピン４２０へ電力を運ぶために個々のライン４０１−４０５が設けられる。単一の電力ラインの代わりに別個のラインを使用することによって、複数の出力バッファが一緒に切換わる場合に生じるグラウンドバウンスは低減される。
【００２５】
［Ｂ．デジタル出力バッファの制限されたｄｉ／ｄｔ］
この発明はＰＣＩおよびＳＣＳＩ出力バッファによって涌出されかつ吸込まれる電流の変化（ｄｉ／ｄｔ）を制限し、図３のアナログ回路３０２に影響を及ぼすノイズを低減する回路をさらに提供する。図５はこの発明の出力バッファ５００のための回路、およびその回路のための論理図５０２を示す。
【００２６】
論理図５０２に示されるように、この発明の出力バッファはインバータ５０４の入力でデータ信号（ＤＩＮ）を受信し、インバータ５０６の入力で可能化信号（ＥＩＮ）を受信する。インバータ５０４の出力はトライステートバッファ５０８の入力になり、このトライステートバッファはインバータ５０６の出力からのロー信号によって可能化される。トライステートバッファ５０８の出力はこのようにＥＩＮ信号によって可能化されるＤＩＮ信号に対応する出力信号（ＯＵＴ）を発生する。
【００２７】
論理図５０２を実現し、ｄｉ／ｄｔを制限するための回路を与えるために、この発明の回路５００は３つのトライステートバッファ５４０、５５０および５６０を含み、これらのバッファは３つの遅延部５１０、５２０および５３０によってそれぞれ駆動される。これらの部のコンポーネントおよびその動作を以下に説明する。
【００２８】
１．遅延部５１０、５２０および５３０
ＤＩＮおよびＥＩＮ信号は第１の遅延部５１０によって受信される。第１の遅延部５１０は遅延素子５１２を使用してＤＩＮ信号を遅延させ、一方ＥＩＮ信号は素子５１４を使用して遅延される。遅延素子５１２は直列に接続された２つのインバータ５１２ａおよび５１２ｂならびに２００オームの抵抗器５１２ｃを含む。遅延素子５１４は素子５１２と同一である。
【００２９】
抵抗器５１２ｃは２つのインバータ５１２ａおよび５１２ｂと直列に使用され、処理のばらつきを相殺してより平滑な出力ｄｉ／ｄｔを与える。この処理のばらつきによりインバータ５１２ａおよび５１２ｂのトランジスタならびに第１のトライステートバッファ５４０のトランジスタのためのゲート酸化物層の厚みのばらつきを生じる。インバータ５１２ａおよび５１２ｂのトランジスタのより薄い酸化物層はキャパシタンスを低減し、ゆえに速度を上昇させるが、より厚い酸化物層は速度低下をもたらす。インバータ５１２ａおよび５１２ｂの遅延のばらつきにより、出力バッファ５００のｄｉ／ｄｔの電位上昇が生じる。
【００３０】
酸化物層の処理のばらつきを相殺するために、インバータ５１２ａおよび５１２ｂと直列に抵抗器５１２ｃが利用される。より薄い酸化物層がインバータ５１２ａおよび５１２ｂのキャパシタンスを減少させ、その速度を上昇させるのと異なり、より薄い酸化物層は第１のトライステートバッファ５４０の入力の寄生容量を増大させる。トライステートバッファ５４０の入力で寄生容量と組合せて作用する抵抗器５１２ｃは速度を減じるＲＣ時間遅延を形成し、インバータ５１２ａおよび５１２ｂの速度上昇を相殺する。酸化物の厚みが増すと、インバータ５１２ａおよび５１２ｂは速度を減じるが、抵抗器５１２ｃおよびトライステートバッファ５４０の寄生入力容量から生じるＲＣ遅延は速度を上昇させる。このように、インバータ５１２ａおよび５１２ｂと直列の抵抗器５１２ｃを使用することによって、処理のばらつきによるｄｉ／ｄｔの上昇が妨げられる。
【００３１】
第１の遅延部５１０の出力はまた第２の遅延部５２０へ送られ、この第２の遅延部は第１の遅延部５１０と同様に、２組の直列に接続された２つのインバータと２００オームの抵抗器とを含む。第１の遅延部５１０の回路と同様に、第２の遅延部５２０はインバータと直列の抵抗器を含み、ゲート酸化物層の処理のばらつきを相殺する。
【００３２】
第２の遅延部５２０の出力はまた第３の遅延部５３０に送られ、第３の遅延部もまた第１および第２の遅延部５１０および５２０と同様に、２組の直列に接続されたインバータと２００オームの抵抗器とを含み、抵抗器は処理のばらつきを相殺するために使用される。
【００３３】
２．トライステートバッファ部５４０、５５０および５６０
第１の遅延部５１０の出力は第１のトライステートバッファ５４０への入力になる。第１のトライステートバッファ５４０はｐチャネルプルアップトランジスタ５４１およびｎチャネルプルダウントランジスタ５４２を含む。プルアップトランジスタ５４１のソースはＶＤＤＢまたはＶＤＤ３Ｂに接続され、そのドレインは出力バッファ５００の出力（ＯＵＴ）を形成するトランジスタ５４２のドレインに接続される。トランジスタ５４２のソースはＶＳＳＢまたはＶＳＳ３Ｂに接続される。
【００３４】
プルアップトランジスタ５４１のゲートはＮＡＮＤゲート５４３の出力に接続され、ＮＡＮＤゲート５４３の入力は第１の遅延部５１０の出力に接続される。プルダウントランジスタ５４２のゲートはＮＯＲゲート５４４の出力に接続され、ＮＯＲゲート５４４の入力は第１の遅延部５１０の出力に接続されるが、ＥＩＮ出力はインバータ５４５によって反転される。
【００３５】
トランジスタ５４６および５４７はプルアップトランジスタ５４１およびプルダウントランジスタ５４７のターンオンまたはターンオフ時に電流の増大を遅くするために与えられ、それによって出力（ＯＵＴ）上のｄｉ／ｄｔを増大させる電流スパイクを低減する。トランジスタ５４６はＮＡＮＤゲート５４３のプルアップトランジスタと関連して動作し、一方トランジスタ５４７はＮＯＲゲート５４４のプルダウントランジスタと関連して動作する。ｐチャネルトランジスタ５４６のソースはＶＤＤ３ＢまたはＶＤＤＢに接続され、ドレインはプルアップトランジスタ５４１の入力に接続される。トランジスタ５４６のゲートは第１の遅延部５１０のＤＩＮ出力に接続される。ｎチャネルトランジスタ５４７のソースはＶＳＳ３ＢまたはＶＳＳＢに接続され、ドレインはプルダウントランジスタ５４２の入力に接続される。トランジスタ５４７のゲートは第１の遅延部５１０のＤＩＮ出力に接続される。
【００３６】
第２の遅延回路５２０の出力は第２のトライステートバッファ５５０の入力に送られる。第２のトライステートバッファ５５０は第１のトライステートバッファ５４０に類似の回路コンポーネントを有し、入力は第１のトライステートバッファ５４０が第１の遅延部５１０に接続されるのと同じ態様で第２の遅延部５２０のＤＩＮおよびＥＩＮ出力に接続され、出力は第１のトライステートバッファ５４０と同じ態様でＯＵＴに接続される。
【００３７】
第３の遅延部５３０の出力は第３のトライステートバッファ５６０に与えられる。第３のトライステートバッファ５６０は第１および第２のトライステートバッファ５４０および５５０に類似の回路コンポーネントを有し、入力は第１および第２のトライステートバッファ５４０および５５０が第１および第２の遅延部５１０および５２０に接続されるのと同じ態様で第３の遅延部５３０のＤＩＮおよびＥＩＮ出力に接続され、出力は第１および第２のトライステートバッファ５４０および５５０と同じ態様でＯＵＴに接続される。
【００３８】
３．電流を涌出させる出力バッファ５００を使用した動作
動作において、まずハイＯＵＴ信号が与えられる場合をみる。したがって、ＤＩＮ信号およびＥＩＮ信号の双方がハイに切換えられていると仮定する。ＤＩＮおよびＥＩＮがハイの状態で、第１の遅延部５１０の出力はハイになり、ＮＡＮＤゲート５４３およびＮＯＲゲート５４４の双方の出力をローにする。さらにＤＩＮがハイの状態で、トランジスタ５４６はターンオフし、一方トランジスタ５４７はターンオンする。ＮＡＮＤゲート５４３の出力がローであり、トランジスタ５４６がオフの状態で、プルアップトランジスタ５４１はターンオンし、出力（ＯＵＴ）をハイにする。ＮＯＲゲート５４４の出力がローであり、トランジスタ５４７がオンの状態では、プルダウントランジスタ５４２はオフのままである。
【００３９】
第２の遅延部５２０による短い時間遅延の後、第２のトライステートバッファ５５０のプルアップトランジスタ５５１はターンオンし、出力（ＯＵＴ）に電流を付加的に与える。再び、第３の遅延部５３０による別の短い遅延の後、第３のトライステートバッファ５６０のプルアップトランジスタ５６１はターンオンし、出力（ＯＵＴ）に付加的な電流を与える。
【００４０】
図６は図５に示される遅延部５１０、５２０および５３０を有する３つの別個のトライステートバッファ５４０、５５０および５６０を使用することによって、どのようにｄｉ／ｄｔの減少が達成されるかを例示する。曲線６０２は電流レベルＡに到達するように設計された単一のトライステートバッファを使用する出力バッファの電流（Ｉ）対時間（ｔ）の変化を表わす。出力が図５に示される遅延部５２０および５３０によって遅延された状態で３つの別個のトライステートバッファ５４０、５５０および５６０を使用することによって、より長い時間をかけて、曲線６０４を点Ｂで同じ電流レベルに到達するように、したがってｄｉ／ｄｔを減少させるように維持することが可能である。トランジスタサイズは図５の出力バッファ回路５００に対して示されていることに注意されたい。このサイズはトライステートバッファ５４１、５５１および５６１のプルアップトランジスタが徐々にサイズが大きくなり、やはり徐々に電流が上昇し、ｄｉ／ｄｔを減少させることを可能にすることを示す。
【００４１】
図６のボックス６０６の破線によって示される、ｄｉ／ｄｔを増大させる電流スパイクは、第２および第３のトライステートバッファ５５０および５６０のターンオンの間に生じ得る。この発明の回路５００は各トライステートバッファにおいて５４６および５４７のようなトランジスタを使用することによって電流スパイクを防ぎ、これらのトランジスタは、上述のように、ターンオン時の各トライステートバッファの電流の上昇を遅くする。
【００４２】
４．電流を吸込む出力バッファ５００を使用する動作
次にローＯＵＴ信号が与えられる場合をみる。まずＤＩＮ信号はローに切換わり、ＥＩＮ信号はハイのままであると仮定する。ＤＩＮがローであり、ＥＩＮがハイの状態で、遅延部５１０はＮＡＮＤゲート５４３およびＮＯＲゲート５４４の双方の出力をハイに切換える類似の信号を与える。さらに、トランジスタ５４６はターンオンし、一方トランジスタ５４７はターンオフする。ＮＯＲゲート５４４の出力がハイであり、トランジスタ５４７がオフの状態で、プルダウントランジスタ５４２はターンオンし、出力（ＯＵＴ）上の電流を吸込む。ＮＡＮＤゲート５４３の出力がハイであり、トランジスタ５４６がオンの状態で、プルアップトランジスタ５４６はターンオフする。３つの別々のトライステートバッファ部に、順にサイズが大きくなっていく、それぞれの遅延後にターンオンするプルダウントランジスタ５４２、５５２および５６２を設けることによって、吸込まれた電流は必要とされる量まで徐々に増大し、ｄｉ／ｄｔおよびグラウンドバウンスを低減する。
【００４３】
３つのトライステートバッファ５４０、５５０および５６０の各々の、５４６および５４７などのトランジスタはまた、付加的なトライステートバッファ状態がローに切換わった場合に、ちょうどそれらが上述のようにハイに切換わった場合のように、ｄｉ／ｄｔの低減を可能にする。５４７などのトランジスタは５４４などのＮＯＲゲートのプルダウントランジスタと関連して動作し、５４２などのプルダウントランジスタがターンオンしているときに時間に対する電流の減少（ｄｉ／ｄｔ）を可能にし、それによって図３のアナログ部３０２のグラウンドバウンスを低減し、ノイズを制限する。
【００４４】
トライステートバッファ５４０、５５０および５６０の各々の、５４６および５４７などのトランジスタはまた、出力（ＯＵＴ）がハイからローへ、またはローからハイへ遷移する場合のクローバー効果を防ぐ。第２および第３の遅延素子５２０および５３０は第２および第３のトライステートバッファ５５０および５６０のプルアップトランジスタ５５１および５６１のターンオフを遅延させるので、プルアップトランジスタ５５１および５６１がオンのままであれば、プルダウントランジスタ５４２が電流を吸込もうとするときにクローバー効果が発生し得る。トランジスタ５４６および５４７などのトランジスタはしたがって図５に示されるようにサイズ決めされ、トランジスタ５４２のターンオンを遅延させ、そのようなクローバー効果を防ぐ。５４６および５４７などのトランジスタは、トライステートバッファ出力がハイからローに切換わる場合、およびローからハイへ切換わる場合の双方においてそのようなクローバー効果を防ぐ。
【００４５】
このように、この発明の組合されたイーサネット−ＳＣＳＩコントローラで出力バッファ回路５００を使用することによって、電流の変化の速度（ｄｉ／ｄｔ）は涌出された電流のノイズを低減するとともに、吸込まれた電流のグラウンドバウンスを制限するように制御される。
【００４６】
３．３または５．０のいずれのボルト出力が必要とされるかを自動感知するための機構を与えること、およびそのような自動感知に従って出力を与えることを含む、出力バッファ回路５００を向上させるためのさらなる情報は、同日に提出されたウー（Wu）他による、「自動感知回路および信号バスとインターフェースするための方法」と題された特許出願において開示されており、この出願を引用により援用する。
【００４７】
［Ｃ．コンポーネントのトポロジカルな構成］
図３のアナログ回路３０２で生じるノイズの別の源はデジタル制御回路３０４を流れる電流である。図７に例示されるように、そのようなノイズを低減するために、この発明は電流密度が矢印７００によって示されるようにアナログ回路３０２から離れる方向に増大するように、デジタル制御回路３０４のコンポーネントをトポロジカルに構成する。加えて、アナログ回路３０２はデジタル回路からのノイズを防ぐようにトポロジカルに構成される。デジタル回路の電流の流れによるノイズを低減するための回路の構成を以下に説明する
１．チップ回路の全体的な構成
図８は組合されたイーサネット−ＳＣＳＩコントローラを含む集積化された回路チップ８００のスケールレイアウトを示す。チップ８００は各辺が約３００から４００ミルであり、その回路を規定するために０．８ミクロンの二重金属処理が使用される。領域８０１、８０３、８０５および８０７の周りはそれらをより強調するように白く帯状に塗られている。チップダイはパッケージ３０２に実装された場合回路側を下に向ける。したがって、図８のピンアウトは図３に示されたものの鏡像である。ピン番号９９のためのボンディングパッドは、たとえば、図８に示されたレイアウトの左端の一番上近くに位置決めされ、一方ピン番号９９のための対応のボンディングパッドは（ＸＴＡＬ２）図３に示されたパッケージピンアウトの右端の一番上近くに位置決めされる。
【００４８】
イーサネットアナログ領域８０１とイーサネットデジタル制御領域８０３との組合せは一般に図８の正方形の形状を規定し、領域８０１はその正方形の形状の左上の象限を規定する。領域８０１は図３のアナログ回路３０２に対応する。ＳＣＳＩデジタル制御領域８０５はその長辺が下でイーサネットデジタル制御領域８０３の底に隣接する矩形として位置決めされる。ＰＣＩデジタル制御領域８０７はその長辺が右に延び、イーサネットデジタル制御領域８０３およびＳＣＳＩデジタル制御領域８０５の双方の右辺に隣接する矩形として位置決めされる。図３のデジタル出力バッファ３０６に対応するデジタルＩ／Ｏバッファ８０９は、デジタル制御領域８０５から８０７の周縁のあたりに位置決めされる。
【００４９】
２．ＶＤＤラインの配線
図９は、アナログ領域８０１のノイズを低減するように構成されたイーサネットアナログ領域８０１およびイーサネットデジタル領域８０３のソース電力線の構成を示す。図示されるように、別々のＤＶＤＤピンパッド８４および１０４はイーサネットデジタル領域８０３に電力を運ぶ。電力はアナログ領域８０１から最も離れたイーサネットデジタル領域８０３の周囲に沿う電力分布ライン９０２上でＤＶＤＤパッド８４および１０９から与えられる。電力が図示されるように電力分布ライン９０２から回路９０６へと分布され、最大電流密度がアナログ領域８０１から離れたところで最大になることを可能にする。電力分布ライン９０２の代わりに破線９０４に沿って電力を分布することによって、電流密度はアナログ領域８０１により近いところで最大になる。
【００５０】
イーサネットデジタル回路の電流の基板を介する感度のよいアナログコンポーネントへの抵抗結合によって、アナログ領域８０１の回路コンポーネントにノイズが発生する。より大きな電流密度を有することによって、特にアナログ回路の隣に配置された電力分布ライン９０２によって伝えられる電流で、基板を介する結合によってアナログコンポーネントに大きなノイズが生じ得る。このように、電力分布ライン９０２をアナログ回路８０１から離れたイーサネットデジタル回路８０３の周囲近くに配置することによって、ノイズは低減される。
【００５１】
イーサネットデジタル領域８０３とアナログ領域８０１のコンポーネントとの間の基板を介するノイズ結合もまた、アナログ電力分布ライン９０８の配線によって低減される。アナログ電力分布ライン９０８は図示されるようにＡＶＤＤピンパッド９１、９６、１０３および１０８に接続される。アナログ電力分布ライン９０８はアナログ回路８０１の周囲に配線され、基板を介するイーサネットデジタル部８０３からその中に配置された感度のよいアナログコンポーネントへの電流結合に対するバリアを与える。
【００５２】
３．ＶＳＳ部の構成
図９はまた出力バッファならびにそれらの支持するＶＳＳＢおよびＶＳＳ３Ｂ接続のためのレイアウトがイーサネットアナログ部８０１のノイズを低減するようにデジタルＩ／Ｏバッファ部８０９の構成を例示する。図９に示されるように、分離されたｐウェル９１１−９１８はデジタルＩ／Ｏバッファ部８０９に設けられる。ｐウェル９１１−９１８の各々はＶＳＳ３Ｂピンとそれらの対応の出力バッファの部分との接続を支持し、各ｐウェル９１１−９１８はそれぞれ図３の対応の部３１１−３１８のピンに接続された構造を支持する。別の分離されたｐウェル９２０がＶＳＳＢピンおよびそれらの対応のＳＣＳＩ出力バッファの部分を支持するために設けられ、ｐウェル９２０は図３の部３２１、３２２および３２３のピンに接続された構造を支持する。
【００５３】
ＶＳＳＢおよびＶＳＳ３Ｂピンならびにそれらが支持する出力バッファのコンポーネントに別個のｐウェル９１１−９１８および９２０を与えることによって、ノイズの分離が可能である。ノイズをさらに分離するために、ｐウェル９１１−９１８の各々はパッド９３０によって例示される、その中央に配置されたＶＳＳ３Ｂピン接続を備える。加えて、ｐウェルの中心のＶＳＳ３Ｂピンによって支持された出力バッファ回路ｎチャネルトランジスタがｐウェル領域に設けられる。
【００５４】
ノイズをさらに低減するために、ｐウェルはできるだけ小さくされ、リード長および関連のグラウンドバウンスを最小限にするようにそのＶＳＳ３Ｂピンにできるだけ近く配置される。さらに、ｐウェルによって支持される出力バッファの残りの部分はｐウェルにできるだけ近く位置決めされ、Ｉ／ＯパッドおよびＶＳＳ３Ｂピンを支持する。
【００５５】
図８のイーサネットインタフェースピンは正方形形状のダイの１つの角のあたりに位置決めされ、ＰＣＩインタフェースピンは対角線上で対向した第２の角のあたりに、イーサネットピンから間隔をおいて位置決めされることに注意されたい。これは通常アクティブのＰＣＩローカルバスからのノイズが感度のよいアナログ回路へ結合することを制限するためである。最大の切換ノイズを発生することが予想される出力バッファ、つまりＡＤ［３１：０］、ＣＢ／Ｅ［３：０］およびＰＡＲピンに接続された大ＰＣＩ出力バッファはアナログ回路３０１からできるだけ離れて位置決めされるように配列されることに特に注意されたい。
【００５６】
ＰＣＩ出力バッファは最高の切換周波数（たとえば３３ＭＨｚ）で動作するので最大のノイズを発生し、そのようなＰＣＩ出力バッファは各々比較的大量の電流（たとえばピンあたり４４ｍＡ）を涌出させるとともに、比較的大量の電流を吸込む。ＳＣＳＩ出力バッファはＰＣＩ出力バッファほど多くの電流を涌出させず、かつＳＣＳＩ出力バッファは比較的大量の電流を吸込むが、切換周波数がより低いのでＰＣＩバッファほど多くのノイズを生じない。したがって、ＰＣＩ出力バッファ９１１−９１８のためのｐウェルは別個に設けられ、一方ＳＣＳＩ出力バッファに対しては単一のｐウェル９２０が設けられる。
【００５７】
Ｄ．ＳＣＲを使用する電源ラインの分離
図８に示された回路のレイアウトは、別個の電源が異なる部に対して設けられているという点でユニークなものである。第１の組のＡＶＳＳピンおよびＡＶＤＤピンはそれぞれアナログ信号領域８０１に接地および電力を供給するために設けられる。第２の別の組のＤＶＳＳピンおよびＤＶＤＤピンはそれぞれイーサネットデジタル部８０３に接地および電力を供給するために設けられる。第３の別の組のＶＳＳピンおよびＶＤＤピンはデジタル領域８０５および８０７の残りの部分に接地および電力を供給するために設けられる。第４の組のＶＳＳ３ＢピンおよびＶＤＤ３ＢピンはそれぞれＰＣＩインタフェース領域の出力バッファに接地および正電位を供給するために設けられる。最後に、第５の別の組のＶＳＳＢピンおよびＶＤＤＢピンはそれぞれＳＣＳＩインタフェース領域の出力バッファに接地および電力を供給するために設けられる。
【００５８】
このように、統合された回路チップ８００上には、それぞれＶＤＤ３Ｂ、ＶＤＤＢ、ＤＶＤＤ、ＶＤＤ、およびＡＶＤＤピンへの電源ライン接続を有する、５つの相対的に独立した電力分布ネットワークがある。これらの５つの電力分布ネットワークは図１０のライン１００１−１００５によって表わされる。電力がすべてのライン１００１−１００５に適切に供給されて、デジタル電源からアナログ電源へのノイズ結合を低減すれば、この発明は図１０でＳＣＲと付されたボックスによって示される切換装置を使用して、それぞれの電力分布ネットワーク１００１−１００５をお互いから分離する。
【００５９】
電源を分離することによって、新しい電位問題が生じるが、それについて一例として説明する。電力がＡＶＤＤライン１００１に偶然与えられ、ＤＶＤＤライン１００２には与えられないと仮定されたい。これが起こり得るのは、たとえばある領域の電源が遅れてオンに切換えられる場合である。ＤＶＤＤライン１００２をパワーアップしないことによって、チップ８００のイーサネットアナログ領域８０１の回路は損傷を受けるかもしれない。そのような損傷が生じるのは、チップ８００内で逆バイアスされると思われた１つ以上のＰＮ接合が、電源から電力を受取ると思われたＮ領域がまだターンオンしないためにそのようにバイアスされず、必要とされる電位にならないためである。チップ８００に対する損傷は、逆バイアスされていないＰＮ接合を過剰の電流が流れるために生じ得る。
【００６０】
そのようなチップ損傷を防ぐために、この発明は、ライン１００１−１００５によって表わされた正の電力ライン間に形成されたＳＣＲと付されたボックスによって表わされる、バックツーバックＳＣＲ（シリコン制御整流器）を使用して、領域１００１−１００５を分離する。ＳＣＲによってチップ動作中に逆バイアスされることが意図されたすべてのＰＮ接合が確実にそのようにバイアスされる。ＳＣＲはライン１００１−１００５のいずれか２つの間に電圧差が現れた場合に、ラッチアップまたは導電状態になるように構成される。これは、たとえば１つの電源が遅れてオンに切換わる場合のように、１つのライン１００１−１００５が別のラインが電力を受けないにもかかわらず電力を受ける場合でも、適切な接合逆バイアスレベルがチップ８００全体にわたって確実に維持されるようにするためである。他のオンチップ領域にいくらかの電力を同時に与えることなくパワーアップされ得る領域はない。
【００６１】
一方、一旦電力がすべてのライン１００１−１００５に適切に供給されると、ＳＣＲはターンオフするか、またはラッチアップしない。ＳＣＲはオフのままであり、アナログおよびデジタル回路領域１００１−１００５の電力分布ライン間の分離を与える。
ソース電源ライン間にＳＣＲを形成するための面積効率のよい方法が図１１に示される。当該技術分野で周知のように、寄生ＳＣＲはＰＮＰＮ隣接領域のシーケンスが見られるところではどこでもできてしまう傾向にある。ＰＮＰＮシーケンスは図１２に示されるようにインターロックされたＰＮＰトランジスタおよびＮＰＮトランジスタと等価である。十分な浮遊電流がＰＮＰおよびＮＰＮトランジスタのいずれかのベース−エミッタ接合を横切ると、ラッチアップが誘発される。ラッチアップを回避するために、可能な場合にはＰＮＰおよびＮＰＮトランジスタの一方または双方のベース−エミッタ接合を横断してショートストラップを置くことが通例である。そうすることが可能ではないところでは、ＮＰＮシーケンスの２つのＮの間の空間Ｄ１および／またはＰＮＰシーケンスの２つのＰの間の空間Ｄ２は十分に大きくされ、その領域の導電性が調整されて、ラッチアップのリスクを最小限にする。
【００６２】
この発明のバックツーバックＳＣＲの組の各ＳＣＲは伝統的な設計ルールを破ることによって形成される。図１１において、領域１１１１、１１２１、および１１１２はＮバルク基板のバルク１１３０に埋込まれたＮＰＮシーケンスを規定する。領域１１２１、１１１２、および１１２２はＰＮＰシーケンスを規定する。Ｐ＋領域１１２２はＰウェル１１４０に埋込まれ、正の電源ラインＶｄｄ２にストラップされる。Ｎ＋領域１１１１は正の電源ラインＶｄｄ１にストラップされる。Ｐ＋領域はＶｄｄ１に短絡されないことに注意されたい。Ｖｄｄ１およびＶｄｄ２は電圧ＡＶＤＤ、ＤＶＤＤ、ＶＤＤ、ＶＤＤＢおよびＶＤＤ３Ｂのいずれか２つの電圧を表わす。
【００６３】
ＮＰＮシーケンス１１１１−１１２１−１１１２の２つのＮ領域１１１１および１１１２間の空間Ｄ１、および／またはＰＮＰシーケンス１１２１−１１１２−１１２２の２つのＰ領域１１２１および１１２２間の空間Ｄ２は十分小さくされ、その領域の導電性は適切に調整されて、Ｖｄｄ１とＶｄｄ２との間の差が予め規定されたしきい値を超えた場合は確実にラッチアップが生じるようにされる。
【００６４】
図１２に示されるように、図１１に示されたそれぞれの距離Ｄ１およびＤ２はバルク基板１１３０を介する等価の抵抗経路Ｒ１およびＲ２を規定する。Ｒ１およびＲ２の抵抗値はリソグラフィおよび／またはドーピング濃度の選択によって調整され、ＳＣＲのトリガしきい値を所望のレベルに設定する。
【００６５】
このように、この発明はＳＣＲなどの複数の切換装置をチップ８００の他の態様では分離された電力分布ネットワーク間に与え、２つ以上の他の態様では分離されたネットワークの電圧間の差が過剰になったときを検知し、かつ過剰の電圧差が発生した場合には、ネットワーク間に導電経路を形成する。
【００６６】
この発明を上に詳細に説明したが、これはこの発明をどのように製造しかつ使用するかを当業者に教示するためのものに過ぎない。前掲の特許請求の範囲によって規定されるこの発明の範囲内には多くの変更がある。たとえば、この発明の統合されたイーサネット−ＳＣＳＩコントローラはＰＣＩローカルバスを介してプロセッサ／メモリシステムとインタフェースするものとして開示されているが、プロセッサ／メモリシステムへのインタフェースのために他のバス構造を使用してもよい。加えて、ノイズの低減のために記載されたこの発明のコンポーネントおよびコンポーネントの構成は、組合されたイーサネット−ＳＣＳＩコントローラを使った応用が説明されたが、これらのコンポーネントは他の装置でも使用され得る。
【００６７】
［付録Ａ］
ピンの説明
ＰＣＩインタフェース
ＡＤ［３１：００］
アドレスおよびデータ入力／出力
これらの信号は同じＰＣＩピン上で多重化される。トランザクションの第１のクロックの間、ＡＤ［３１：００］は物理バイトアドレス（３２ビット）を含む。後続のクロックの間、ＡＤ［３１：００］はデータを含む。バイト順序はデフォールトではリトルエンディアンである。ＡＤ［０７：００］は最下位バイトとして定義され、ＡＤ［３１：２４］は最上位バイトとして定義される。ＦＩＦＯデータ転送のために、イーサネット−ＳＣＳＩコントローラはビッグエンディアンバイト順序にプログラム可能である。
【００６８】
トランザクションのアドレス段階の間、イーサネット−ＳＣＳＩコントローラがバスマスタである場合には、ＡＤ［３１：２］はアクティブＤＷＯＲＤ（倍長語）をアドレス指定する。イーサネット−ＳＣＳＩコントローラはリニアバーストオーダを示すアドレス段階の間、常にＡＤ［１：０］を’００’に駆動する。イーサネット−ＳＣＳＩコントローラがバスマスタでない場合、ＡＤ［３１：００］ラインは継続的にモニタされ、アドレス一致がＩ／Ｏスレーブ転送に対して存在するかどうか決定する。
【００６９】
トランザクションのデータ段階の間、ＡＤ［３１：００］はバスマスタ書込およびスレーブ読出動作を実行する場合のイーサネット−ＳＣＳＩコントローラによって駆動される。ＡＤ［３１：００］上のデータは、バスマスタ読出およびスレーブ書込動作を実行する場合のイーサネット−ＳＣＳＩコントローラによってラッチされる。
【００７０】
ＲＳＴがアクティブの場合、ＡＤ［３１：００］はＮＡＮＤツリーテストのための入力である。
【００７１】
Ｃ／ＢＥ［３：０］
バスコマンドおよびバイトイネーブル
これらの信号は同じＰＣＩピン上で多重化される。トランザクションのアドレス段階の間、Ｃ／ＢＥ［３：０］はバスコマンドを定義する。データ段階の間、Ｃ／ＢＥ［３：０］はバイトイネーブルとして使用される。バイトイネーブルはどの物理バイトレーンが意味のあるデータを運ぶかを定義する。Ｃ／ＢＥ０はバイト０（ＡＤ［７：００］）に対するものであり、Ｃ／ＢＥ３はバイト３（ＡＤ［３１：２４］）に対するものである。バイトイネーブルの機能はバイト順序モード（ＣＳＲ３、ビット２）とは関係ない。
【００７２】
ＲＳＴがアクティブの場合、Ｃ／ＢＥ［３：０］はＮＡＮＤツリーテストのための入力である。
【００７３】
ＣＬＫ
クロック
この信号はＰＣＩバス上の、およびイーサネット−ＳＣＳＩコントローラを含むそのバス上のすべてのＰＣＩ装置のすべてのトランザクションのためのタイミングを与える。すべてのバス信号はＣＬＫの立上がりエッジでサンプリングされ、すべてのパラメータはこのエッジに対して定義される。イーサネット−ＳＣＳＩコントローラは０から３３ＭＨｚの範囲にわたって動作する。
【００７４】
ＲＳＴがアクティブの場合、ＣＬＫはＮＡＮＤツリーテストのための入力である。
【００７５】
ＤＥＶＳＥＬ
デバイスセレクト
この信号は、スレーブデバイスとしてのイーサネット−ＳＣＳＩコントローラによってアクティブに駆動された場合、マスタデバイスにイーサネット−ＳＣＳＩコントローラが現在のアクセスのターゲットとしてそのアドレスをデコードしたことを信号で知らせる。入力として、この信号はバス上のいずれかのデバイスが選択されたかどうかを示す。
【００７６】
ＲＳＴがアクティブの場合、ＤＥＶＳＥＬはＮＡＮＤツリーテストのための入力である。
【００７７】
ＦＲＡＭＥ
サイクルフレーム
この信号はイーサネット−ＳＣＳＩコントローラがバスマスタである場合それによって駆動され、アクセスの開始および持続時間を示す。ＦＲＡＭＥはアサートされてバストランザクションが始まっていることを示す。ＦＲＡＭＥはデータ転送が継続している間アサートされる。ＦＲＡＭＥはトランザクションが最終データ段階に入ったときデアサートされる。
【００７８】
ＲＳＴがアクティブの場合、ＦＲＡＭＥはＮＡＮＤツリーテストのための入力である。
【００７９】
ＧＮＴＡ
バスグラント
この信号はＰＣＩバスへのアクセスがイーサネット−ＳＣＳＩコントローラに許可されたことを示す。
【００８０】
ＲＳＴがアクティブの場合、ＧＮＴＡまたはＧＮＴＢはＮＡＮＤツリーテストのための入力である。
【００８１】
ＧＮＴＢ
バスグラント
この信号はＰＣＩバスへのアクセスがイーサネット−ＳＣＳＩコントローラに許可されたことを示す。
【００８２】
ＲＳＴがアクティブの場合、ＧＮＴＡまたはＧＮＴＢはＮＡＮＤツリーテストのための入力である。
【００８３】
ＩＤＳＥＬＡ
初期化デバイスセレクト
この信号はコンフィギュレーション読出および書込トランザクションの間２４のアドレスラインの代わりにイーサネット−ＳＣＳＩコントローラのためのチップセレクトとして使用される。
【００８４】
ＲＳＴがアクティブの場合、ＩＤＳＥＬＡはＮＡＮＤツリーテストのための入力である。
【００８５】
ＩＤＳＥＬＢ
初期化デバイスセレクト
この信号はコンフィギュレーション読出および書込トランザクションの間イーサネット−ＳＣＳＩコントローラのためのチップセレクトとして使用される。
【００８６】
ＲＳＴがアクティブの場合、ＩＤＳＥＬＢはＮＡＮＤツリーテストのための入力である。
【００８７】
ＩＮＴＡ
割込リクエスト
この信号はＤＭＡエンジンおよびＳＣＳＩコアの双方からの割込リクエストを組合せる。割込元はＤＭＡ状態レジスタを読出すことによって決定可能である。状態レジスタが読出されるとこの信号はクリアされる。
【００８８】
ＲＳＴがアクティブの場合、ＩＮＴＡはＮＡＮＤツリーテストのための入力である。このときのみＩＮＴＡは入力である。
【００８９】
ＩＮＴＢ
割込リクエスト
以下の状態フラグ、つまり、ＢＡＢＬ、ＭＩＳＳ、ＭＥＲＲ、ＲＩＮＴ、ＩＤＯＮ、ＲＣＶＣＣＯ、ＲＰＣＯ、ＪＡＢ、ＭＰＣＯ、またはＴＸＳＴＲＴのうちの１つ以上がセットされることを示す非同期アテンション信号である。各状態フラグはＩＮＴＢアサーションの抑制を可能にするマスクビットを有する。
【００９０】
ＲＳＴがアクティブの場合、ＩＮＴＢはＮＡＮＤツリーテストのための入力である。このときのみＩＮＴＢは入力である。
【００９１】
ＩＲＤＹ
イニシエータレディ
この信号はイーサネット−ＳＣＳＩコントローラの、マスタデバイスとしてトランザクションの現在のデータ段階を完了する能力を示す。ＩＲＤＹはＴＲＤＹと関連して使用される。データ段階はＩＲＤＹおよびＴＲＤＹの双方がアサートされたときに任意のクロックで完了される。書込中、ＩＲＤＹは有効データがＡＤ［３１：００］上に存在することを示す。読出の間、ＩＲＤＹはデータがバスマスタとしてのイーサネット−ＳＣＳＩコントローラによって受領されることを示す。ＩＲＤＹおよびＴＲＤＹの双方が同時にアサートされるまで待ち状態が挿入される。
【００９２】
ＲＳＴがアクティブの場合、ＩＲＤＹはＮＡＮＤツリーテストのための入力である。
【００９３】
ＬＯＣＫ
ロック
ＬＯＣＫは複数転送を必要とする自動動作を示すために現在のバスマスタによって使用される。
【００９４】
スレーブデバイスとして、イーサネット−ＳＣＳＩコントローラはいずれのマスタデバイスによってもロックされ得る。別のマスタがイーサネット−ＳＣＳＩをそれがロックされている間にアクセスしようとすると、イーサネット−ＳＣＳＩコントローラはＴＲＤＹがデアサートされた状態でＤＥＶＳＥＬおよびＳＴＯＰをアサートすることによって応答する（ＰＣＩ再試行）。
【００９５】
イーサネット−ＳＣＳＩコントローラはマスタとしてＬＯＣＫをアサートすることはない。
【００９６】
ＲＳＴがアクティブの場合、ＬＯＣＫはＮＡＮＤツリーテストのための入力である。
【００９７】
ＰＡＲ
パリティ
パリティはＡＤ［３１：００］およびＣ／ＢＥ［３：０］を横切る偶数パリティである。イーサネット−ＳＥＳＩコントローラがバスマスタの場合、イーサネット−ＳＣＳＩコントローラはアドレスおよび書込データ段階の間パリティを発生する。それは読出データ段階の間パリティをチェックする。イーサネット−ＳＣＳＩコントローラがスレーブモードで動作し、かつ現在のサイクルのターゲットである場合、イーサネット−ＳＣＳＩコントローラは読出データ段階の間パリティを発生する。イーサネット−ＳＣＳＩコントローラはアドレスおよび書込データ段階の間パリティをチェックする。
【００９８】
ＲＳＴがアクティブの場合、ＰＡＲはＮＡＮＤツリーテストのための入力である。
【００９９】
ＰＥＲＲ
パリティエラー
この信号は、イーサネット−ＳＣＳＩコントローラがＡＤ［３１：００］ラインが入力である任意のデータ段階の間にパリティエラーを検出した場合に、イーサネット−ＳＣＳＩコントローラによって１つのＣＬＫの間アサートされる。ＰＥＲＲピンはＰＣＩコマンドレジスタのＰＥＲＲＥＮ（ビット６）がセットされている場合にのみアクティブである。
【０１００】
イーサネット−ＳＣＳＩコントローラはバスマスタ書込サイクルの間ＰＥＲＲ入力をモニタする。イーサネット−ＳＣＳＩコントローラは、パリティエラーがターゲットデバイスによって報告されると、コンフィギュレーションスペースの状態レジスタのデータパリティ報告ビットをアサートする。
【０１０１】
ＲＳＴがアクティブの場合、ＲＥＲＲはＮＡＮＤツリーテストのための入力である。
【０１０２】
ＲＥＱＡ
バスリクエスト
イーサネット−ＳＣＳＩコントローラはバスマスタになりたいことを示す信号としてＲＥＱＡピンをアサートする。一旦アサートされると、ＲＥＱＡはＧＮＴＡまたはＧＮＴＢがアクティブになるまでアクティブのままである。
【０１０３】
ＲＳＴがアクティブの場合、ＲＥＱＡはＮＡＮＤツリーテストのための入力である。このときのみＲＥＱＡは入力である。
【０１０４】
ＲＥＱＢ
バスリクエスト
イーサネット−ＳＣＳＩコントローラはバスマスタになりたいことを示す信号としてＲＥＱＢピンをアサートする。一旦アサートされると、ＲＥＱＢはＧＮＴＡもしくはＳＬＥＥＰのアサーション、ＳＴＯＰビットの設定、またはＳ ＲＥＳＥＴポートへのアクセス（オフセット１４ｈ）までアクティブのままである。
【０１０５】
ＲＳＴがアクティブの場合、ＲＥＱＢはＮＡＮＤツリーテストのための入力である。このときのみＲＥＱＢは入力である。
【０１０６】
ＲＳＴ
リセット
ＲＳＴがローにアサートされると、イーサネット−ＳＣＳＩコントローラはタイプＨ＿ＲＥＳＥＴ（ＨＡＲＤＷＡＲＥ＿ＲＥＳＥＴ）の内部システムリセットを実行する。ＲＳＴは最低３０ＣＬＫ周期の間保持されなければならない。Ｈ＿ＲＥＳＥＴ状態にある間、イーサネット−ＳＣＳＩコントローラはすべての出力をディスエーブルまたはデアサートする。ＲＳＴはアサートまたはデアサートされたときＣＬＫと非同期であってもよい。デアサーションはギャランティクリーンおよびバウンスフリーエッジと同期であることが好ましい。
【０１０７】
ＲＳＴがアクティブの場合、ＮＡＮＤツリーテストが可能化される。すべてのＰＣＩインタフェースピンは入力モードである。ＮＡＮＤツリーテストの結果はＢＵＳＹ出力（ピン６２）上で観察できる。
【０１０８】
ＳＥＲＲ
システムエラー
この信号は、イーサネット−ＳＣＳＩコントローラがそのＡＤ［３１：００］ラインが入力であるアドレス段階の間にパリティエラーを検出する場合に、イーサネット−ＳＣＳＩコントローラによって１つのＣＬＫの間アサートされる。
【０１０９】
ＳＥＲＲピンはＰＣＩコマンドレジスタのＳＥＲＲＥＮ（ビット８）およびＰＥＲＲＥＮ（ビット６）がセットされている場合にのみアクティブである。
【０１１０】
ＲＳＴがアクティブの場合、ＳＥＲＲはＮＡＮＤツリーテストのための入力である。
【０１１１】
ＳＴＯＰ
ストップ
スレーブの役割では、イーサネット−ＳＣＳＩコントローラはＳＴＯＰ信号を駆動して、バスマスタに現在のトランザクションを停止するように伝える。バスマスタの役割では、イーサネット−ＳＣＳＩコントローラはＳＴＯＰ信号を受取り、現在のトランザクションを停止する。
【０１１２】
ＲＳＴがアクティブの場合、ＳＴＯＰはＮＡＮＤツリーテストのための入力である。
【０１１３】
ＴＲＤＹ
ターゲットレディ
この信号はイーサネット−ＳＣＳＩコントローラの選択されたデバイスとしてのトランザクションの現在のデータ段階を完了する能力を示す。ＴＲＤＹはＩＲＤＹと関連して使用される。データ段階はＴＲＤＹおよびＩＲＤＹの双方がアサートされたときにいずれのクロックに基づいても完了される。読出の間、ＴＲＤＹは有効データがＡＤ［３１：００］上に存在することを示す。書込の間、ＴＲＤＹはデータが受領されたことを示す。ＩＲＤＹおよびＴＲＤＹの双方が同時にアサートされるまで待ち状態が挿入される。
【０１１４】
ＲＳＴがアクティブの場合、ＴＲＤＹはＮＡＮＤツリーテストのための入力である。
【０１１５】
イーサネットインタフェース
ＬＮＫ
ＬＩＮＫ状態
このピンはＬＥＤを駆動するために１２ｍＡを与える。デフォールトでは、このピンは１０ＢＡＳＥ−Ｔインタフェース上のアクティブリンク接続を示す。このピンはまた他のネットワーク状態を示すためにもプログラム可能である。ＬＮＫＳＴピン極性はプログラム可能であるが、デフォールトでは、これはアクティブローである。このピンはＥＥＤＩ機能で多重化されることに注意されたい。
【０１１６】
ＬＥＤＰ
ＬＥＤプリドライバ
このピンはＥＥＤＯ機能と共有される。ＬＥＤ３として機能する場合、このピン上の信号はＢＣＲ７を介してプログラム可能である。デフォールトでは、ＬＥＤ３はアクティブローであり、ネットワーク上の送信アクティビティを示す。このピンに取付けられた外部回路に特に注意しなければならない。もしＬＥＤ回路が直接このピンに取付けられれば、やはりこのピンに取付けられるシリアルＥＥＰＲＯＭによって満たされないＩＯＬ要件を生じるであろう。（このピンはマイクロワイヤシリアルＥＥＰＲＯＭインタフェースのＥＥＤＯ機能で多重機能化される。）
したがって、ＥＥＰＲＯＭがこのシステムで使用される間にこのピンが付加的なＬＥＤ出力として使用されることになれば、ＬＥＤ３ピンとＬＥＤ回路との間にはバファリングが必要である。このシステム設計にＥＥＰＲＯＭが何も含まれなければ、ＬＥＤ３信号はバファリングなしに直接ＬＥＤに接続され得る。イーサネット−ＳＣＳＩコントローラからのＬＥＤ３出力はこの場合にＬＥＤを駆動するために必要な１２ｍＡの電流を吸込むことが可能である。
【０１１７】
ＬＥＤ１
ＬＥＤ１
このピンはＥＥＳＫ機能と共有される。ＬＥＤ１として、このピンの機能および極性はＢＣＲ５を介してプログラム可能である。デフォールトでは、ＬＥＤ１はアクティブローであり、ネットワーク上の受信アクティビティを示す。イーサネット−ＳＣＳＩコントローラからのＬＥＤ１出力はＬＥＤを直接駆動するために必要な１２ｍＡの電流を吸込むことが可能である。
【０１１８】
ＬＥＤ１ピンはまたＥＥＰＲＯＭ自動検出の間にも使用され、ＥＥＰＲＯＭがイーサネット−ＳＣＳＩコントローラマイクロワイヤインタフェースに存在するか否かを決定する。ＲＳＴピンの後縁で、ＬＥＤ１がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビットの値を決定する。サンプリングされたハイの値はＥＥＰＲＯＭが存在することを意味し、ＥＥＤＥＴは１にセットされる。サンプリングされたローの値はＥＥＰＲＯＭが存在しないことを意味し、ＥＥＤＥＴは０にセットされる。
【０１１９】
ＬＥＤ回路がこのピンに何も取付けられなければ、ＥＥＤＥＴセッティングを取除くために、プルアップまたはプルダウン抵抗器を代わりに取付けなければならない。
【０１２０】
ＳＬＥＥＰ
スリープ
ＳＬＥＥＰがアサートされた（アクティブロー）の場合、イーサネット−ＳＣＳＩコントローラはＳ＿ＲＥＳＥＴタイプの内部システムリセットを実行し、電力節約モードになる。（ＳＬＥＥＰアサーションによって生じるリセット動作はＢＣＲレジスタに影響を及ぼさない。）ＰＣＩインタフェース部はＳＬＥＥＰによって影響されない。特に、ＰＣＩコンフィギュレーションスペースへのアクセスは可能なままである。コンフィギュレーションレジスタのいずれもがＳＬＥＥＰによってリセットされない。イーサネット−ＳＣＳＩコントローラへのすべてのＩ／Ｏアクセスは結果としてＰＣＩターゲットアボート応答を生じる。イーサネット−ＳＣＳＩコントローラはスリープモードにある間はＲＥＱをアサートしない。ＳＬＥＥＰがアサートされると、すべての非ＰＣＩインタフェース出力はそれらの通常のＳ＿ＲＥＳＥＴ状態に置かれる。すべての非ＰＣＩインタフェース入力はＳＬＥＥＰピンそれ自体を除いては無視される。ＳＬＥＥＰのデアサーションの結果起動となる。システムは、内部アナログ回路が安定できるように、ＳＬＥＥＰ信号のデアサーション後０．５秒の間イーサネット−ＳＣＳＩデバイスのネットワーク動作を開始することを控えなければならない。
【０１２１】
ＳＬＥＥＰコマンドが効力を発するためにはＣＬＫおよびＸＴＡＬ１入力の双方には有効クロック信号がなければならない。ＲＥＱがアサートされている間にＳＬＥＥＰがアサートされれば、イーサネット−ＳＣＳＩコントローラはＧＮＴＡまたはＧＮＴＢのアサーションを待つ。ＧＮＴＡまたはＧＮＴＢがアサートされると、ＲＥＱ信号はデアサートされ、イーサネット−ＳＣＳＩコントローラは電力制約モードになる。
【０１２２】
ＳＬＥＥＰピンは電源ランプアップの間アサートされてはならない。ＳＬＥＥＰがパワーアップ時にアサートされることが所望されれば、システムは有効ピンＲＳＴ動作の完了後３ＣＬＫサイクルまでＳＬＥＥＰのアサーションを遅延させなければならない。
【０１２３】
ＸＴＡＬ１，ＸＴＡＬ２
ＸＴＡＬ１−クリスタル発振器入力
ＸＴＡＬ２−クリスタル発振器出力
クリスタル周波数はネットワークデータ速度を決定する。イーサネット−ＳＣＳＩコントローラは水晶の使用を支持し、ＩＳＯ ８８０２─３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）ネットワーク周波数許容誤差およびジッタ仕様書と互換性のある２０ ＭＨｚ周波数を発生する。
【０１２４】
ネットワークデータ速度はクリスタル周波数の２分の１である。ＸＴＡＬ１は外部ＣＭＯＳレベルソースを使用して代替的に駆動され、この場合ＸＴＡＬ２は接続されないままにされなければならない。イーサネット−ＳＣＳＩコントローラがコンマモード（comma mode）にある場合、ＸＴＡＬ１から接地までに内部２２ＫΩ抵抗器があることに注意されたい。外部ソースがＸＴＡＬ１を駆動すれば、この抵抗器を駆動するためにいくらかの電力が消費される。ＸＴＡＬ１がこのときローに駆動されると、電力消費は最小限にされる。この場合、ＸＴＡＬ１はＳＬＥＥＰのアサーションおよびＲＥＱのデアサーション後少なくとも３０サイクルの間アクティブのままでなければならない。
【０１２５】
マイクロワイヤＥＥＰＲＯＭインタフェース
ＥＥＣＳ
ＥＥＰＲＯＭチップセレクト
ＥＥＣＳ信号の機能はマイクロワイヤＥＥＰＲＯＭデバイスにそれがアクセスされていることを示すことである。ＥＥＣＳ信号はアクティブハイである。これはＥＥＰＲＯＭ全体の読出のコマンド部分の間にイーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット２を書込むことによってホストシステムによって間接的に制御される。
【０１２６】
ＥＥＤＩ
ＥＥＰＲＯＭデータイン
ＥＥＤＩ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。ＥＥＤＩは出力として機能する。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＤＩはマイクロワイヤＥＥＰＲＯＭデータ入力ピンに接続される。ＥＥＤＩはＥＥＰＲＯＭ全体の読出のコマンド部分の間にイーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット０を書込むことによってホストシステムによって間接的に制御される。
【０１２７】
ＥＥＤＩはＬＮＫＳＴ機能と共有される。
ＥＥＤＯ
ＥＥＰＲＯＭデータアウト
ＥＥＤＯ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＤＯはマイクロワイヤＥＥＰＲＯＭデータ出力ピンに接続される。ＥＥＤＯは読出中ＥＥＰＲＯＭによって制御される。ＥＥＤＯはＢＣＲ１９ビット０を読出すことによってホストシステムによって読出され得る。
【０１２８】
ＥＥＳＫ
ＥＥＰＲＯＭシリアルクロック
ＥＥＳＫ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＳＫはマイクロワイヤＥＥＰＲＯＭクロックピンに接続される。ＥＥＳＫはＥＥＰＲＯＭ全体の読出中直接イーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット１を書込むことによってホストシステムによって間接的に制御される。
【０１２９】
ＥＥＳＫピンはまたＥＥＰＲＯＭ自動検出中、ＥＥＰＲＯＭがイーサネット−ＳＣＳＩコントローラマイクロワイヤインタフェースに存在するか否かを決定するためにも使用される。ＲＳＴ信号の後縁で、ＬＥＤ１がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビットの値を決定する。サンプリングされたハイの値はＥＥＰＲＯＭが存在することを意味し、ＥＥＤＥＴは１にセットされる。サンプリングされたローの値はＥＥＰＲＯＭが存在しないことを意味し、ＥＥＤＥＴは０にセットされる。
【０１３０】
ＥＥＳＫはＬＥＤ１機能と共有される。ＬＥＤ回路がこのピンに何も取付けられなければ、ＥＥＤＥＴセッテングを取除くために、代わりにプルアップまたはプルダウン抵抗器を取付けなければならない。
【０１３１】
アタッチメントユニットインタフェース
ＣＩ±
衝突イン
イーサネット−ＳＣＳＩコントローラに衝突がネットワークメディア上で検出されたことを信号で知らせる差分入力対であり、これはＣＩ±入力がＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）規格に合うのに十分な振幅およびパルス幅の１０ＭＨｚパターンで駆動されることによって示される。擬似ＥＣＬレベルで動作する。
【０１３２】
ＤＩ±
データイン
ネットワークからマンチェスタ符号化データを伝えるイーサネット−ＳＣＳＩコントローラへの差分入力対。擬似ＥＣＬレベルで動作する。
【０１３３】
ＤＯ±
データアウト
マンチェスタ符号化データをネットワークに送信するためのイーサネット−ＳＣＳＩコントローラからの差分出力対。擬似ＥＣＬレベルで動作する。
【０１３４】
ねじれた対インタフェース
ＲＸＤ±
１０ＢＡＳＥ−Ｔ受信データ
１０ＢＡＳＥ−Ｔポート差動レシーバ。
【０１３５】
ＴＸＤ±
１０ＢＡＳＥ−Ｔ送信データ
１０ＢＡＳＥ−Ｔポート差動ドライバ。
【０１３６】
ＴＸＰ±
１０ＢＡＳＥ−Ｔ先行ひずみ制御
これらの出力は１０ＢＡＳＥ−Ｔポート差動ドライバと関連して送信先行ひずみ制御を与える。
【０１３７】
ＳＣＳＩインタフェース
ＳＤ［７：０］
ＳＣＳＩデータ
これらのピンは双方向ＳＣＳＩデータバスとして定義される。
【０１３８】
ＳＤＩＯＰ
ＳＣＳＩデータパリティ
このピンは双方向データパリティとして定義される。
【０１３９】
ＭＳＧ
メッセージ
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４０】
Ｃ／Ｄ
コマンド／データ
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４１】
Ｉ／Ｏ
入力／出力
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４２】
ＡＴＮ
アテンション
この信号はイニシエータモードの４８ｍＡ出力である。この信号はデバイスがパリティエラーを検出したときにアサートされる。また、この信号はあるコマンドを経てアサートすることもできる。
【０１４３】
ＢＳＹ
ビジー
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４４】
ＳＥＬ
セレクト
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４５】
ＲＳＴ
リセット
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４６】
ＲＥＱ
リクエスト
これはイニシエータモードでシュミットトリガを有するＳＣＳＩ入力信号である。
【０１４７】
ＡＣＫ
アクノリッジ
これはイニシエータモードで４８ｍＡドライブを有するＳＣＳＩ出力信号である。
【０１４８】
その他
ＳＣＳＩ ＣＬＫ
ＳＣＳＩクロック
ＳＣＳＩクロック信号はすべての内部デバイスタイミングを発生するために使用される。この入力の最大周波数は４０ＭＨｚであり、最小の１０ＭＨｚはＳＣＳＩバスタイミングを維持するために必要である。
【０１４９】
ＲＥＳＥＲＶＥ
予備＿接続してはならない
このピン（＃１１６）は内部テスト論理のための予備である。これは適切なチップ動作のために何にも接続してはならない。
【０１５０】
ＢＵＳＹ
ＮＡＮＤツリーアウト
この信号はＳＣＳＩバス信号ＢＳＹと論理的に等価である。外部論理がＳＣＳＩバスアクティビティをモニタするために接続され得るように複製される。
【０１５１】
ＮＡＮＤツリーテストの結果はＲＳＴがアサートされるＢＵＳＹピン上で観察され、そうでなければ、ＢＵＳＹはＳＣＳＩバス信号ラインＢＳＹ（ピン６４）の状態を反映する。
【０１５２】
ＰＷＤＮ
パワーダウンインジケータ
この信号は、アサートされると、ＤＭＡ状態レジスタのＰＷＤＮ状態ビットをセットし、ホストに割込を送る。
【０１５３】
電源ピン
アナログ電源ピン
ＡＶDD
アナログ電力
イーサネット回路のアナログ部分に電力を供給するために使用される４つの電源ピンがある。
【０１５４】
ＡＶSS
アナログ接地
イーサネット回路のアナログ部分によって使用される２つの接地ピンがある。
【０１５５】
デジタル電源ピン
ＤＶDD
イーサネットデジタル電力
イーサネット回路のデジタル部分のための２つの接地ピンがある。
【０１５６】
ＤＶSS
イーサネットデジタル接地
イーサネット回路のデジタル部分のための２つの電源ピンがある。
【０１５７】
ＶDD
デジタル電力
ＶDDB およびＶDD3Bピンによって支持されないＳＣＳＩ、ＰＣＩデジタル回路およびＩ／Ｏバッファによって使用される６つの電源ピンがある。
【０１５８】
ＶSS
デジタル接地
内部デジタル回路によって使用される１２の接地ピンがある。ピン１１９はＣＬＫピンＩ／Ｏバッファに接地を与える。ピン１１はＰＣＩ ＤＭＡ論理に接地を与える。ピン６２はＳＣＳＩ内部論理に接地を与える。ピン６０は付加的な入力バッファに接地を与える。
【０１５９】
ＶDDB
ＳＣＳＩ Ｉ／Ｏバッファ電力
ＳＣＳＩバス入力／出力バッファドライバによって使用される４つの電源ピンがある。
【０１６０】
ＶSSB
ＳＣＳＩ Ｉ／Ｏバッファ接地
以下のピン、つまり、ＳＤＩＯ［７：０］、ＳＤＩＯＰ、ＢＳＹ、ＡＴＮ、ＲＳＴ、ＳＥＬ、ＲＥＱ、ＡＯＬ、ＭＳＧ、ＡＤおよびＩＯに接続されたＳＣＳＩ入力／出力バッファによって使用される８つの接地ピンがある。
【０１６１】
ＶDD3B
ＰＣＩ Ｉ／Ｏバッファ電力
ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピンに接続されたＰＣＩ入力／出力バッファによって使用される４つの電源ピンがある。
【０１６２】
ＶSS3B
ＰＣＩ Ｉ／Ｏバッファ接地
ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピンに接続されたＰＣＩ入力／出力バッファによって必要とされる８つの接地ピンがある。
【図面の簡単な説明】
【図１】ＰＣＩローカルバスに接続されたイーサネットアダプタボード、ＳＣＳＩアダプタボード、およびプロセッサ／メモリシステムの図である。
【図２】この発明の組合されたイーサネット−ＳＣＳＩコントローラのコンポーネントのブロック図である。
【図３】この発明の組合されたイーサネット−ＳＣＳＩコントローラを含む１３２ピンパッケージのためのピンアウトを示す図である。
【図４】出力バッファからＶＳＳ３Ｂピンに電力を運ぶためにどのように個々のラインが使用されるかを示す図である。
【図５】この発明で使用される出力バッファのための回路をその出力バッファのための論理図とともに示す図である。
【図６】図５の出力バッファ回路の使用によって、どのようにｄｉ／ｄｔの減少が達成されるかを示す図である。
【図７】電流密度がアナログ回路から離れる方向に増大するようにデジタル制御回路がどのように構成されるかを示す図である。
【図８】この発明の組合されたイーサネット−ＳＣＳＩコントローラを含む統合された回路チップのスケールレイアウトの図である。
【図９】イーサネットアナログおよびデジタル領域のソース電力ラインの構成を示し、かつデジタルＩ／Ｏバッファ回路の部分のレイアウトを示す図である。
【図１０】ＳＣＲ切換装置によって分離された、この発明の５つの別々の電力分布ネットワークを示す図である。
【図１１】ソース電源ラインの間でＳＣＲを形成するための方法を示す図である。
【図１２】図１１のＰＮＰＮシーケンスが２つのトランジスタとどのように等価であるかを表わす図であり、さらにトランジスタの構成に対する等価回路を示す図である。
【符号の説明】
２００ ファーストＳＣＳＩ−２コア
２０２ バスマスタＤＭＡエンジン
２０４ ＰＣＩバスインタフェースユニット
２１０ ＤＭＡバッファ管理ユニット
【発明の分野】
この発明はＰＣＩ（周辺コンポーネント相互接続）ローカルバスとインタフェースするパーソナルコンピュータで使用されるＳＣＳＩ（スモールコンピュータシステムインタフェース）およびイーサネットアダプタボードに関する。より特定的には、この発明はＳＣＳＩおよびイーサネットアダプタボードの単一チップとの置換えに関する。
【０００２】
【先行技術の説明】
ＰＣＩローカルバスは多重化アドレスおよびデータ線を有する高性能３２ビットまたは６４ビットバスである。図１に例示されるように、ＰＣＩローカルバス１００はＳＣＳＩアダプタボード１０２、イーサネットアダプタボード１０４、およびプロセッサ／メモリシステム１０６などの周辺コントローラコンポーネント間の相互接続機構としての使用が意図されている。１９９３年４月３０日発効のＰＣＩローカルバス仕様書、Ｒｅｖ．２．０は、ＰＣＩローカルバスコンポーネントおよび拡張ボードのためのプロトコル要件、電気的要件、機械的要件、および構成要件を含む。ＰＣＩローカルバス仕様書に関するさらなる情報は、ＰＣＩスペシャル・インタレスト・グループ（Special Interest Group）、Ｍ／ＳＨＦ３−１５Ａ、５２００ＮＥイーラム・ヤング・パークウェイ（Elam Young Parkway）、ヒルズバラ（Hillsboro ）、ＯＲ９７１２４−６４９７から入手可能である。
【０００３】
イーサネットはパーソナルコンピュータネットワーク化の規格である。イーサネットアダプタボードはネットワーク上で信号を送受信するためのコンポーネントを与え、それが属するパーソナルコンピュータが他のパーソナルコンピュータとネットワーク化されることを可能にする。イーサネットアダプタボード上のＰＣＩバスインタフェースユニットは、アダプタボードをＣＰＵが属するＰＣＩローカルバスとインタフェースさせる。ＰＣＩバスインタフェースユニットはデジタル信号を与えてＰＣＩローカルバスを制御することが可能である。
【０００４】
ＳＣＳＩはユーザがパーソナルコンピュータにＣＤ−ＲＯＭおよび高容量ディスクドライブなどの周辺デバイスを最大７つ容易に加えることを可能にする規格である。パーソナルコンピュータのＳＣＳＩアダプタボードは、周辺装置が属するＳＣＳＩバスにデジタルアドレス、データ、および制御信号を与える。ＳＣＳＩアダプタボード上のＰＣＩバスインタフェースユニットはアダプタボードをＣＰＵが属するＰＣＩローカルバスとインタフェースさせる。ＰＣＩバスインタフェースユニットはデジタル信号を与えてＰＣＩバスを制御することが可能である。
【０００５】
以前、メーカーは別個のアダプタボード上に間隔をおいて設けられたイーサネットおよびＳＣＳＩコンポーネントを提供した。ＰＣＩおよびＳＣＳＩバス上で送受信されるデジタル信号に対する高電流要件はデジタル信号が大きなノイズを発生し得ることを意味する。位相ロックループ（ＰＬＬ）回路などのイーサネットコントローラの感度のよいアナログコンポーネントでは、そのようなノイズはイーサネットおよびＳＣＳＩアダプタボードのコンポーネントの統合を妨げてきた。
【０００６】
【発明の概要】
この発明はデジタル信号によって発生されたノイズを低減することによってＳＣＳＩおよびイーサネットアダプタボードコンポーネントの統合を可能にし、結果として非常に安定したアナログ回路をもたらすものである。
【０００７】
この発明はＳＣＳＩおよびイーサネットアダプタボードのコンポーネントを単一のチップ上に統合し、ＰＣＩローカルバス上で使用するための統合されたＳＣＳＩ−イーサネットコントローラを形成するものである。
【０００８】
この発明はまず統合されたＳＣＳＩ−イーサネットコントローラのデジタル出力バッファに接続されたＶSSピン上のグラウンドバウンスを低減することによってノイズを低減する。ＶSSピン上のグラウンドバウンスは、継続的に電流を切換える大出力バッファを支持するためにＶＤＤピンより実質的に多いＶSSピンを与えることによってまず低減され、各ＶSSピンはピン近くのローカルエリアの制限された数のバッファを支持する。各ＶSSピンが吸込まなければならない電流が減り、ＶSSピンまでのライン長が制限されたことによりインダクタンスが減り、結果としてグラウンドバウンスが低減される。グラウンドバウンスをさらに低減するために、各出力バッファからＶSSピンへ別々のラインが与えられる。別々のラインを使用することによって、複数のバッファが一緒に切換わる場合に生じるグラウンドバウンスが低減される。
【０００９】
この発明はさらに信号遷移の間の時間にわたる電流の変化（ｄｉ／ｄｔ）を制限するデジタル出力バッファのための回路を使用することによってノイズを低減する。ｄｉ／ｄｔを制限することによって、インダクタンスのためにアナログ回路で生じるノイズは同様に制限される。
【００１０】
この発明は付加的に電流密度がアナログ回路から離れる方向に増大するように、デジタル制御回路をトポロジカルに構成することによってノイズを低減する。
【００１１】
最後に、この発明はデジタルコンポーネントとアナログコンポーネントとの間でノイズを伝送し得る別個のアナログ電源とデジタル電源との間の不必要な電流の流れを妨げることによってノイズを低減する。アナログ電源とデジタル電源との間のこのような電流の流れはシリコン制御整流器（ＳＣＲ）を使用することによって妨げられる。ＳＣＲは電源間に置かれる。ＳＣＲはデジタル電源とアナログ電源との間の電流の流れを可能にし、１つの電源しかターンオンされていない場合にはラッチアップを防ぐ。
【００１２】
この発明のさらなる詳細は添付の図面を参照して説明される。
【００１３】
【好ましい実施例の説明】
図２はＰＣＩローカルバスに結合された、この発明の組合されたイーサネット−ＳＣＳＩコントローラのコンポーネントのブロック図である。組合されたイーサネット−ＳＣＳＩコントローラのＳＣＳＩ部分は、ファーストＳＣＳＩ−２コア２００、バスマスタＤＭＡエンジン２０２、およびＰＣＩバスインタフェースユニット２０４を含み、ここではこれらをまとめてＳＣＳＩコントローラと呼ぶ。ファーストＳＣＳＩ−２コア２００は１０ＭＢ／ｓｅｃの伝送速度を有するシングルエンドのＳＣＳＩを支持する８ビットＳＣＳＩインタフェースを与える。バスマスタＤＭＡエンジン２０２は１３３ＭＢ／ｓｅｃ速度でＰＣＩローカルバスを横切るバーストモードでの３２ビット伝送のための９６バイトＦＩＦＯを含む。ＰＣＩバスインタフェースユニット２０４は構成スペースおよびＰＣＩマスタ／スレーブインタフェースを含み、この発明の組合されたイーサネット−ＳＣＳＩコントローラのＳＣＳＩ部分およびイーサネット部分の双方によって使用される組合されたＰＣＩコントローラである。別個のＳＣＳＩおよびイーサネットＰＣＩバスインタフェースユニットを単一のＰＣＩバスインタフェースユニット２０４に組合せる１つの方法は、１９９５年１月１８日に提出された「集積回路およびコンピュータアップグレード方法」と題される特願平７−５４６６において記載されており、この出願を引用により援用する。
【００１４】
３２ビットイーサネット部分は組合されたＰＣＩバスインタフェースユニット２０４を使用し、ＤＭＡバッファ管理ユニット２１０と、個々の１３６バイト送信ＦＩＦＯ２１２と、１２８バイト受信ＦＩＦＯ２１４と、ＦＩＦＯコントローラ２１６と、ＩＥＥＥ８０２．３に規定されたＡＵＩ（アタッチメントユニットインタフェース）および１０ＢＡＳＥ−Ｔ ＭＡＵ（メディアアタッチメントユニット）を支持するＩＥＥＥ８０２．３に規定されたＭＡＣ（メディアアクセスコントロール）コア２１８とをさらに含み、これらをここではまとめてイーサネットコントローラと呼ぶ。
【００１５】
この発明の組合されたイーサネット−ＳＣＳＩコントローラは、１３２ピンプラスチックカッドフラットパック（ＰＱＦＰ）で使用できるチップ上に集積化される。組合されたイーサネット−ＳＣＳＩコントローラチップはパーソナルコンピュータのマザーボード上での使用が意図されている。イーサネット−ＳＣＳＩコントローラチップはマザーボード上に直接設置され、ＰＣＩローカルバス、ＳＣＳＩバス、およびイーサネットトランシーバに結合される。チップへのＳＣＳＩ ＣＬＫ入力はやはりマザーボード上に設置されたＳＣＳＩクリスタルによって与えられる。
【００１６】
図３はこの発明の組合されたイーサネット−ＳＣＳＩコントローラを含むことが可能な１３２ピンＰＱＦＰのためのピンアウト３００を示す。例示されるように、ピン接続はチップ上の回路のレイアウトがデジタル制御回路３０４およびデジタルＩ／Ｏバッファ回路３０６とは別個に設けられるアナログ部分３０２を含むように配列される。表１および２はピン名とそのピンの機能の簡単な説明を列挙したものである。ピン名は以下の表１および２のＰＣＩバスインタフェース、イーサネットインタフェース、ＳＣＳＩインタフェース、電源、またはその他の機能にそのピンが使用されるかどうかを示すように構成されている。表に列挙されたピンのより詳細な説明は付録Ａに含まれる。
【００１７】
【表１】
【表２】
【００１９】
［Ａ．デジタル出力バッファのための局在化されたＶＳＳ］
図３のアナログ回路３０２のノイズはデジタルＩ／Ｏバッファ回路３０６に含まれるＰＣＩおよびＳＣＳＩ出力バッファの電流切換から発生し得る。ＰＣＩインタフェースはＡＤ［３１：０］、Ｃ／ＢＥ［３：０］、およびＰＡＲピンに結合された大出力バッファを含み、各ピンはほぼクロックサイクル毎に電流を切換える出力バッファに接続され、これらのピンはＰＣＩローカルバス仕様書、Ｒｅｖ．２．０によって必要とされる最大電流を運ぶ。ＳＣＳＩインタフェースはまた表のＳＣＳＩインタフェースの欄に列挙されたすべてのピンに接続された大出力バッファを含み、各大出力バッファはほぼクロックサイクル毎に電流を切換え、最大４８ミリアンプ信号を受信する。
【００２０】
同時に切換わるいくつかの大ＰＣＩまたはＳＣＳＩ出力バッファでは、アナログ回路３０２にノイズ電流をもたらす大きなグラウンドバウンスが生じ得る。グラウンドバウンスが生じるのは、部分的には通常は集積回路で使用されるソースピンの受信された電流を効果的に吸込む能力に制限があるためである。
【００２１】
グラウンドバウンスを低減するために、この発明はまず対応のドレイン電圧ピンＶＤＤＢおよびＶＤＤ３Ｂより実質的に大きい大ＰＣＩおよびＳＣＳＩ出力バッファを支持する多数のＶＳＳＢおよびＶＳＳ３Ｂピンを使用する。ＶＳＳ３ＢおよびＶＤＤ３Ｂピン接続は、ＡＤ［３２：０］、Ｃ／ＢＥ［３：０］およびＰＡＲピンに接続された大ＰＣＩ出力バッファのみを支持する。ＶＳＳＢおよびＶＤＤＢピン接続は表のＳＣＳＩインタフェースの欄に列挙されたピンに接続された大ＳＣＳＩ出力バッファのみを支持する。
【００２２】
グラウンドバウンスは付加的なＶＳＳＢおよびＶＳＳ３Ｂピンによって支持される大出力バッファの数を制限することによってさらに低減される。図３のブロック３１１−３１８および３２１−３２３はＶＳＳＢおよびＶＳＳ３Ｂピンならびにそれらが支持する出力バッファピンを示す。ブロック３１１−３１８によって示されるように、各ＶＳＳ３Ｂピンは最大５つの出力バッファを支持する。ブロック３２１−３２３によって示されるように、各ＶＳＳＢピンは最大６つの出力バッファを支持する。
【００２３】
グラウンドバウンスをさらに低減するために、図３のブロック３１１−３１８および３２１−３２３によって付加的に例示されるように、個々のＶＳＳＢまたはＶＳＳ３Ｂピンによって支持される大出力バッファは個々のピンを取巻く局所領域に配置される。出力バッファをその接地ピン近くに配置することにより、インダクタンスを生じるライン長は低減され、同様にグラウンドバウンスを制限する。
【００２４】
図４は大ＰＣＩ出力バッファに接続されたＶＳＳ３Ｂピンに対してグラウンドバウンスを低減する２つの付加的な方法を例示する。まず、ライン長をさらに制限し、かつインダクタンスを低減するために、ＶＳＳ３Ｂピン４２０はそれが支持する大出力バッファ４１１−４１４の中で中心に配置される。この態様でさらにインダクタンスを低減することによって、グラウンドバウンスは同様にさらに低減される。第２に、個々の出力バッファ４１１−４１５からＶＳＳ３Ｂピン４２０へ電力を運ぶために個々のライン４０１−４０５が設けられる。単一の電力ラインの代わりに別個のラインを使用することによって、複数の出力バッファが一緒に切換わる場合に生じるグラウンドバウンスは低減される。
【００２５】
［Ｂ．デジタル出力バッファの制限されたｄｉ／ｄｔ］
この発明はＰＣＩおよびＳＣＳＩ出力バッファによって涌出されかつ吸込まれる電流の変化（ｄｉ／ｄｔ）を制限し、図３のアナログ回路３０２に影響を及ぼすノイズを低減する回路をさらに提供する。図５はこの発明の出力バッファ５００のための回路、およびその回路のための論理図５０２を示す。
【００２６】
論理図５０２に示されるように、この発明の出力バッファはインバータ５０４の入力でデータ信号（ＤＩＮ）を受信し、インバータ５０６の入力で可能化信号（ＥＩＮ）を受信する。インバータ５０４の出力はトライステートバッファ５０８の入力になり、このトライステートバッファはインバータ５０６の出力からのロー信号によって可能化される。トライステートバッファ５０８の出力はこのようにＥＩＮ信号によって可能化されるＤＩＮ信号に対応する出力信号（ＯＵＴ）を発生する。
【００２７】
論理図５０２を実現し、ｄｉ／ｄｔを制限するための回路を与えるために、この発明の回路５００は３つのトライステートバッファ５４０、５５０および５６０を含み、これらのバッファは３つの遅延部５１０、５２０および５３０によってそれぞれ駆動される。これらの部のコンポーネントおよびその動作を以下に説明する。
【００２８】
１．遅延部５１０、５２０および５３０
ＤＩＮおよびＥＩＮ信号は第１の遅延部５１０によって受信される。第１の遅延部５１０は遅延素子５１２を使用してＤＩＮ信号を遅延させ、一方ＥＩＮ信号は素子５１４を使用して遅延される。遅延素子５１２は直列に接続された２つのインバータ５１２ａおよび５１２ｂならびに２００オームの抵抗器５１２ｃを含む。遅延素子５１４は素子５１２と同一である。
【００２９】
抵抗器５１２ｃは２つのインバータ５１２ａおよび５１２ｂと直列に使用され、処理のばらつきを相殺してより平滑な出力ｄｉ／ｄｔを与える。この処理のばらつきによりインバータ５１２ａおよび５１２ｂのトランジスタならびに第１のトライステートバッファ５４０のトランジスタのためのゲート酸化物層の厚みのばらつきを生じる。インバータ５１２ａおよび５１２ｂのトランジスタのより薄い酸化物層はキャパシタンスを低減し、ゆえに速度を上昇させるが、より厚い酸化物層は速度低下をもたらす。インバータ５１２ａおよび５１２ｂの遅延のばらつきにより、出力バッファ５００のｄｉ／ｄｔの電位上昇が生じる。
【００３０】
酸化物層の処理のばらつきを相殺するために、インバータ５１２ａおよび５１２ｂと直列に抵抗器５１２ｃが利用される。より薄い酸化物層がインバータ５１２ａおよび５１２ｂのキャパシタンスを減少させ、その速度を上昇させるのと異なり、より薄い酸化物層は第１のトライステートバッファ５４０の入力の寄生容量を増大させる。トライステートバッファ５４０の入力で寄生容量と組合せて作用する抵抗器５１２ｃは速度を減じるＲＣ時間遅延を形成し、インバータ５１２ａおよび５１２ｂの速度上昇を相殺する。酸化物の厚みが増すと、インバータ５１２ａおよび５１２ｂは速度を減じるが、抵抗器５１２ｃおよびトライステートバッファ５４０の寄生入力容量から生じるＲＣ遅延は速度を上昇させる。このように、インバータ５１２ａおよび５１２ｂと直列の抵抗器５１２ｃを使用することによって、処理のばらつきによるｄｉ／ｄｔの上昇が妨げられる。
【００３１】
第１の遅延部５１０の出力はまた第２の遅延部５２０へ送られ、この第２の遅延部は第１の遅延部５１０と同様に、２組の直列に接続された２つのインバータと２００オームの抵抗器とを含む。第１の遅延部５１０の回路と同様に、第２の遅延部５２０はインバータと直列の抵抗器を含み、ゲート酸化物層の処理のばらつきを相殺する。
【００３２】
第２の遅延部５２０の出力はまた第３の遅延部５３０に送られ、第３の遅延部もまた第１および第２の遅延部５１０および５２０と同様に、２組の直列に接続されたインバータと２００オームの抵抗器とを含み、抵抗器は処理のばらつきを相殺するために使用される。
【００３３】
２．トライステートバッファ部５４０、５５０および５６０
第１の遅延部５１０の出力は第１のトライステートバッファ５４０への入力になる。第１のトライステートバッファ５４０はｐチャネルプルアップトランジスタ５４１およびｎチャネルプルダウントランジスタ５４２を含む。プルアップトランジスタ５４１のソースはＶＤＤＢまたはＶＤＤ３Ｂに接続され、そのドレインは出力バッファ５００の出力（ＯＵＴ）を形成するトランジスタ５４２のドレインに接続される。トランジスタ５４２のソースはＶＳＳＢまたはＶＳＳ３Ｂに接続される。
【００３４】
プルアップトランジスタ５４１のゲートはＮＡＮＤゲート５４３の出力に接続され、ＮＡＮＤゲート５４３の入力は第１の遅延部５１０の出力に接続される。プルダウントランジスタ５４２のゲートはＮＯＲゲート５４４の出力に接続され、ＮＯＲゲート５４４の入力は第１の遅延部５１０の出力に接続されるが、ＥＩＮ出力はインバータ５４５によって反転される。
【００３５】
トランジスタ５４６および５４７はプルアップトランジスタ５４１およびプルダウントランジスタ５４７のターンオンまたはターンオフ時に電流の増大を遅くするために与えられ、それによって出力（ＯＵＴ）上のｄｉ／ｄｔを増大させる電流スパイクを低減する。トランジスタ５４６はＮＡＮＤゲート５４３のプルアップトランジスタと関連して動作し、一方トランジスタ５４７はＮＯＲゲート５４４のプルダウントランジスタと関連して動作する。ｐチャネルトランジスタ５４６のソースはＶＤＤ３ＢまたはＶＤＤＢに接続され、ドレインはプルアップトランジスタ５４１の入力に接続される。トランジスタ５４６のゲートは第１の遅延部５１０のＤＩＮ出力に接続される。ｎチャネルトランジスタ５４７のソースはＶＳＳ３ＢまたはＶＳＳＢに接続され、ドレインはプルダウントランジスタ５４２の入力に接続される。トランジスタ５４７のゲートは第１の遅延部５１０のＤＩＮ出力に接続される。
【００３６】
第２の遅延回路５２０の出力は第２のトライステートバッファ５５０の入力に送られる。第２のトライステートバッファ５５０は第１のトライステートバッファ５４０に類似の回路コンポーネントを有し、入力は第１のトライステートバッファ５４０が第１の遅延部５１０に接続されるのと同じ態様で第２の遅延部５２０のＤＩＮおよびＥＩＮ出力に接続され、出力は第１のトライステートバッファ５４０と同じ態様でＯＵＴに接続される。
【００３７】
第３の遅延部５３０の出力は第３のトライステートバッファ５６０に与えられる。第３のトライステートバッファ５６０は第１および第２のトライステートバッファ５４０および５５０に類似の回路コンポーネントを有し、入力は第１および第２のトライステートバッファ５４０および５５０が第１および第２の遅延部５１０および５２０に接続されるのと同じ態様で第３の遅延部５３０のＤＩＮおよびＥＩＮ出力に接続され、出力は第１および第２のトライステートバッファ５４０および５５０と同じ態様でＯＵＴに接続される。
【００３８】
３．電流を涌出させる出力バッファ５００を使用した動作
動作において、まずハイＯＵＴ信号が与えられる場合をみる。したがって、ＤＩＮ信号およびＥＩＮ信号の双方がハイに切換えられていると仮定する。ＤＩＮおよびＥＩＮがハイの状態で、第１の遅延部５１０の出力はハイになり、ＮＡＮＤゲート５４３およびＮＯＲゲート５４４の双方の出力をローにする。さらにＤＩＮがハイの状態で、トランジスタ５４６はターンオフし、一方トランジスタ５４７はターンオンする。ＮＡＮＤゲート５４３の出力がローであり、トランジスタ５４６がオフの状態で、プルアップトランジスタ５４１はターンオンし、出力（ＯＵＴ）をハイにする。ＮＯＲゲート５４４の出力がローであり、トランジスタ５４７がオンの状態では、プルダウントランジスタ５４２はオフのままである。
【００３９】
第２の遅延部５２０による短い時間遅延の後、第２のトライステートバッファ５５０のプルアップトランジスタ５５１はターンオンし、出力（ＯＵＴ）に電流を付加的に与える。再び、第３の遅延部５３０による別の短い遅延の後、第３のトライステートバッファ５６０のプルアップトランジスタ５６１はターンオンし、出力（ＯＵＴ）に付加的な電流を与える。
【００４０】
図６は図５に示される遅延部５１０、５２０および５３０を有する３つの別個のトライステートバッファ５４０、５５０および５６０を使用することによって、どのようにｄｉ／ｄｔの減少が達成されるかを例示する。曲線６０２は電流レベルＡに到達するように設計された単一のトライステートバッファを使用する出力バッファの電流（Ｉ）対時間（ｔ）の変化を表わす。出力が図５に示される遅延部５２０および５３０によって遅延された状態で３つの別個のトライステートバッファ５４０、５５０および５６０を使用することによって、より長い時間をかけて、曲線６０４を点Ｂで同じ電流レベルに到達するように、したがってｄｉ／ｄｔを減少させるように維持することが可能である。トランジスタサイズは図５の出力バッファ回路５００に対して示されていることに注意されたい。このサイズはトライステートバッファ５４１、５５１および５６１のプルアップトランジスタが徐々にサイズが大きくなり、やはり徐々に電流が上昇し、ｄｉ／ｄｔを減少させることを可能にすることを示す。
【００４１】
図６のボックス６０６の破線によって示される、ｄｉ／ｄｔを増大させる電流スパイクは、第２および第３のトライステートバッファ５５０および５６０のターンオンの間に生じ得る。この発明の回路５００は各トライステートバッファにおいて５４６および５４７のようなトランジスタを使用することによって電流スパイクを防ぎ、これらのトランジスタは、上述のように、ターンオン時の各トライステートバッファの電流の上昇を遅くする。
【００４２】
４．電流を吸込む出力バッファ５００を使用する動作
次にローＯＵＴ信号が与えられる場合をみる。まずＤＩＮ信号はローに切換わり、ＥＩＮ信号はハイのままであると仮定する。ＤＩＮがローであり、ＥＩＮがハイの状態で、遅延部５１０はＮＡＮＤゲート５４３およびＮＯＲゲート５４４の双方の出力をハイに切換える類似の信号を与える。さらに、トランジスタ５４６はターンオンし、一方トランジスタ５４７はターンオフする。ＮＯＲゲート５４４の出力がハイであり、トランジスタ５４７がオフの状態で、プルダウントランジスタ５４２はターンオンし、出力（ＯＵＴ）上の電流を吸込む。ＮＡＮＤゲート５４３の出力がハイであり、トランジスタ５４６がオンの状態で、プルアップトランジスタ５４６はターンオフする。３つの別々のトライステートバッファ部に、順にサイズが大きくなっていく、それぞれの遅延後にターンオンするプルダウントランジスタ５４２、５５２および５６２を設けることによって、吸込まれた電流は必要とされる量まで徐々に増大し、ｄｉ／ｄｔおよびグラウンドバウンスを低減する。
【００４３】
３つのトライステートバッファ５４０、５５０および５６０の各々の、５４６および５４７などのトランジスタはまた、付加的なトライステートバッファ状態がローに切換わった場合に、ちょうどそれらが上述のようにハイに切換わった場合のように、ｄｉ／ｄｔの低減を可能にする。５４７などのトランジスタは５４４などのＮＯＲゲートのプルダウントランジスタと関連して動作し、５４２などのプルダウントランジスタがターンオンしているときに時間に対する電流の減少（ｄｉ／ｄｔ）を可能にし、それによって図３のアナログ部３０２のグラウンドバウンスを低減し、ノイズを制限する。
【００４４】
トライステートバッファ５４０、５５０および５６０の各々の、５４６および５４７などのトランジスタはまた、出力（ＯＵＴ）がハイからローへ、またはローからハイへ遷移する場合のクローバー効果を防ぐ。第２および第３の遅延素子５２０および５３０は第２および第３のトライステートバッファ５５０および５６０のプルアップトランジスタ５５１および５６１のターンオフを遅延させるので、プルアップトランジスタ５５１および５６１がオンのままであれば、プルダウントランジスタ５４２が電流を吸込もうとするときにクローバー効果が発生し得る。トランジスタ５４６および５４７などのトランジスタはしたがって図５に示されるようにサイズ決めされ、トランジスタ５４２のターンオンを遅延させ、そのようなクローバー効果を防ぐ。５４６および５４７などのトランジスタは、トライステートバッファ出力がハイからローに切換わる場合、およびローからハイへ切換わる場合の双方においてそのようなクローバー効果を防ぐ。
【００４５】
このように、この発明の組合されたイーサネット−ＳＣＳＩコントローラで出力バッファ回路５００を使用することによって、電流の変化の速度（ｄｉ／ｄｔ）は涌出された電流のノイズを低減するとともに、吸込まれた電流のグラウンドバウンスを制限するように制御される。
【００４６】
３．３または５．０のいずれのボルト出力が必要とされるかを自動感知するための機構を与えること、およびそのような自動感知に従って出力を与えることを含む、出力バッファ回路５００を向上させるためのさらなる情報は、同日に提出されたウー（Wu）他による、「自動感知回路および信号バスとインターフェースするための方法」と題された特許出願において開示されており、この出願を引用により援用する。
【００４７】
［Ｃ．コンポーネントのトポロジカルな構成］
図３のアナログ回路３０２で生じるノイズの別の源はデジタル制御回路３０４を流れる電流である。図７に例示されるように、そのようなノイズを低減するために、この発明は電流密度が矢印７００によって示されるようにアナログ回路３０２から離れる方向に増大するように、デジタル制御回路３０４のコンポーネントをトポロジカルに構成する。加えて、アナログ回路３０２はデジタル回路からのノイズを防ぐようにトポロジカルに構成される。デジタル回路の電流の流れによるノイズを低減するための回路の構成を以下に説明する
１．チップ回路の全体的な構成
図８は組合されたイーサネット−ＳＣＳＩコントローラを含む集積化された回路チップ８００のスケールレイアウトを示す。チップ８００は各辺が約３００から４００ミルであり、その回路を規定するために０．８ミクロンの二重金属処理が使用される。領域８０１、８０３、８０５および８０７の周りはそれらをより強調するように白く帯状に塗られている。チップダイはパッケージ３０２に実装された場合回路側を下に向ける。したがって、図８のピンアウトは図３に示されたものの鏡像である。ピン番号９９のためのボンディングパッドは、たとえば、図８に示されたレイアウトの左端の一番上近くに位置決めされ、一方ピン番号９９のための対応のボンディングパッドは（ＸＴＡＬ２）図３に示されたパッケージピンアウトの右端の一番上近くに位置決めされる。
【００４８】
イーサネットアナログ領域８０１とイーサネットデジタル制御領域８０３との組合せは一般に図８の正方形の形状を規定し、領域８０１はその正方形の形状の左上の象限を規定する。領域８０１は図３のアナログ回路３０２に対応する。ＳＣＳＩデジタル制御領域８０５はその長辺が下でイーサネットデジタル制御領域８０３の底に隣接する矩形として位置決めされる。ＰＣＩデジタル制御領域８０７はその長辺が右に延び、イーサネットデジタル制御領域８０３およびＳＣＳＩデジタル制御領域８０５の双方の右辺に隣接する矩形として位置決めされる。図３のデジタル出力バッファ３０６に対応するデジタルＩ／Ｏバッファ８０９は、デジタル制御領域８０５から８０７の周縁のあたりに位置決めされる。
【００４９】
２．ＶＤＤラインの配線
図９は、アナログ領域８０１のノイズを低減するように構成されたイーサネットアナログ領域８０１およびイーサネットデジタル領域８０３のソース電力線の構成を示す。図示されるように、別々のＤＶＤＤピンパッド８４および１０４はイーサネットデジタル領域８０３に電力を運ぶ。電力はアナログ領域８０１から最も離れたイーサネットデジタル領域８０３の周囲に沿う電力分布ライン９０２上でＤＶＤＤパッド８４および１０９から与えられる。電力が図示されるように電力分布ライン９０２から回路９０６へと分布され、最大電流密度がアナログ領域８０１から離れたところで最大になることを可能にする。電力分布ライン９０２の代わりに破線９０４に沿って電力を分布することによって、電流密度はアナログ領域８０１により近いところで最大になる。
【００５０】
イーサネットデジタル回路の電流の基板を介する感度のよいアナログコンポーネントへの抵抗結合によって、アナログ領域８０１の回路コンポーネントにノイズが発生する。より大きな電流密度を有することによって、特にアナログ回路の隣に配置された電力分布ライン９０２によって伝えられる電流で、基板を介する結合によってアナログコンポーネントに大きなノイズが生じ得る。このように、電力分布ライン９０２をアナログ回路８０１から離れたイーサネットデジタル回路８０３の周囲近くに配置することによって、ノイズは低減される。
【００５１】
イーサネットデジタル領域８０３とアナログ領域８０１のコンポーネントとの間の基板を介するノイズ結合もまた、アナログ電力分布ライン９０８の配線によって低減される。アナログ電力分布ライン９０８は図示されるようにＡＶＤＤピンパッド９１、９６、１０３および１０８に接続される。アナログ電力分布ライン９０８はアナログ回路８０１の周囲に配線され、基板を介するイーサネットデジタル部８０３からその中に配置された感度のよいアナログコンポーネントへの電流結合に対するバリアを与える。
【００５２】
３．ＶＳＳ部の構成
図９はまた出力バッファならびにそれらの支持するＶＳＳＢおよびＶＳＳ３Ｂ接続のためのレイアウトがイーサネットアナログ部８０１のノイズを低減するようにデジタルＩ／Ｏバッファ部８０９の構成を例示する。図９に示されるように、分離されたｐウェル９１１−９１８はデジタルＩ／Ｏバッファ部８０９に設けられる。ｐウェル９１１−９１８の各々はＶＳＳ３Ｂピンとそれらの対応の出力バッファの部分との接続を支持し、各ｐウェル９１１−９１８はそれぞれ図３の対応の部３１１−３１８のピンに接続された構造を支持する。別の分離されたｐウェル９２０がＶＳＳＢピンおよびそれらの対応のＳＣＳＩ出力バッファの部分を支持するために設けられ、ｐウェル９２０は図３の部３２１、３２２および３２３のピンに接続された構造を支持する。
【００５３】
ＶＳＳＢおよびＶＳＳ３Ｂピンならびにそれらが支持する出力バッファのコンポーネントに別個のｐウェル９１１−９１８および９２０を与えることによって、ノイズの分離が可能である。ノイズをさらに分離するために、ｐウェル９１１−９１８の各々はパッド９３０によって例示される、その中央に配置されたＶＳＳ３Ｂピン接続を備える。加えて、ｐウェルの中心のＶＳＳ３Ｂピンによって支持された出力バッファ回路ｎチャネルトランジスタがｐウェル領域に設けられる。
【００５４】
ノイズをさらに低減するために、ｐウェルはできるだけ小さくされ、リード長および関連のグラウンドバウンスを最小限にするようにそのＶＳＳ３Ｂピンにできるだけ近く配置される。さらに、ｐウェルによって支持される出力バッファの残りの部分はｐウェルにできるだけ近く位置決めされ、Ｉ／ＯパッドおよびＶＳＳ３Ｂピンを支持する。
【００５５】
図８のイーサネットインタフェースピンは正方形形状のダイの１つの角のあたりに位置決めされ、ＰＣＩインタフェースピンは対角線上で対向した第２の角のあたりに、イーサネットピンから間隔をおいて位置決めされることに注意されたい。これは通常アクティブのＰＣＩローカルバスからのノイズが感度のよいアナログ回路へ結合することを制限するためである。最大の切換ノイズを発生することが予想される出力バッファ、つまりＡＤ［３１：０］、ＣＢ／Ｅ［３：０］およびＰＡＲピンに接続された大ＰＣＩ出力バッファはアナログ回路３０１からできるだけ離れて位置決めされるように配列されることに特に注意されたい。
【００５６】
ＰＣＩ出力バッファは最高の切換周波数（たとえば３３ＭＨｚ）で動作するので最大のノイズを発生し、そのようなＰＣＩ出力バッファは各々比較的大量の電流（たとえばピンあたり４４ｍＡ）を涌出させるとともに、比較的大量の電流を吸込む。ＳＣＳＩ出力バッファはＰＣＩ出力バッファほど多くの電流を涌出させず、かつＳＣＳＩ出力バッファは比較的大量の電流を吸込むが、切換周波数がより低いのでＰＣＩバッファほど多くのノイズを生じない。したがって、ＰＣＩ出力バッファ９１１−９１８のためのｐウェルは別個に設けられ、一方ＳＣＳＩ出力バッファに対しては単一のｐウェル９２０が設けられる。
【００５７】
Ｄ．ＳＣＲを使用する電源ラインの分離
図８に示された回路のレイアウトは、別個の電源が異なる部に対して設けられているという点でユニークなものである。第１の組のＡＶＳＳピンおよびＡＶＤＤピンはそれぞれアナログ信号領域８０１に接地および電力を供給するために設けられる。第２の別の組のＤＶＳＳピンおよびＤＶＤＤピンはそれぞれイーサネットデジタル部８０３に接地および電力を供給するために設けられる。第３の別の組のＶＳＳピンおよびＶＤＤピンはデジタル領域８０５および８０７の残りの部分に接地および電力を供給するために設けられる。第４の組のＶＳＳ３ＢピンおよびＶＤＤ３ＢピンはそれぞれＰＣＩインタフェース領域の出力バッファに接地および正電位を供給するために設けられる。最後に、第５の別の組のＶＳＳＢピンおよびＶＤＤＢピンはそれぞれＳＣＳＩインタフェース領域の出力バッファに接地および電力を供給するために設けられる。
【００５８】
このように、統合された回路チップ８００上には、それぞれＶＤＤ３Ｂ、ＶＤＤＢ、ＤＶＤＤ、ＶＤＤ、およびＡＶＤＤピンへの電源ライン接続を有する、５つの相対的に独立した電力分布ネットワークがある。これらの５つの電力分布ネットワークは図１０のライン１００１−１００５によって表わされる。電力がすべてのライン１００１−１００５に適切に供給されて、デジタル電源からアナログ電源へのノイズ結合を低減すれば、この発明は図１０でＳＣＲと付されたボックスによって示される切換装置を使用して、それぞれの電力分布ネットワーク１００１−１００５をお互いから分離する。
【００５９】
電源を分離することによって、新しい電位問題が生じるが、それについて一例として説明する。電力がＡＶＤＤライン１００１に偶然与えられ、ＤＶＤＤライン１００２には与えられないと仮定されたい。これが起こり得るのは、たとえばある領域の電源が遅れてオンに切換えられる場合である。ＤＶＤＤライン１００２をパワーアップしないことによって、チップ８００のイーサネットアナログ領域８０１の回路は損傷を受けるかもしれない。そのような損傷が生じるのは、チップ８００内で逆バイアスされると思われた１つ以上のＰＮ接合が、電源から電力を受取ると思われたＮ領域がまだターンオンしないためにそのようにバイアスされず、必要とされる電位にならないためである。チップ８００に対する損傷は、逆バイアスされていないＰＮ接合を過剰の電流が流れるために生じ得る。
【００６０】
そのようなチップ損傷を防ぐために、この発明は、ライン１００１−１００５によって表わされた正の電力ライン間に形成されたＳＣＲと付されたボックスによって表わされる、バックツーバックＳＣＲ（シリコン制御整流器）を使用して、領域１００１−１００５を分離する。ＳＣＲによってチップ動作中に逆バイアスされることが意図されたすべてのＰＮ接合が確実にそのようにバイアスされる。ＳＣＲはライン１００１−１００５のいずれか２つの間に電圧差が現れた場合に、ラッチアップまたは導電状態になるように構成される。これは、たとえば１つの電源が遅れてオンに切換わる場合のように、１つのライン１００１−１００５が別のラインが電力を受けないにもかかわらず電力を受ける場合でも、適切な接合逆バイアスレベルがチップ８００全体にわたって確実に維持されるようにするためである。他のオンチップ領域にいくらかの電力を同時に与えることなくパワーアップされ得る領域はない。
【００６１】
一方、一旦電力がすべてのライン１００１−１００５に適切に供給されると、ＳＣＲはターンオフするか、またはラッチアップしない。ＳＣＲはオフのままであり、アナログおよびデジタル回路領域１００１−１００５の電力分布ライン間の分離を与える。
ソース電源ライン間にＳＣＲを形成するための面積効率のよい方法が図１１に示される。当該技術分野で周知のように、寄生ＳＣＲはＰＮＰＮ隣接領域のシーケンスが見られるところではどこでもできてしまう傾向にある。ＰＮＰＮシーケンスは図１２に示されるようにインターロックされたＰＮＰトランジスタおよびＮＰＮトランジスタと等価である。十分な浮遊電流がＰＮＰおよびＮＰＮトランジスタのいずれかのベース−エミッタ接合を横切ると、ラッチアップが誘発される。ラッチアップを回避するために、可能な場合にはＰＮＰおよびＮＰＮトランジスタの一方または双方のベース−エミッタ接合を横断してショートストラップを置くことが通例である。そうすることが可能ではないところでは、ＮＰＮシーケンスの２つのＮの間の空間Ｄ１および／またはＰＮＰシーケンスの２つのＰの間の空間Ｄ２は十分に大きくされ、その領域の導電性が調整されて、ラッチアップのリスクを最小限にする。
【００６２】
この発明のバックツーバックＳＣＲの組の各ＳＣＲは伝統的な設計ルールを破ることによって形成される。図１１において、領域１１１１、１１２１、および１１１２はＮバルク基板のバルク１１３０に埋込まれたＮＰＮシーケンスを規定する。領域１１２１、１１１２、および１１２２はＰＮＰシーケンスを規定する。Ｐ＋領域１１２２はＰウェル１１４０に埋込まれ、正の電源ラインＶｄｄ２にストラップされる。Ｎ＋領域１１１１は正の電源ラインＶｄｄ１にストラップされる。Ｐ＋領域はＶｄｄ１に短絡されないことに注意されたい。Ｖｄｄ１およびＶｄｄ２は電圧ＡＶＤＤ、ＤＶＤＤ、ＶＤＤ、ＶＤＤＢおよびＶＤＤ３Ｂのいずれか２つの電圧を表わす。
【００６３】
ＮＰＮシーケンス１１１１−１１２１−１１１２の２つのＮ領域１１１１および１１１２間の空間Ｄ１、および／またはＰＮＰシーケンス１１２１−１１１２−１１２２の２つのＰ領域１１２１および１１２２間の空間Ｄ２は十分小さくされ、その領域の導電性は適切に調整されて、Ｖｄｄ１とＶｄｄ２との間の差が予め規定されたしきい値を超えた場合は確実にラッチアップが生じるようにされる。
【００６４】
図１２に示されるように、図１１に示されたそれぞれの距離Ｄ１およびＤ２はバルク基板１１３０を介する等価の抵抗経路Ｒ１およびＲ２を規定する。Ｒ１およびＲ２の抵抗値はリソグラフィおよび／またはドーピング濃度の選択によって調整され、ＳＣＲのトリガしきい値を所望のレベルに設定する。
【００６５】
このように、この発明はＳＣＲなどの複数の切換装置をチップ８００の他の態様では分離された電力分布ネットワーク間に与え、２つ以上の他の態様では分離されたネットワークの電圧間の差が過剰になったときを検知し、かつ過剰の電圧差が発生した場合には、ネットワーク間に導電経路を形成する。
【００６６】
この発明を上に詳細に説明したが、これはこの発明をどのように製造しかつ使用するかを当業者に教示するためのものに過ぎない。前掲の特許請求の範囲によって規定されるこの発明の範囲内には多くの変更がある。たとえば、この発明の統合されたイーサネット−ＳＣＳＩコントローラはＰＣＩローカルバスを介してプロセッサ／メモリシステムとインタフェースするものとして開示されているが、プロセッサ／メモリシステムへのインタフェースのために他のバス構造を使用してもよい。加えて、ノイズの低減のために記載されたこの発明のコンポーネントおよびコンポーネントの構成は、組合されたイーサネット−ＳＣＳＩコントローラを使った応用が説明されたが、これらのコンポーネントは他の装置でも使用され得る。
【００６７】
［付録Ａ］
ピンの説明
ＰＣＩインタフェース
ＡＤ［３１：００］
アドレスおよびデータ入力／出力
これらの信号は同じＰＣＩピン上で多重化される。トランザクションの第１のクロックの間、ＡＤ［３１：００］は物理バイトアドレス（３２ビット）を含む。後続のクロックの間、ＡＤ［３１：００］はデータを含む。バイト順序はデフォールトではリトルエンディアンである。ＡＤ［０７：００］は最下位バイトとして定義され、ＡＤ［３１：２４］は最上位バイトとして定義される。ＦＩＦＯデータ転送のために、イーサネット−ＳＣＳＩコントローラはビッグエンディアンバイト順序にプログラム可能である。
【００６８】
トランザクションのアドレス段階の間、イーサネット−ＳＣＳＩコントローラがバスマスタである場合には、ＡＤ［３１：２］はアクティブＤＷＯＲＤ（倍長語）をアドレス指定する。イーサネット−ＳＣＳＩコントローラはリニアバーストオーダを示すアドレス段階の間、常にＡＤ［１：０］を’００’に駆動する。イーサネット−ＳＣＳＩコントローラがバスマスタでない場合、ＡＤ［３１：００］ラインは継続的にモニタされ、アドレス一致がＩ／Ｏスレーブ転送に対して存在するかどうか決定する。
【００６９】
トランザクションのデータ段階の間、ＡＤ［３１：００］はバスマスタ書込およびスレーブ読出動作を実行する場合のイーサネット−ＳＣＳＩコントローラによって駆動される。ＡＤ［３１：００］上のデータは、バスマスタ読出およびスレーブ書込動作を実行する場合のイーサネット−ＳＣＳＩコントローラによってラッチされる。
【００７０】
ＲＳＴがアクティブの場合、ＡＤ［３１：００］はＮＡＮＤツリーテストのための入力である。
【００７１】
Ｃ／ＢＥ［３：０］
バスコマンドおよびバイトイネーブル
これらの信号は同じＰＣＩピン上で多重化される。トランザクションのアドレス段階の間、Ｃ／ＢＥ［３：０］はバスコマンドを定義する。データ段階の間、Ｃ／ＢＥ［３：０］はバイトイネーブルとして使用される。バイトイネーブルはどの物理バイトレーンが意味のあるデータを運ぶかを定義する。Ｃ／ＢＥ０はバイト０（ＡＤ［７：００］）に対するものであり、Ｃ／ＢＥ３はバイト３（ＡＤ［３１：２４］）に対するものである。バイトイネーブルの機能はバイト順序モード（ＣＳＲ３、ビット２）とは関係ない。
【００７２】
ＲＳＴがアクティブの場合、Ｃ／ＢＥ［３：０］はＮＡＮＤツリーテストのための入力である。
【００７３】
ＣＬＫ
クロック
この信号はＰＣＩバス上の、およびイーサネット−ＳＣＳＩコントローラを含むそのバス上のすべてのＰＣＩ装置のすべてのトランザクションのためのタイミングを与える。すべてのバス信号はＣＬＫの立上がりエッジでサンプリングされ、すべてのパラメータはこのエッジに対して定義される。イーサネット−ＳＣＳＩコントローラは０から３３ＭＨｚの範囲にわたって動作する。
【００７４】
ＲＳＴがアクティブの場合、ＣＬＫはＮＡＮＤツリーテストのための入力である。
【００７５】
ＤＥＶＳＥＬ
デバイスセレクト
この信号は、スレーブデバイスとしてのイーサネット−ＳＣＳＩコントローラによってアクティブに駆動された場合、マスタデバイスにイーサネット−ＳＣＳＩコントローラが現在のアクセスのターゲットとしてそのアドレスをデコードしたことを信号で知らせる。入力として、この信号はバス上のいずれかのデバイスが選択されたかどうかを示す。
【００７６】
ＲＳＴがアクティブの場合、ＤＥＶＳＥＬはＮＡＮＤツリーテストのための入力である。
【００７７】
ＦＲＡＭＥ
サイクルフレーム
この信号はイーサネット−ＳＣＳＩコントローラがバスマスタである場合それによって駆動され、アクセスの開始および持続時間を示す。ＦＲＡＭＥはアサートされてバストランザクションが始まっていることを示す。ＦＲＡＭＥはデータ転送が継続している間アサートされる。ＦＲＡＭＥはトランザクションが最終データ段階に入ったときデアサートされる。
【００７８】
ＲＳＴがアクティブの場合、ＦＲＡＭＥはＮＡＮＤツリーテストのための入力である。
【００７９】
ＧＮＴＡ
バスグラント
この信号はＰＣＩバスへのアクセスがイーサネット−ＳＣＳＩコントローラに許可されたことを示す。
【００８０】
ＲＳＴがアクティブの場合、ＧＮＴＡまたはＧＮＴＢはＮＡＮＤツリーテストのための入力である。
【００８１】
ＧＮＴＢ
バスグラント
この信号はＰＣＩバスへのアクセスがイーサネット−ＳＣＳＩコントローラに許可されたことを示す。
【００８２】
ＲＳＴがアクティブの場合、ＧＮＴＡまたはＧＮＴＢはＮＡＮＤツリーテストのための入力である。
【００８３】
ＩＤＳＥＬＡ
初期化デバイスセレクト
この信号はコンフィギュレーション読出および書込トランザクションの間２４のアドレスラインの代わりにイーサネット−ＳＣＳＩコントローラのためのチップセレクトとして使用される。
【００８４】
ＲＳＴがアクティブの場合、ＩＤＳＥＬＡはＮＡＮＤツリーテストのための入力である。
【００８５】
ＩＤＳＥＬＢ
初期化デバイスセレクト
この信号はコンフィギュレーション読出および書込トランザクションの間イーサネット−ＳＣＳＩコントローラのためのチップセレクトとして使用される。
【００８６】
ＲＳＴがアクティブの場合、ＩＤＳＥＬＢはＮＡＮＤツリーテストのための入力である。
【００８７】
ＩＮＴＡ
割込リクエスト
この信号はＤＭＡエンジンおよびＳＣＳＩコアの双方からの割込リクエストを組合せる。割込元はＤＭＡ状態レジスタを読出すことによって決定可能である。状態レジスタが読出されるとこの信号はクリアされる。
【００８８】
ＲＳＴがアクティブの場合、ＩＮＴＡはＮＡＮＤツリーテストのための入力である。このときのみＩＮＴＡは入力である。
【００８９】
ＩＮＴＢ
割込リクエスト
以下の状態フラグ、つまり、ＢＡＢＬ、ＭＩＳＳ、ＭＥＲＲ、ＲＩＮＴ、ＩＤＯＮ、ＲＣＶＣＣＯ、ＲＰＣＯ、ＪＡＢ、ＭＰＣＯ、またはＴＸＳＴＲＴのうちの１つ以上がセットされることを示す非同期アテンション信号である。各状態フラグはＩＮＴＢアサーションの抑制を可能にするマスクビットを有する。
【００９０】
ＲＳＴがアクティブの場合、ＩＮＴＢはＮＡＮＤツリーテストのための入力である。このときのみＩＮＴＢは入力である。
【００９１】
ＩＲＤＹ
イニシエータレディ
この信号はイーサネット−ＳＣＳＩコントローラの、マスタデバイスとしてトランザクションの現在のデータ段階を完了する能力を示す。ＩＲＤＹはＴＲＤＹと関連して使用される。データ段階はＩＲＤＹおよびＴＲＤＹの双方がアサートされたときに任意のクロックで完了される。書込中、ＩＲＤＹは有効データがＡＤ［３１：００］上に存在することを示す。読出の間、ＩＲＤＹはデータがバスマスタとしてのイーサネット−ＳＣＳＩコントローラによって受領されることを示す。ＩＲＤＹおよびＴＲＤＹの双方が同時にアサートされるまで待ち状態が挿入される。
【００９２】
ＲＳＴがアクティブの場合、ＩＲＤＹはＮＡＮＤツリーテストのための入力である。
【００９３】
ＬＯＣＫ
ロック
ＬＯＣＫは複数転送を必要とする自動動作を示すために現在のバスマスタによって使用される。
【００９４】
スレーブデバイスとして、イーサネット−ＳＣＳＩコントローラはいずれのマスタデバイスによってもロックされ得る。別のマスタがイーサネット−ＳＣＳＩをそれがロックされている間にアクセスしようとすると、イーサネット−ＳＣＳＩコントローラはＴＲＤＹがデアサートされた状態でＤＥＶＳＥＬおよびＳＴＯＰをアサートすることによって応答する（ＰＣＩ再試行）。
【００９５】
イーサネット−ＳＣＳＩコントローラはマスタとしてＬＯＣＫをアサートすることはない。
【００９６】
ＲＳＴがアクティブの場合、ＬＯＣＫはＮＡＮＤツリーテストのための入力である。
【００９７】
ＰＡＲ
パリティ
パリティはＡＤ［３１：００］およびＣ／ＢＥ［３：０］を横切る偶数パリティである。イーサネット−ＳＥＳＩコントローラがバスマスタの場合、イーサネット−ＳＣＳＩコントローラはアドレスおよび書込データ段階の間パリティを発生する。それは読出データ段階の間パリティをチェックする。イーサネット−ＳＣＳＩコントローラがスレーブモードで動作し、かつ現在のサイクルのターゲットである場合、イーサネット−ＳＣＳＩコントローラは読出データ段階の間パリティを発生する。イーサネット−ＳＣＳＩコントローラはアドレスおよび書込データ段階の間パリティをチェックする。
【００９８】
ＲＳＴがアクティブの場合、ＰＡＲはＮＡＮＤツリーテストのための入力である。
【００９９】
ＰＥＲＲ
パリティエラー
この信号は、イーサネット−ＳＣＳＩコントローラがＡＤ［３１：００］ラインが入力である任意のデータ段階の間にパリティエラーを検出した場合に、イーサネット−ＳＣＳＩコントローラによって１つのＣＬＫの間アサートされる。ＰＥＲＲピンはＰＣＩコマンドレジスタのＰＥＲＲＥＮ（ビット６）がセットされている場合にのみアクティブである。
【０１００】
イーサネット−ＳＣＳＩコントローラはバスマスタ書込サイクルの間ＰＥＲＲ入力をモニタする。イーサネット−ＳＣＳＩコントローラは、パリティエラーがターゲットデバイスによって報告されると、コンフィギュレーションスペースの状態レジスタのデータパリティ報告ビットをアサートする。
【０１０１】
ＲＳＴがアクティブの場合、ＲＥＲＲはＮＡＮＤツリーテストのための入力である。
【０１０２】
ＲＥＱＡ
バスリクエスト
イーサネット−ＳＣＳＩコントローラはバスマスタになりたいことを示す信号としてＲＥＱＡピンをアサートする。一旦アサートされると、ＲＥＱＡはＧＮＴＡまたはＧＮＴＢがアクティブになるまでアクティブのままである。
【０１０３】
ＲＳＴがアクティブの場合、ＲＥＱＡはＮＡＮＤツリーテストのための入力である。このときのみＲＥＱＡは入力である。
【０１０４】
ＲＥＱＢ
バスリクエスト
イーサネット−ＳＣＳＩコントローラはバスマスタになりたいことを示す信号としてＲＥＱＢピンをアサートする。一旦アサートされると、ＲＥＱＢはＧＮＴＡもしくはＳＬＥＥＰのアサーション、ＳＴＯＰビットの設定、またはＳ ＲＥＳＥＴポートへのアクセス（オフセット１４ｈ）までアクティブのままである。
【０１０５】
ＲＳＴがアクティブの場合、ＲＥＱＢはＮＡＮＤツリーテストのための入力である。このときのみＲＥＱＢは入力である。
【０１０６】
ＲＳＴ
リセット
ＲＳＴがローにアサートされると、イーサネット−ＳＣＳＩコントローラはタイプＨ＿ＲＥＳＥＴ（ＨＡＲＤＷＡＲＥ＿ＲＥＳＥＴ）の内部システムリセットを実行する。ＲＳＴは最低３０ＣＬＫ周期の間保持されなければならない。Ｈ＿ＲＥＳＥＴ状態にある間、イーサネット−ＳＣＳＩコントローラはすべての出力をディスエーブルまたはデアサートする。ＲＳＴはアサートまたはデアサートされたときＣＬＫと非同期であってもよい。デアサーションはギャランティクリーンおよびバウンスフリーエッジと同期であることが好ましい。
【０１０７】
ＲＳＴがアクティブの場合、ＮＡＮＤツリーテストが可能化される。すべてのＰＣＩインタフェースピンは入力モードである。ＮＡＮＤツリーテストの結果はＢＵＳＹ出力（ピン６２）上で観察できる。
【０１０８】
ＳＥＲＲ
システムエラー
この信号は、イーサネット−ＳＣＳＩコントローラがそのＡＤ［３１：００］ラインが入力であるアドレス段階の間にパリティエラーを検出する場合に、イーサネット−ＳＣＳＩコントローラによって１つのＣＬＫの間アサートされる。
【０１０９】
ＳＥＲＲピンはＰＣＩコマンドレジスタのＳＥＲＲＥＮ（ビット８）およびＰＥＲＲＥＮ（ビット６）がセットされている場合にのみアクティブである。
【０１１０】
ＲＳＴがアクティブの場合、ＳＥＲＲはＮＡＮＤツリーテストのための入力である。
【０１１１】
ＳＴＯＰ
ストップ
スレーブの役割では、イーサネット−ＳＣＳＩコントローラはＳＴＯＰ信号を駆動して、バスマスタに現在のトランザクションを停止するように伝える。バスマスタの役割では、イーサネット−ＳＣＳＩコントローラはＳＴＯＰ信号を受取り、現在のトランザクションを停止する。
【０１１２】
ＲＳＴがアクティブの場合、ＳＴＯＰはＮＡＮＤツリーテストのための入力である。
【０１１３】
ＴＲＤＹ
ターゲットレディ
この信号はイーサネット−ＳＣＳＩコントローラの選択されたデバイスとしてのトランザクションの現在のデータ段階を完了する能力を示す。ＴＲＤＹはＩＲＤＹと関連して使用される。データ段階はＴＲＤＹおよびＩＲＤＹの双方がアサートされたときにいずれのクロックに基づいても完了される。読出の間、ＴＲＤＹは有効データがＡＤ［３１：００］上に存在することを示す。書込の間、ＴＲＤＹはデータが受領されたことを示す。ＩＲＤＹおよびＴＲＤＹの双方が同時にアサートされるまで待ち状態が挿入される。
【０１１４】
ＲＳＴがアクティブの場合、ＴＲＤＹはＮＡＮＤツリーテストのための入力である。
【０１１５】
イーサネットインタフェース
ＬＮＫ
ＬＩＮＫ状態
このピンはＬＥＤを駆動するために１２ｍＡを与える。デフォールトでは、このピンは１０ＢＡＳＥ−Ｔインタフェース上のアクティブリンク接続を示す。このピンはまた他のネットワーク状態を示すためにもプログラム可能である。ＬＮＫＳＴピン極性はプログラム可能であるが、デフォールトでは、これはアクティブローである。このピンはＥＥＤＩ機能で多重化されることに注意されたい。
【０１１６】
ＬＥＤＰ
ＬＥＤプリドライバ
このピンはＥＥＤＯ機能と共有される。ＬＥＤ３として機能する場合、このピン上の信号はＢＣＲ７を介してプログラム可能である。デフォールトでは、ＬＥＤ３はアクティブローであり、ネットワーク上の送信アクティビティを示す。このピンに取付けられた外部回路に特に注意しなければならない。もしＬＥＤ回路が直接このピンに取付けられれば、やはりこのピンに取付けられるシリアルＥＥＰＲＯＭによって満たされないＩＯＬ要件を生じるであろう。（このピンはマイクロワイヤシリアルＥＥＰＲＯＭインタフェースのＥＥＤＯ機能で多重機能化される。）
したがって、ＥＥＰＲＯＭがこのシステムで使用される間にこのピンが付加的なＬＥＤ出力として使用されることになれば、ＬＥＤ３ピンとＬＥＤ回路との間にはバファリングが必要である。このシステム設計にＥＥＰＲＯＭが何も含まれなければ、ＬＥＤ３信号はバファリングなしに直接ＬＥＤに接続され得る。イーサネット−ＳＣＳＩコントローラからのＬＥＤ３出力はこの場合にＬＥＤを駆動するために必要な１２ｍＡの電流を吸込むことが可能である。
【０１１７】
ＬＥＤ１
ＬＥＤ１
このピンはＥＥＳＫ機能と共有される。ＬＥＤ１として、このピンの機能および極性はＢＣＲ５を介してプログラム可能である。デフォールトでは、ＬＥＤ１はアクティブローであり、ネットワーク上の受信アクティビティを示す。イーサネット−ＳＣＳＩコントローラからのＬＥＤ１出力はＬＥＤを直接駆動するために必要な１２ｍＡの電流を吸込むことが可能である。
【０１１８】
ＬＥＤ１ピンはまたＥＥＰＲＯＭ自動検出の間にも使用され、ＥＥＰＲＯＭがイーサネット−ＳＣＳＩコントローラマイクロワイヤインタフェースに存在するか否かを決定する。ＲＳＴピンの後縁で、ＬＥＤ１がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビットの値を決定する。サンプリングされたハイの値はＥＥＰＲＯＭが存在することを意味し、ＥＥＤＥＴは１にセットされる。サンプリングされたローの値はＥＥＰＲＯＭが存在しないことを意味し、ＥＥＤＥＴは０にセットされる。
【０１１９】
ＬＥＤ回路がこのピンに何も取付けられなければ、ＥＥＤＥＴセッティングを取除くために、プルアップまたはプルダウン抵抗器を代わりに取付けなければならない。
【０１２０】
ＳＬＥＥＰ
スリープ
ＳＬＥＥＰがアサートされた（アクティブロー）の場合、イーサネット−ＳＣＳＩコントローラはＳ＿ＲＥＳＥＴタイプの内部システムリセットを実行し、電力節約モードになる。（ＳＬＥＥＰアサーションによって生じるリセット動作はＢＣＲレジスタに影響を及ぼさない。）ＰＣＩインタフェース部はＳＬＥＥＰによって影響されない。特に、ＰＣＩコンフィギュレーションスペースへのアクセスは可能なままである。コンフィギュレーションレジスタのいずれもがＳＬＥＥＰによってリセットされない。イーサネット−ＳＣＳＩコントローラへのすべてのＩ／Ｏアクセスは結果としてＰＣＩターゲットアボート応答を生じる。イーサネット−ＳＣＳＩコントローラはスリープモードにある間はＲＥＱをアサートしない。ＳＬＥＥＰがアサートされると、すべての非ＰＣＩインタフェース出力はそれらの通常のＳ＿ＲＥＳＥＴ状態に置かれる。すべての非ＰＣＩインタフェース入力はＳＬＥＥＰピンそれ自体を除いては無視される。ＳＬＥＥＰのデアサーションの結果起動となる。システムは、内部アナログ回路が安定できるように、ＳＬＥＥＰ信号のデアサーション後０．５秒の間イーサネット−ＳＣＳＩデバイスのネットワーク動作を開始することを控えなければならない。
【０１２１】
ＳＬＥＥＰコマンドが効力を発するためにはＣＬＫおよびＸＴＡＬ１入力の双方には有効クロック信号がなければならない。ＲＥＱがアサートされている間にＳＬＥＥＰがアサートされれば、イーサネット−ＳＣＳＩコントローラはＧＮＴＡまたはＧＮＴＢのアサーションを待つ。ＧＮＴＡまたはＧＮＴＢがアサートされると、ＲＥＱ信号はデアサートされ、イーサネット−ＳＣＳＩコントローラは電力制約モードになる。
【０１２２】
ＳＬＥＥＰピンは電源ランプアップの間アサートされてはならない。ＳＬＥＥＰがパワーアップ時にアサートされることが所望されれば、システムは有効ピンＲＳＴ動作の完了後３ＣＬＫサイクルまでＳＬＥＥＰのアサーションを遅延させなければならない。
【０１２３】
ＸＴＡＬ１，ＸＴＡＬ２
ＸＴＡＬ１−クリスタル発振器入力
ＸＴＡＬ２−クリスタル発振器出力
クリスタル周波数はネットワークデータ速度を決定する。イーサネット−ＳＣＳＩコントローラは水晶の使用を支持し、ＩＳＯ ８８０２─３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）ネットワーク周波数許容誤差およびジッタ仕様書と互換性のある２０ ＭＨｚ周波数を発生する。
【０１２４】
ネットワークデータ速度はクリスタル周波数の２分の１である。ＸＴＡＬ１は外部ＣＭＯＳレベルソースを使用して代替的に駆動され、この場合ＸＴＡＬ２は接続されないままにされなければならない。イーサネット−ＳＣＳＩコントローラがコンマモード（comma mode）にある場合、ＸＴＡＬ１から接地までに内部２２ＫΩ抵抗器があることに注意されたい。外部ソースがＸＴＡＬ１を駆動すれば、この抵抗器を駆動するためにいくらかの電力が消費される。ＸＴＡＬ１がこのときローに駆動されると、電力消費は最小限にされる。この場合、ＸＴＡＬ１はＳＬＥＥＰのアサーションおよびＲＥＱのデアサーション後少なくとも３０サイクルの間アクティブのままでなければならない。
【０１２５】
マイクロワイヤＥＥＰＲＯＭインタフェース
ＥＥＣＳ
ＥＥＰＲＯＭチップセレクト
ＥＥＣＳ信号の機能はマイクロワイヤＥＥＰＲＯＭデバイスにそれがアクセスされていることを示すことである。ＥＥＣＳ信号はアクティブハイである。これはＥＥＰＲＯＭ全体の読出のコマンド部分の間にイーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット２を書込むことによってホストシステムによって間接的に制御される。
【０１２６】
ＥＥＤＩ
ＥＥＰＲＯＭデータイン
ＥＥＤＩ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。ＥＥＤＩは出力として機能する。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＤＩはマイクロワイヤＥＥＰＲＯＭデータ入力ピンに接続される。ＥＥＤＩはＥＥＰＲＯＭ全体の読出のコマンド部分の間にイーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット０を書込むことによってホストシステムによって間接的に制御される。
【０１２７】
ＥＥＤＩはＬＮＫＳＴ機能と共有される。
ＥＥＤＯ
ＥＥＰＲＯＭデータアウト
ＥＥＤＯ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＤＯはマイクロワイヤＥＥＰＲＯＭデータ出力ピンに接続される。ＥＥＤＯは読出中ＥＥＰＲＯＭによって制御される。ＥＥＤＯはＢＣＲ１９ビット０を読出すことによってホストシステムによって読出され得る。
【０１２８】
ＥＥＳＫ
ＥＥＰＲＯＭシリアルクロック
ＥＥＳＫ信号は外部ＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）アドレスＰＲＯＭをアクセスするために使用される。このピンはマイクロワイヤインタフェースプロトコルを使用するシリアルＥＥＰＲＯＭに直接インタフェースするように設計される。ＥＥＳＫはマイクロワイヤＥＥＰＲＯＭクロックピンに接続される。ＥＥＳＫはＥＥＰＲＯＭ全体の読出中直接イーサネット−ＳＣＳＩコントローラによって制御されるか、またはＢＣＲ１９にビット１を書込むことによってホストシステムによって間接的に制御される。
【０１２９】
ＥＥＳＫピンはまたＥＥＰＲＯＭ自動検出中、ＥＥＰＲＯＭがイーサネット−ＳＣＳＩコントローラマイクロワイヤインタフェースに存在するか否かを決定するためにも使用される。ＲＳＴ信号の後縁で、ＬＥＤ１がサンプリングされ、ＢＣＲ１９のＥＥＤＥＴビットの値を決定する。サンプリングされたハイの値はＥＥＰＲＯＭが存在することを意味し、ＥＥＤＥＴは１にセットされる。サンプリングされたローの値はＥＥＰＲＯＭが存在しないことを意味し、ＥＥＤＥＴは０にセットされる。
【０１３０】
ＥＥＳＫはＬＥＤ１機能と共有される。ＬＥＤ回路がこのピンに何も取付けられなければ、ＥＥＤＥＴセッテングを取除くために、代わりにプルアップまたはプルダウン抵抗器を取付けなければならない。
【０１３１】
アタッチメントユニットインタフェース
ＣＩ±
衝突イン
イーサネット−ＳＣＳＩコントローラに衝突がネットワークメディア上で検出されたことを信号で知らせる差分入力対であり、これはＣＩ±入力がＩＳＯ ８８０２−３（ＩＥＥＥ／ＡＮＳＩ ８０２．３）規格に合うのに十分な振幅およびパルス幅の１０ＭＨｚパターンで駆動されることによって示される。擬似ＥＣＬレベルで動作する。
【０１３２】
ＤＩ±
データイン
ネットワークからマンチェスタ符号化データを伝えるイーサネット−ＳＣＳＩコントローラへの差分入力対。擬似ＥＣＬレベルで動作する。
【０１３３】
ＤＯ±
データアウト
マンチェスタ符号化データをネットワークに送信するためのイーサネット−ＳＣＳＩコントローラからの差分出力対。擬似ＥＣＬレベルで動作する。
【０１３４】
ねじれた対インタフェース
ＲＸＤ±
１０ＢＡＳＥ−Ｔ受信データ
１０ＢＡＳＥ−Ｔポート差動レシーバ。
【０１３５】
ＴＸＤ±
１０ＢＡＳＥ−Ｔ送信データ
１０ＢＡＳＥ−Ｔポート差動ドライバ。
【０１３６】
ＴＸＰ±
１０ＢＡＳＥ−Ｔ先行ひずみ制御
これらの出力は１０ＢＡＳＥ−Ｔポート差動ドライバと関連して送信先行ひずみ制御を与える。
【０１３７】
ＳＣＳＩインタフェース
ＳＤ［７：０］
ＳＣＳＩデータ
これらのピンは双方向ＳＣＳＩデータバスとして定義される。
【０１３８】
ＳＤＩＯＰ
ＳＣＳＩデータパリティ
このピンは双方向データパリティとして定義される。
【０１３９】
ＭＳＧ
メッセージ
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４０】
Ｃ／Ｄ
コマンド／データ
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４１】
Ｉ／Ｏ
入力／出力
このピンはイニシエータモードのシュミットトリガ入力である。
【０１４２】
ＡＴＮ
アテンション
この信号はイニシエータモードの４８ｍＡ出力である。この信号はデバイスがパリティエラーを検出したときにアサートされる。また、この信号はあるコマンドを経てアサートすることもできる。
【０１４３】
ＢＳＹ
ビジー
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４４】
ＳＥＬ
セレクト
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４５】
ＲＳＴ
リセット
ＳＣＳＩ入力信号として、この信号はシュミットトリガを有し、出力信号として、４８ｍＡドライブを有する。
【０１４６】
ＲＥＱ
リクエスト
これはイニシエータモードでシュミットトリガを有するＳＣＳＩ入力信号である。
【０１４７】
ＡＣＫ
アクノリッジ
これはイニシエータモードで４８ｍＡドライブを有するＳＣＳＩ出力信号である。
【０１４８】
その他
ＳＣＳＩ ＣＬＫ
ＳＣＳＩクロック
ＳＣＳＩクロック信号はすべての内部デバイスタイミングを発生するために使用される。この入力の最大周波数は４０ＭＨｚであり、最小の１０ＭＨｚはＳＣＳＩバスタイミングを維持するために必要である。
【０１４９】
ＲＥＳＥＲＶＥ
予備＿接続してはならない
このピン（＃１１６）は内部テスト論理のための予備である。これは適切なチップ動作のために何にも接続してはならない。
【０１５０】
ＢＵＳＹ
ＮＡＮＤツリーアウト
この信号はＳＣＳＩバス信号ＢＳＹと論理的に等価である。外部論理がＳＣＳＩバスアクティビティをモニタするために接続され得るように複製される。
【０１５１】
ＮＡＮＤツリーテストの結果はＲＳＴがアサートされるＢＵＳＹピン上で観察され、そうでなければ、ＢＵＳＹはＳＣＳＩバス信号ラインＢＳＹ（ピン６４）の状態を反映する。
【０１５２】
ＰＷＤＮ
パワーダウンインジケータ
この信号は、アサートされると、ＤＭＡ状態レジスタのＰＷＤＮ状態ビットをセットし、ホストに割込を送る。
【０１５３】
電源ピン
アナログ電源ピン
ＡＶDD
アナログ電力
イーサネット回路のアナログ部分に電力を供給するために使用される４つの電源ピンがある。
【０１５４】
ＡＶSS
アナログ接地
イーサネット回路のアナログ部分によって使用される２つの接地ピンがある。
【０１５５】
デジタル電源ピン
ＤＶDD
イーサネットデジタル電力
イーサネット回路のデジタル部分のための２つの接地ピンがある。
【０１５６】
ＤＶSS
イーサネットデジタル接地
イーサネット回路のデジタル部分のための２つの電源ピンがある。
【０１５７】
ＶDD
デジタル電力
ＶDDB およびＶDD3Bピンによって支持されないＳＣＳＩ、ＰＣＩデジタル回路およびＩ／Ｏバッファによって使用される６つの電源ピンがある。
【０１５８】
ＶSS
デジタル接地
内部デジタル回路によって使用される１２の接地ピンがある。ピン１１９はＣＬＫピンＩ／Ｏバッファに接地を与える。ピン１１はＰＣＩ ＤＭＡ論理に接地を与える。ピン６２はＳＣＳＩ内部論理に接地を与える。ピン６０は付加的な入力バッファに接地を与える。
【０１５９】
ＶDDB
ＳＣＳＩ Ｉ／Ｏバッファ電力
ＳＣＳＩバス入力／出力バッファドライバによって使用される４つの電源ピンがある。
【０１６０】
ＶSSB
ＳＣＳＩ Ｉ／Ｏバッファ接地
以下のピン、つまり、ＳＤＩＯ［７：０］、ＳＤＩＯＰ、ＢＳＹ、ＡＴＮ、ＲＳＴ、ＳＥＬ、ＲＥＱ、ＡＯＬ、ＭＳＧ、ＡＤおよびＩＯに接続されたＳＣＳＩ入力／出力バッファによって使用される８つの接地ピンがある。
【０１６１】
ＶDD3B
ＰＣＩ Ｉ／Ｏバッファ電力
ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピンに接続されたＰＣＩ入力／出力バッファによって使用される４つの電源ピンがある。
【０１６２】
ＶSS3B
ＰＣＩ Ｉ／Ｏバッファ接地
ＡＤ［３１：０］、ＰＡＲおよびＣ／ＢＥ［３：０］ピンに接続されたＰＣＩ入力／出力バッファによって必要とされる８つの接地ピンがある。
【図面の簡単な説明】
【図１】ＰＣＩローカルバスに接続されたイーサネットアダプタボード、ＳＣＳＩアダプタボード、およびプロセッサ／メモリシステムの図である。
【図２】この発明の組合されたイーサネット−ＳＣＳＩコントローラのコンポーネントのブロック図である。
【図３】この発明の組合されたイーサネット−ＳＣＳＩコントローラを含む１３２ピンパッケージのためのピンアウトを示す図である。
【図４】出力バッファからＶＳＳ３Ｂピンに電力を運ぶためにどのように個々のラインが使用されるかを示す図である。
【図５】この発明で使用される出力バッファのための回路をその出力バッファのための論理図とともに示す図である。
【図６】図５の出力バッファ回路の使用によって、どのようにｄｉ／ｄｔの減少が達成されるかを示す図である。
【図７】電流密度がアナログ回路から離れる方向に増大するようにデジタル制御回路がどのように構成されるかを示す図である。
【図８】この発明の組合されたイーサネット−ＳＣＳＩコントローラを含む統合された回路チップのスケールレイアウトの図である。
【図９】イーサネットアナログおよびデジタル領域のソース電力ラインの構成を示し、かつデジタルＩ／Ｏバッファ回路の部分のレイアウトを示す図である。
【図１０】ＳＣＲ切換装置によって分離された、この発明の５つの別々の電力分布ネットワークを示す図である。
【図１１】ソース電源ラインの間でＳＣＲを形成するための方法を示す図である。
【図１２】図１１のＰＮＰＮシーケンスが２つのトランジスタとどのように等価であるかを表わす図であり、さらにトランジスタの構成に対する等価回路を示す図である。
【符号の説明】
２００ ファーストＳＣＳＩ−２コア
２０２ バスマスタＤＭＡエンジン
２０４ ＰＣＩバスインタフェースユニット
２１０ ＤＭＡバッファ管理ユニット
Claims (5)
- 単一の集積化回路チップ上に集積化されたＳＣＳＩコントローラおよびイーサネットコントローラを含み、
ＳＣＳＩコントローラは第１のデジタル部分を含み、かつ前記イーサネットコントローラはアナログ回路部分および第２のデジタル部分を含み、
前記単一の集積化回路チップは、前記アナログ回路部分を含むアナログ領域と、前記第１のデジタル部分および前記第２のデジタル部分を含むデジタル領域とを含み、前記デジタル領域は、前記アナログ回路部分から離れる方向に電流密度が増大するように構成される、装置。 - 複数のＶＳＳ３Ｂピン接続をさらに含み、各ＶＳＳ３Ｂピン接続は、最大５つのバッファを接続するように構成され、各バッファは、アドレスバッファおよびデータ出力バッファの一方である、請求項１に記載の装置。
- 複数の接続ラインをさらに含み、各接続ラインは、前記ＶＳＳ３Ｂピン接続の１つを１つの対応するバッファにのみ接続するように構成される、請求項２に記載の装置。
- 前記データ出力バッファは、
第１および第２の遅延された可能化信号を出力するように構成された遅延手段を含み、前記第１の遅延された可能化信号は可能化信号に対して所定の遅延を有し、前記第２の遅延された可能化信号は前記第１の遅延された可能化信号に対して所定の遅延を有し、
前記可能化信号、前記第１の遅延された可能化信号および前記第２の遅延された可能化信号にそれぞれ応答して、第１，第２および第３の信号を前記データ出力バッファの出力ノードに出力するように構成された第１，第２および第３のトライステートバッファをさらに含み、
前記第１，第２および第３のプルアップトランジスタのそれぞれへの前記可能化信号、前記第１の遅延された可能化信号および前記第２の遅延された可能化信号の供給は、前記トライステートバッファの出力ノードの出力電流の増大が所定の速度で制限されるように制御する、請求項２に記載の装置。 - 第１の電源を有するアナログ回路部分と、
第２の電源を有するデジタル制御回路部分と、
第３の電源を有するデジタルＩ／Ｏバッファ部分と、
前記第１の電源と前記第２の電源との間でノイズを分離するように構成された第１のシリコン制御整流器と、
前記第２の電源と前記第３の電源との間でノイズを分離するように構成された第２のシリコン制御整流器と、
前記第１の電源と前記第３の電源との間でノイズを分離するように構成された第３のシリコン制御整流器とをさらに含む、請求項１に記載の装置。
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Families Citing this family (49)
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|---|---|---|---|---|
| EP0803803B1 (en) * | 1996-04-26 | 2008-10-01 | Texas Instruments Incorporated | Method of configuring a data packet transfer device |
| EP0978786A1 (de) | 1998-08-05 | 2000-02-09 | Siemens Aktiengesellschaft | Interface-Schaltung und Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor |
| US6968386B1 (en) * | 2000-01-06 | 2005-11-22 | International Business Machines Corporation | System for transferring data files between a user workstation and web server |
| US6785746B1 (en) * | 2000-10-06 | 2004-08-31 | Adaptec, Inc. | Dual-channel SCSI chips and methods for configuring separate interoperability of each channel of the SCSI chip |
| US6710617B2 (en) * | 2002-01-10 | 2004-03-23 | Agilent Technologies, Inc. | Variable slew rate control for open drain bus |
| US6880078B2 (en) * | 2002-11-06 | 2005-04-12 | Spirent Communications | Xaui extender card |
| JP4792691B2 (ja) * | 2003-08-21 | 2011-10-12 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7325075B1 (en) | 2004-03-15 | 2008-01-29 | Hewlett-Packard Development Company, L.P. | Methods for address and name discovery for Ethernet entities |
| WO2006132007A1 (ja) * | 2005-06-06 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US7590796B2 (en) * | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US8169233B2 (en) | 2009-06-09 | 2012-05-01 | Google Inc. | Programming of DIMM termination resistance values |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| GB2444663B (en) | 2005-09-02 | 2011-12-07 | Metaram Inc | Methods and apparatus of stacking drams |
| JP4945998B2 (ja) * | 2005-10-24 | 2012-06-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4946000B2 (ja) * | 2005-10-24 | 2012-06-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| JP5100133B2 (ja) * | 2007-01-19 | 2012-12-19 | 株式会社東芝 | 情報処理装置 |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| JP4947127B2 (ja) * | 2009-11-19 | 2012-06-06 | アンデン株式会社 | 車両用電源回路 |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
| CN104579525A (zh) * | 2014-12-23 | 2015-04-29 | 延锋伟世通汽车电子有限公司 | 车载收音机手提箱式测试系统 |
| US10529412B1 (en) * | 2019-04-09 | 2020-01-07 | Micron Technology, Inc. | Output buffer circuit with non-target ODT function |
| CN111786676B (zh) * | 2020-09-07 | 2020-12-01 | 成都正扬博创电子技术有限公司 | 一种提高模数混合电路中模拟信号抗干扰性能的电路 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124889A (en) | 1975-12-24 | 1978-11-07 | Computer Automation, Inc. | Distributed input/output controller system |
| US4313160A (en) | 1976-08-17 | 1982-01-26 | Computer Automation, Inc. | Distributed input/output controller system |
| US5067071A (en) * | 1985-02-27 | 1991-11-19 | Encore Computer Corporation | Multiprocessor computer system employing a plurality of tightly coupled processors with interrupt vector bus |
| JPS6218748A (ja) | 1985-07-17 | 1987-01-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4902986B1 (en) * | 1989-01-30 | 1998-09-01 | Credence Systems Corp | Phased locked loop to provide precise frequency and phase tracking of two signals |
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
| US5146461A (en) * | 1989-11-13 | 1992-09-08 | Solbourne Computer, Inc. | Memory error correction system distributed on a high performance multiprocessor bus and method therefor |
| JPH04162658A (ja) | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置 |
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
| US5218239A (en) | 1991-10-03 | 1993-06-08 | National Semiconductor Corporation | Selectable edge rate cmos output buffer circuit |
| JP2953482B2 (ja) * | 1992-01-17 | 1999-09-27 | 日本電気株式会社 | Ｃｍｏｓ集積回路 |
| US5345357A (en) * | 1992-06-05 | 1994-09-06 | At&T Bell Laboratories | ESD protection of output buffers |
| GB2267984A (en) | 1992-06-16 | 1993-12-22 | Thorn Emi Electronics Ltd | Multiplexing bus interface. |
| US5453713A (en) * | 1992-07-06 | 1995-09-26 | Digital Equipment Corporation | Noise-free analog islands in digital integrated circuits |
| US5371419A (en) * | 1992-11-23 | 1994-12-06 | Mitsubishi Denki Kabushiki Kaisha | CMOS well switching circuit |
| US5319571A (en) * | 1992-11-24 | 1994-06-07 | Exide Electronics | UPS system with improved network communications |
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