JP2008065294A

JP2008065294A - 集積回路装置及び電子機器

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Publication number: JP2008065294A
Application number: JP2006326807A
Authority: JP
Inventors: Hiroshi Kiya; 洋木屋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-08-09
Filing date: 2006-12-04
Publication date: 2008-03-21

Abstract

【課題】回路面積の縮小化を実現できる集積回路装置、電子機器を提供すること。
【解決手段】集積回路装置は、データドライバブロックＤＢとメモリブロックＭＢを含む。データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、データ線に電気的に接続するための複数のデータドライバ用パッドが、データドライバブロックＤＢのＤ２方向側に配置される。データドライバブロックＤＢはドライバセルＤＲＣを含む。ドライバセルＤＲＣは、少なくとも１画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサＭＵＸと、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。
【選択図】図５

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小化を実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロックに供給される画像データを記憶する少なくとも１つのメモリブロックとを含み、前記データドライバブロックと前記メモリブロックは、第１の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記データ線に電気的に接続するための複数のデータドライバ用パッドが、前記データドライバブロックの前記第２の方向側に配置され、前記データドライバブロックはドライバセルを含み、前記ドライバセルは、少なくとも１画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含む集積回路装置に関係する。

本発明では、データドライバブロックとメモリブロックが第１の方向に沿って配置され、データドライバ用パッドがデータドライバブロックの第２の方向側に配置される。従って、データドライバブロックとメモリブロックが第２の方向に沿って配置されないようになるため、集積回路装置の第２の方向での幅を小さくできる。またデータドライバブロックの第２の方向側の空き領域を有効活用してデータドライバ用パッドを配置できるため、集積回路装置の小面積化を図れる。またデータドライバブロックが含むドライバセルは、サブピクセルの画像データの多重化を行うマルチプレクサと、多重化後の画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含む。このように多重化を行えば、Ｄ／Ａ変換器の共用化を図れるため、多重化数に応じてデータドライバブロックのレイアウト面積をシュリンクできる。従って、データドライバブロックとメモリブロックを第１の方向に沿って配置することで第２の方向での集積回路装置の幅を小さくしながら、データドライバブロックのレイアウト面積を小さくできるため、集積回路装置の更なる小面積化を図れる。

また本発明では、前記ドライバセルは、少なくとも１画素分の画像データを前記メモリブロックから受けてラッチするラッチ回路と、前記Ｄ／Ａ変換器の出力信号を受け、前記出力信号のインピーダンス変換を行う出力回路を含むようにしてもよい。

このようなラッチ回路を設ければ、例えば１水平走査期間などの所定期間の間、画像データを保持しておくことができるため、処理を簡素化できる。またこのような出力回路を設ければ、データ信号の低インピーダンス化を図れ、データドライバブロックの駆動能力を向上できる。

また本発明では、前記データドライバブロックは、前記第２の方向に沿って配置される複数のドライバセルを含み、前記複数のドライバセルの各々が、前記マルチプレクサと前記Ｄ／Ａ変換器を含むようにしてもよい。

このようにすれば、第２の方向に沿って配置される複数のドライバセルを用いて、複数の画素のデータ線に対する駆動を実現できる。

また本発明では、表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとし、前記マルチプレクサの多重化数をＮＤＭとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）であってもよい。

このようにすれば、集積回路装置の第２の方向での幅を、データドライバブロックのブロック数や画像データの入力回数やマルチプレクサの多重化数に応じた最適な幅に設定できる。

また本発明では、前記データドライバブロックは、第１のグループの複数のドライバセルが前記第２の方向に沿って配置される第１のデータドライバと、第２のグループの複数のドライバセルが前記第２の方向に沿って配置される第２のデータドライバとを含み、前記第１、第２のデータドライバは前記第１の方向に沿って配置されるようにしてもよい。

このように第１、第２のデータドライバを第１の方向に沿って配置すれば、第１のグループのドライバセルと第２のグループのドライバセルが第１の方向に沿ってスタック配置されるようになるため、第２の方向でのデータドライバブロックの幅を小さくできる。

また本発明では、前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが１水平走査期間において複数回読み出され、前記第１のグループのドライバセルは、前記メモリブロックから第１の水平走査期間において１回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行い、前記第２のグループのドライバセルは、前記メモリブロックから前記第１の水平走査期間において２回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行うようにしてもよい。

このようにすれば、第１、第２のグループのドライバセルの各々は、１回目、２回目に読み出された画像データをラッチして、画像データの多重化を行うだけで済む。従って、第１、第２のデータドライバの規模の大きさが原因となって集積回路装置の第２の方向での幅が大きくなってしまう事態を防止できる。

また本発明では、前記複数のドライバセルの各々は、第１の電圧レベルの電源で動作する回路が配置される第１の回路領域と、前記第１の電圧レベルよりも高い第２の電圧レベルの電源で動作する回路が配置される第２の回路領域とを有し、前記第１のグループのドライバセルと前記第２のグループのドライバセルは、前記第２の回路領域同士が前記第１の方向に沿って隣接するように配置されるようにしてもよい。

このようにすれば、第１の回路領域と第２の回路領域を隣接させる手法に比べて、データドライバブロックの第１の方向での幅を小さくでき、集積回路装置の小面積化を図れる。

また本発明では、前記メモリブロックは、前記ドライバセルの前記第１の回路領域に対して隣接して配置されるようにしてもよい。

このようにすれば、第１の電圧レベルの電源で動作するメモリブロックと、ドライバセルの第１の回路領域とが、隣接して配置されるようになるため、レイアウト効率を向上できる。

また本発明では、前記第１のデータドライバは、前記第２のデータドライバと前記メモリブロックとの間に配置され、前記第１のデータドライバの前記第１のグループのドライバセルは、少なくとも１画素分の第１の画像データを前記メモリブロックから受けてラッチする第１のラッチ回路と、前記第１のラッチ回路にラッチされた前記第１の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第１のマルチプレクサとを含み、前記第２のデータドライバの前記第２のグループのドライバセルは、少なくとも１画素分の第２の画像データを前記メモリブロックから受けてラッチする第２のラッチ回路と、前記第２のラッチ回路にラッチされた前記第２の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第２のマルチプレクサとを含み、前記第２のラッチ回路及び前記第２のマルチプレクサが、前記第１のグループのドライバセルの配置領域に配置されるようにしてもよい。

このようにすれば、第２のグループのドライバセルの第２のラッチ回路と第２のマルチプレクサをメモリブロック側に寄せて配置できる。従って、第１、第２のグループのドライバセル内に配線される出力線の本数を少なくでき、レイアウト効率を向上できる。

また本発明では、前記第２のマルチプレクサの出力信号線が、前記第１、第２のグループのドライバセルにまたがって前記第１の方向に沿って配線されるようにしてもよい。

このようにすれば、第２のマルチプレクサから出力される多重化後の画像データを、出力信号線を用いて効率的に伝達できるようになる。

また本発明では前記Ｄ／Ａ変換器に前記階調電圧を供給するための複数の階調電圧供給線が、前記第２の方向に沿って配線されるようにしてもよい。

このようにすれば、第２の方向に沿って配置されるドライバセルのＤ／Ａ変換器に対して、第２の方向に沿って配線される階調電圧供給線により、階調電圧を効率的に供給でき、レイアウト効率を向上できる。

また本発明では、前記階調電圧供給線は、前記Ｄ／Ａ変換器の配置領域上に配線されるようにしてもよい。

なお、Ｄ／Ａ変換器が例えば階調電圧のセレクタなどを有する場合には、このセレクタの配置領域上に階調電圧供給線を配線することが望ましい。

また本発明では、前記Ｄ／Ａ変換器の配置領域では、前記第２の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置され、前記ドライバセルの前記Ｄ／Ａ変換器以外の回路の配置領域では、前記第１の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置されるようにしてもよい。

このようにすれば、第２の方向に沿って配置されるＮ型トランジスタ領域のＮ型トランジスタとＰ型トランジスタ領域のＰ型トランジスタに対して、階調電圧供給線を共通接続できるようになり、レイアウト効率を向上できる。一方、Ｄ／Ａ変換器以外の回路のＮ型トランジスタ領域、Ｐ型トランジスタ領域を第１の方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。

また本発明では、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、前記第１〜第Ｎの回路ブロックは、第１〜第Ｉのメモリブロック（Ｉは２以上の整数）と、前記第１〜第Ｉのメモリブロックの各々に対して、前記第１の方向に沿ってその各々が隣接して配置される第１〜第Ｉのデータドライバブロックとを含むようにしてもよい。

このようにすれば、記憶すべき画像データのビット数等に応じた最適なブロック数の第１〜第Ｉのメモリブロックとそれに対応する第１〜第Ｉのデータドライバブロックを、配置することが可能になる。また集積回路装置の第２の方向での幅や第１の方向での長さを、ブロック数により調整することも可能になり、特に第２の方向での幅の縮小が可能になる。

また本発明では、前記第１〜第Ｎの回路ブロックの前記第２の方向側に設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に設けられる第２のインターフェース領域とを含むようにしてもよい。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成例
図１に本実施形態の集積回路装置（表示ドライバ）の回路構成の一例を示す。なお本実施形態の集積回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

２．細長の集積回路装置
図２に集積回路装置１０の配置例を示す。図２では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図２では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図３（Ａ）、図３（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図３（Ａ）、図３（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図３（Ａ）、図３（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図３（Ａ）では、階調電圧生成回路ブロックＧＢ及びロジック回路ブロックＬＢと電源回路ブロックＰＢとの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢはＤ１方向に沿って隣接配置される。

一方、図３（Ｂ）では、細長の第１の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。

また図３（Ｂ）において第２の電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

図３（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは隣接しておらず、ＧＢとＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。そして電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４の間に階調電圧生成回路ブロックＧＢが配置される。

なお本実施形態の集積回路装置１０のレイアウト配置は図３（Ａ）、図３（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図４（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図４（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図４（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図４（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図４（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図４（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図２〜図３（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図４（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図２〜図３（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図２〜図３（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

３．ドライバセル
図５（Ａ）に示すように本実施形態の集積回路装置１０は、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢと、データドライバブロックＤＢに供給される画像データを記憶する少なくとも１つのメモリブロックＭＢを含む。そしてデータドライバブロックＤＢとメモリブロックＭＢが、Ｄ１方向に沿って配置される。具体的にはＤ１方向に沿って隣接配置される。そしてＤ１方向に直交する方向をＤ２方向とした場合に、表示パネルのデータ線に電気的に接続するための複数のデータドライバ用パッド（データ線とデータドライバの出力線を接続するためのパッド）が、データドライバブロックＤＢのＤ２方向側に配置される。

図５（Ａ）のように配置することで、データドライバブロックとメモリブロックをＤ２方向に沿って配置する手法に比べて、Ｄ２方向での集積回路装置１０の幅Ｗを小さくでき、例えば細長のスリムチップを実現できる。

そして図５（Ａ）の配置の場合に、データドライバブロックＤＢの回路規模を小さくできれば、集積回路装置１０の更なる小面積化を図れる。

そこで本実施形態では図５（Ｂ）に示すように、データドライバブロック１０に、少なくとも１つのドライバセルＤＲＣを含ませている。このドライバセルＤＲＣは、少なくとも１画素分の画像データをメモリブロックＭＢから受ける。そして多重化されたサブピクセルの画像データについてのＤ／Ａ変換を行い、データドライバ用パッドを介してデータ線を駆動する。

具体的にはドライバセルＤＲＣは、少なくとも１画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサＭＵＸを含む。また、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。これらのマルチプレクサ（セレクタ）ＭＵＸ、Ｄ／Ａ変換器ＤＡＣは例えばＤ１方向に沿って配置される。なおマルチプレクサＭＵＸ、Ｄ／Ａ変換器ＤＡＣをＤ２方向に沿って配置する変形実施も可能である。

マルチプレクサＭＵＸは、例えばＲ、Ｇ、Ｂで構成される１画素分の画像データを受け、Ｒ、Ｇ、Ｂのサブピクセルの画像データを時分割に多重化して出力する。なおマルチプレクサＭＵＸが、複数画素分（２画素以上）の画像データを受けて、多重化を行ってもよい。またマルチプレクサＭＵＸは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の異なる色のサブピクセルの画像データを順次出力してもよいし、同じ色のサブピクセルの画像データを順次出力してもよい。

例えば図６（Ａ）の比較例では、メモリブロックＭＢからの例えば８ビットのＲ、Ｇ、Ｂの画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７が、各々、Ｒ用、Ｇ用、Ｂ用のラッチ回路ＬＴＣＲ、ＬＴＣＧ、ＬＴＣＢにラッチされる。そして、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢが、各々、ラッチ回路ＬＴＣＲ、ＬＴＣＧ、ＬＴＣＢから出力される画像データＱＬＲ、ＱＬＧ、ＱＬＢのＤ／Ａ変換を行い、Ｄ／Ａ変換後の出力信号ＱＤＡＲ、ＱＤＡＧ、ＱＤＡＢを出力する。するとＲ用、Ｇ用、Ｂ用の出力回路ＳＳＱＲ、ＳＳＱＧ、ＳＳＱＢが、これらの出力信号ＱＤＡＲ、ＱＤＡＧ、ＱＤＡＢのインピーダンス変換を行い、データ信号ＤＳＲ、ＤＳＧ、ＤＳＢをデータドライバ用パッドに出力する。図６（Ａ）において、ラッチ回路ＬＴＣＲ、Ｄ／Ａ変換器ＤＡＣＲ、出力回路ＳＳＱＲがＲ用のサブピクセルドライバセルを構成する。同様にＬＴＣＧ、ＤＡＣＧ、ＳＳＱＧがＧ用のサブピクセルドライバセルを構成し、ＬＴＣＢ、ＤＡＣＢ、ＳＳＱＢがＢ用のサブピクセルドライバセルを構成する。

一方、図６（Ｂ）の本実施形態の構成例では、ドライバセルＤＲＣが、少なくとも１画素分の画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７をメモリブロックＭＢから受けてラッチするラッチ回路ＬＴＣを含む。またラッチ回路ＬＴＣにラッチされた画像データＱＬＲ、ＱＬＧ、ＱＬＢを受け、サブピクセルの画像データＱＭを時分割に多重化して出力するマルチプレクサＭＵＸを含む。また時分割に多重化されたサブピクセルの画像データＱＭのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。更にＤ／Ａ変換器ＤＡＣの出力信号ＱＤＡ（時分割に多重化されたサブピクセルの信号）を受け、出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する出力回路ＳＳＱを含む。

図６（Ａ）の比較例では、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢ、出力回路ＳＳＱＲ、ＳＳＱＧ、ＳＳＱＢが個別に必要になるため、データドライバブロックの回路規模が増加する。従って図５（Ａ）のようにデータドライバブロックＤＢ、メモリブロックＭＢをＤ１方向で隣接させる手法を採用した場合にも、データドライバブロックＤＢの回路規模が大きくなるため、集積回路装置１０の回路規模も大きくなってしまう。

これに対して図６（Ｂ）の本実施形態では、マルチプレクサＭＵＸが画像データの多重化を行う。従って、Ｄ／Ａ変換器ＤＡＣ、出力回路ＳＳＱを、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器、出力回路として共用できる。即ちマルチプレクサＭＵＸからＲのサブピクセルの画像データが出力されている期間では、ＤＡＣ、ＳＳＱがＲ用のＤ／Ａ変換器、出力回路として動作する。またマルチプレクサＭＵＸからＧのサブピクセルの画像データが出力されている期間では、ＤＡＣ、ＳＳＱがＧ用のＤ／Ａ変換器、出力回路として動作し、Ｂのサブピクセルの画像データ出力されている期間では、Ｂ用のＤ／Ａ変換器、出力回路として動作する。従って図６（Ａ）の比較例のようにＲ用、Ｇ用、Ｂ用のＤ／Ａ変換器、出力回路を個別に設けなくても済む。このため、例えば３サブピクセルの多重化を行った場合に図６（Ｂ）では、図６（Ａ）の比較例に比べてＤ／Ａ変換器、出力回路のレイアウト面積を例えば１／３程度にシュリンクできる。そして多重化されるサブピクセル数を増やせば、更にレイアウト面積をシュリンクできる。例えば６サブピクセルの多重化を行った場合には例えば１／６程度にシュリンクできる。従って図５（Ａ）のようにデータドライバブロックＤＢとメモリブロックＭＢをＤ１方向に沿って配置することでＤ２方向での幅Ｗを小さくしながら、データドライバブロックＤＢのレイアウト面積を小さくできるため、集積回路装置１０の更なる小面積化を図れる。

なお本実施形態のドライバセルＤＲＣの構成については種々の変形実施が可能である。例えば図７（Ａ）ではラッチ回路ＬＴＣは、ラッチ信号ＬＡＴに基づいて、１画素分の画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７（２４ビットの画像データ）をラッチする。

マルチプレクサＭＵＸは、マルチプレクス用のトランジスタＴＭＲ、ＴＭＧ、ＴＭＢ（スイッチング素子）を含む。これらのトランジスタＴＭＲ、ＴＭＧ、ＴＭＢのゲートには、各々、Ｒ、Ｇ、Ｂのマルチプレクス用の選択信号ＲＳＥＬＭ、ＧＳＥＬＭ、ＢＳＥＬＭ（ＲＧＢＳＥＬ）が入力される。またトランジスタＴＭＲ、ＴＭＧ、ＴＭＢのソースには、ラッチ回路ＬＴＣからの画像データＱＬＲ、ＱＬＧ、ＱＬＢが入力され、トランジスタＴＭＲ、ＴＭＧ、ＴＭＢのドレインは共通接続される。なおトランジスタＴＭＲ、ＴＭＧ、ＴＭＢをトランスファーゲートの構成にしてもよい。また図７（Ａ）は３サブピクセルの多重化を行う場合の例であるが、多重化するサブピクセル数が４個以上の場合には、サブピクセル数に応じてトランジスタの数（スイッチング素子の数）を増やせばよい。例えば６サブピクセルの多重化を行う場合にはトランジスタの数を６個（トランスファーゲートの場合は１２個）にすればよい。

Ｄ／Ａ変換器ＤＡＣは、マルチプレクサＭＵＸで多重化された画像データＱＭのＤ／Ａ変換を、階調電圧（例えばＶ０〜Ｖ２５５）に基づいて行い、Ｄ／Ａ変換後の出力信号ＱＤＡを出力する。出力回路ＳＳＱは、インピーダンス変換用のボルテージフォロワ接続のオペアンプＯＰ（インピーダンス変換器）を含み、Ｄ／Ａ変換器ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとしてデータドライバ用パッドＰ１に出力する。

図７（Ａ）では、出力回路ＳＳＱからは、Ｒ、Ｇ、Ｂの信号が時分割に多重化されたデータ信号ＤＳが出力される。従って、デマルチプレクス後のデータ信号を表示パネルの各画素に供給するためのデマルチプレクサを、表示パネル側に設ける必要がある。このため図７（Ａ）の構成は、このデマルチプレクサを構成するＴＦＴを表示パネルのガラス基板に形成できる低温ポリシリコンＴＦＴパネル用の表示ドライバとして好適である。

一方、図７（Ｂ）では、ドライバセルＤＲＣの出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含む。このデマルチプレクサＤＭＵＸは、時分割に多重化されたＤ／Ａ変換後のサブピクセルのデータ信号のデマルチプレクスを行う。例えばオペアンプＯＰによるインピーダンス変換後のデータ信号ＱＯＰのデマルチプレクスを行う。

具体的にはデマルチプレクサＤＭＵＸは、トランジスタＴＤＲ、ＴＤＧ、ＴＤＢ（スイッチング素子）を含む。これらのトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのゲートには、各々、Ｒ、Ｇ、Ｂのデマルチプレクス用の選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが入力される。またトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのソースは共通接続され、その共通接続ノードにオペアンプＯＰからのデータ信号ＱＯＰが入力される。またトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのドレインからは、Ｒ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ、ＤＳＧ、ＤＳＢが出力される。なおトランジスタＴＤＲ、ＴＤＧ、ＴＤＢをトランスファーゲートの構成にしてもよい。また図７（Ｂ）は３サブピクセルのデマルチプレクス（多重化）を行う場合の例であるが、デマルチプレクスするサブピクセル数が４個以上の場合には、サブピクセル数に応じてトランジスタの数（スイッチング素子の数）を増やせばよい。例えば６サブピクセルのデマルチプレクスを行う場合にはトランジスタの数を６個（トランスファーゲートの場合は１２個）にすればよい。

図７（Ｂ）では、出力回路ＳＳＱからは、デマルチプレクス後のＲ、Ｇ、Ｂ用のデータ信号ＤＳＲ、ＤＳＧ、ＤＳＢが、Ｒ、Ｇ、Ｂ用のデータドライバ用パッドＰ１Ｒ、Ｐ１Ｇ、Ｐ１Ｂに対して出力される。従って図７（Ｂ）の構成では、Ｒ、Ｇ、Ｂのデータ信号のデマルチプレクスを行うデマルチプレクサを、表示パネル側に設ける必要がない。このため図７（Ｂ）の構成は、アモルファスＴＦＴパネル用の表示ドライバとして好適である。

なお本実施形態のドライバセルＤＲＣの構成は図６（Ｂ）〜図７（Ｂ）に限定されない。例えばラッチ回路ＬＴＣとマルチプレクサＭＵＸの間や、ＭＵＸとＤ／Ａ変換器ＤＡＣの間や、ＤＡＣと出力回路ＳＳＱの間などに他の回路を設けてもよい。またラッチ回路ＬＴＣの構成を省いたり、出力回路ＳＳＱとして他の構成の回路を用いてもよい。例えば出力回路ＳＳＱにおいて、複数のオペアンプＯＰを設けたり、Ｄ／Ａ変換器ＤＡＣによりデータ線を直接に駆動する経路を設けるなどの変形実施が可能である。

４．ドライバセルの配置
次にデータドライバブロックでのドライバセルの配置手法について説明する。図８では、データドライバブロックＤＢは、Ｄ２方向に沿って配置される複数のドライバセルＤＲＣ１〜ＤＲＣＱを含む。具体的には、例えばＤ１方向を長辺方向としＤ２方向を短辺方向とするドライバセルＤＲＣ１〜ＤＲＣＱがＤ２方向に並んで配置される。そしてドライバセルＤＲＣ１〜ＤＲＣＱ（Ｑは自然数）の各々が、図５（Ｂ）のマルチプレクサＭＵＸ、Ｄ／Ａ変換器ＤＡＣを含む。またドライバセルＤＲＣ１〜ＤＲＣＱは、図６（Ｂ）のラッチ回路ＬＴＣや出力回路ＳＳＱ（デマルチプレクサＤＭＵＸ）を含むことができる。

そしてドライバセルＤＲＣ１は、１番目の画素に対応する１又は複数のデータドライバ用パッドにデータ信号を出力し、ドライバセルＤＲＣ２は、２番目の画素に対応する１又は複数のデータドライバ用パッドにデータ信号を出力する。ドライバセルＤＲＣ３〜ＤＲＣＱも同様である。図７（Ａ）のように出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含まない場合には、各ドライバセルからのデータ信号が出力されるデータドライバ用パッド（デマルチプレクサ）の個数は１個となる。一方、図７（Ｂ）のように出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含む場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は複数個になる。例えば図７（Ｂ）のようにデマルチプレクサＤＭＵＸが３サブピクセルのデマルチプレクスを行う場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は３個になる。

図８において、各ドライバセルのマルチプレクサの多重化数（多重化されるサブピクセルの数）をＮＤＭとし、データドライバブロックＤＢ（ドライバセルＤＲＣ１〜ＤＲＣＱ）により駆動されるサブピクセルの数をＮＳＢとする。するとＱ＝ＮＳＢ／ＮＤＭの関係が成り立つ。例えば図７（Ａ）のように多重化数がＮＤＭ＝３であり、ドライバセルＤＲＣ１〜ＤＲＣＱにより駆動されるサブピクセルの数がＮＳＢ＝９０（画素数＝３０）である場合には、Ｑ＝ＮＳＢ／ＮＤＭ＝９０／３＝３０となる。従ってＤ２方向に沿って３０個のドライバセルが並ぶことになる。同様に、ＮＤＭ＝６とすれば、Ｄ２方向に沿って１５個のドライバセルが並ぶことになる。即ち多重化数ＮＤＭを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。なお多重化数ＮＤＭは３（３の倍数）に限定されず、ＮＤＭ＝２であってもよいし、ＮＤＭ≧４であってもよい。

例えば図６（Ａ）の比較例のように、多重化を行わずにサブピクセルドライバセル（ＬＴＣＲ、ＤＡＣＲ、ＳＳＱＲで構成されるセル）を用いる手法では、多重化数を増やすことでセル数を減らすことはできない。これに対して本実施形態では、多重化数ＮＤＭを増やすことで、データドライバブロックの小面積化を図れるという利点がある。なお多重化数ＮＤＭを増やすと、出力回路ＳＳＱの駆動能力を増加させる必要がある。従って、レイアウト面積と駆動能力とのトレードオフで、多重化数ＮＤＭを決定すればよい。

また図９では、複数のドライバセルが、Ｄ２方向のみならずＤ１方向に沿っても配置されている。即ち複数のドライバセルＤＲＣ１〜ＤＲＣ２Ｑが、Ｄ１及びＤ２方向にマトリクス配置されている。

具体的にはデータドライバブロックＤＢは、Ｄ１方向に沿って配置される第１、第２のデータドライバＤＲａ、ＤＲｂを含む。即ち２つ（広義には複数）のデータドライバＤＲａ、ＤＲｂがＤ１方向でスタック配置されており、第１のデータドライバＤＲａは、メモリブロックＭＢと第２のデータドライバＤＲｂとの間に配置される。

そして第１のデータドライバＤＲａでは、第１のグループの複数のドライバセルＤＲＣ１〜ＤＲＣ２Ｑ−１がＤ２方向に沿って配置される。また第２のデータドライバＤＲｂでは、第２のグループの複数のドライバセルＤＲＣ２〜ＤＲＣ２ＱがＤ２方向に沿って配置される。

図９の配置手法は、後述するようにメモリブロックＭＢから１水平走査期間において画像データを複数回読み出す手法を採用した場合に好適な手法である。

例えばデータドライバＤＲａに属する第１のグループのドライバセルＤＲＣ１〜ＤＲＣ２Ｑ−１は、メモリブロックＭＢから第１の水平走査期間において１回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号を出力する。

一方、データドライバＤＲｂに属する第２のグループのドライバセルＤＲＣ２〜ＤＲＣ２Ｑは、メモリブロックＭＢから第１の水平走査期間において２回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号を出力する。

また図９において、各ドライバセルのマルチプレクサの多重化数をＮＤＭとし、データドライバブロックＤＢにより駆動されるサブピクセルの数をＮＳＢとする。またＤ２方向に並ぶドライバセルの個数をＱ個とし、Ｄ１方向に並ぶドライバセルの個数をＳ個（Ｓ＝ＩＮ＝ＲＮ）する。すると、Ｑ＝ＮＳＢ／（ＮＤＭ×Ｓ）の関係が成り立つ。例えば図７（Ａ）のように多重化数がＮＤＭ＝３であり、データドライバブロックＤＢ（ドライバセルＤＲＣ１〜ＤＲＣ２Ｑ）により駆動されるサブピクセルの数がＮＳＢ＝１８０（画素数＝６０）であり、Ｓ＝２である場合には、Ｑ＝ＮＳＢ／（ＮＤＭ×Ｓ）＝１８０／（３×２）＝３０となる。従ってＤ２方向に沿って３０個のドライバセルが並ぶことになる。同様に、ＮＤＭ＝６とすれば、Ｄ２方向に沿って１５個のドライバセルが並ぶことになる。即ち多重化数ＮＤＭを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。

５．ブロック分割
図１０（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１０（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

６．１水平走査期間での複数回読み出し
図１０（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図１１ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図９のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図１１では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図１１では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図１１の手法によれば、図１２に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図１１では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図１２のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１０（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図１２において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図１１のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図１１のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図１２のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図１２ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図１２では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図１２において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図１１で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図１２の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図１２の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図１２の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図１２の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

７．ＬＶ領域、ＭＶ領域
図１３に示すように本実施形態では、各ドライバセルが、ＬＶ（Low Voltage）の電圧
レベル（広義には第１の電圧レベル）の電源で動作する回路が配置されるＬＶ領域（広義には第１の回路領域）を有する。またＬＶよりも高いＭＶ（Middle Voltage）の電圧レベル（広義には第２の電圧レベル）の電源で動作する回路が配置されるＭＶ領域（広義には第２の回路領域）を有する。ここでＬＶは、ロジック回路ブロック、メモリブロック等の動作電圧である。またＭＶは、Ｄ／Ａ変換器、オペアンプ、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、ＨＶ（High Voltage）の電圧レベル（広義には第３の電圧レベル）の電源が供給されて走査線を駆動する。

例えばドライバセルのＬＶ領域（第１の回路領域）には、ラッチ回路、マルチプレクサ、制御ロジック等を配置できる。またＭＶ領域（第２の回路領域）には、Ｄ／Ａ変換器、出力回路等を配置できる。そしてドライバセルが有するレベルシフタが、ＬＶの電圧レベルの信号をＭＶの電圧レベルの信号に変換する。

そして本実施形態では図１３に示すように、第１のグループのドライバセルＤＲＣ１〜ＤＲＣ２Ｑ−１と、第２のグループのドライバセルＤＲＣ２〜ＤＲＣ２Ｑは、そのＭＶ領域同士がＤ１方向に沿って隣接するように配置される。即ち第１、第２のグループのドライバセル（第１、第２のデータドライバ）がＤ２方向に沿った隣接境界を挟んでミラー配置される。例えばドライバセルＤＲＣ１とＤＲＣ２はＭＶ領域が隣接するように配置される。またドライバセルＤＲＣ３とＤＲＣ４もＭＶ領域が隣接するように配置される。

図１３のようにＭＶ領域が隣接するように配置すれば、ドライバセル間にガードリング等を設ける必要がなくなる。従ってＭＶ領域とＬＶ領域を隣接させる手法に比べて、データドライバブロックのＤ１方向での幅を小さくでき、集積回路装置の小面積化を図れる。

また図１３の配置手法によれば、隣接するドライバセルのＭＶ領域を、ドライバセルの出力信号の取り出し線の配線領域として有効利用でき、レイアウト効率を向上できる。

更に図１３の配置手法によれば、メモリブロックを、ドライバセルのＬＶ領域（第１の回路領域）に対して隣接して配置できるようになる。例えば図１３において、メモリブロックＭＢ１は、ドライバセルＤＲＣ１やＤＲＣ３のＬＶ領域に隣接して配置される。またメモリブロックＭＢ２は、ドライバセルＤＲＣ２やＤＲＣ４のＬＶ領域に隣接して配置される。そしてメモリブロックＭＢ１、ＭＢ２はＬＶの電圧レベルの電源で動作する。従って、このようにドライバセルのＬＶ領域をメモリブロックに隣接して配置すれば、データドライバブロック及びメモリブロックにより構成されるドライバマクロセルのＤ１方向での幅を小さくでき、集積回路装置の小面積化を図れる。

８．ラッチ回路、マルチプレクサの配置
図１４にドライバセルの詳細な構成及びレイアウトの一例を示す。図１４においてドライバセルＤＲＣ１、ＤＲＣ３は第１のグループに属し、ドライバセルＤＲＣ２、ＤＲＣ４は第２のグループに属する。

図１４は、第１のグループのドライバセルＤＲＣ１は、少なくとも１画素分の第１の画像データをメモリブロックＭＢから受けてラッチする第１のラッチ回路ＬＴＣａと、第１のラッチ回路ＬＴＣａにラッチされた第１の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第１のマルチプレクサＭＵＸａを含む。

一方、第２のグループのドライバセルＤＲＣ２は、少なくとも１画素分の第２の画像データをメモリブロックＭＢから受けてラッチする第２のラッチ回路ＬＴＣｂと、第２のラッチ回路ＬＴＣｂにラッチされた第２の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第２のマルチプレクサＭＵＸｂを含む。ドライバセルＤＲＣ３、ＤＲＣ３、ＤＲＣ４も同様である。

そして図１４ではＢ１に示すように、第２のマルチプレクサＭＵＸｂの出力信号線が、第１、第２のグループのドライバセルＤＲＣ１、ＤＲＣ２にまたがってＤ１方向に沿って配線される。即ちマルチプレクサ出力線が、ドライバセルＤＲＣ１、ＤＲＣ２内を、ＤＲＣ１、ＤＲＣ２の長辺方向に沿って配線される。

通常は、第２のグループのドライバセルＤＲＣ２のラッチ回路ＬＴＣｂ、マルチプレクサＭＵＸｂは、ドライバセルＤＲＣ２の配置領域に配置されるべきである。

これに対して図１４では、これらのラッチ回路ＬＴＣｂ、マルチプレクサＭＵＸｂを、第１のグループのドライバセルＤＲＣ１の配置領域に配置している。即ちラッチ回路ＬＴＣｂ、マルチプレクサＭＵＸｂをメモリブロックＭＢ側に寄せて配置している。このようにすれば、ドライバセルＤＲＣ１、ＤＲＣ２内に配線される出力線の本数を少なくでき、レイアウト効率を向上できる。

即ちラッチ回路ＬＴＣｂ、マルチプレクサＭＵＸｂを、ドライバセルＤＲＣ２の配置領域に配置すると、Ｒ、Ｇ、Ｂの全ての出力線を、ドライバセルＤＲＣ１、ＤＲＣ２内に配線する必要がある。このため、この出力線の配線領域が原因となって、ドライバセルＤＲＣ１、ＤＲＣ２のＤ２方向での幅が大きくなってしまい、集積回路装置が大規模化する。

これに対して図１４のようにラッチ回路ＬＴＣｂ、マルチプレクサＭＵＸｂを、ドライバＤＲＣ２ではなくＤＲＣ１の配置領域に配置すれば、Ｒ、Ｇ、Ｂの信号を多重化できるため、Ｂ１に示すようにドライバセルＤＲＣ１、ＤＲＣ２内に配線される出力線の本数を例えば１／３に低減できる。従って、配線領域が減るため、ドライバセルＤＲＣ１、ＤＲＣ２のＤ２方向での幅を小さくでき、集積回路装置を小規模化できる。

なお図１４において、制御ロジックＬＯＧａ、ＬＯＧｂは、ドライバセルＤＲＣ１、ＤＲＣ２に必要な種々のロジック回路を含む。例えば制御ロジックＬＯＧａ、ＬＯＧｂは、信号の反転処理を行ったり、ＦＲＣ（Frame Rate Control）の階調制御を行ったり、Ｄ／Ａ変換器ＤＡＣａ、ＤＡＣｂや出力回路ＳＳＱａ、ＳＳＱｂの制御信号を生成する。

図１５にデータドライバブロックＤＢの詳細なレイアウト例を示す。例えばドライバセルＤＲＣ１は、ＬＶ領域（第１の回路領域）とＭＶ領域（第２の回路領域）を有する。そしてＤＲＣ１のＬＶ領域には、ラッチ回路ＬＴＣａと、マルチプレクサＭＵＸａと、ＤＲＣ２のラッチ回路ＬＴＣｂ及びマルチプレクサＭＵＸｂと、制御ロジックＬＯＧａが配置される。またＤＲＣ１のＭＶ領域には、Ｄ／Ａ変換器ＤＡＣａと出力回路ＳＳＱａが配置される。

同様にドライバセルＤＲＣ２もＬＶ領域とＭＶ領域を有する。そしてＤＲＣ２のＬＶ領域には、制御ロジックＬＯＧｂが配置される。またＤＲＣ２のＭＶ領域には、Ｄ／Ａ変換器ＤＡＣｂと出力回路ＳＳＱｂが配置される。そしてドライバセルＤＲＣ１のＭＶ領域（ＳＳＱａ）とドライバセルＤＲＣ２のＭＶ領域（ＳＳＱｂ）が隣接するようにＤＲＣ１、ＤＲＣ２は配置される。またドライバセルＤＲＣ１のＬＶ領域（ＬＴＣａ）、ドライバセルＤＲＣ２のＬＶ領域（ＬＯＧｂ）が、各々、メモリブロックＭＢ１、ＭＢ２に隣接するようにＤＲＣ１、ＤＲＣ２は配置される。

また図１５では、Ｄ／Ａ変換器ＤＡＣａ、ＤＡＣｂに階調電圧を供給するための複数の階調電圧供給線が、Ｄ２方向に沿って配線される。具体的には、これらの階調電圧供給線は、Ｄ／Ａ変換器ＤＡＣａ、ＤＡＣｂの配置領域上に配線される。即ち複数のＤ／Ａ変換器にまたがってＤ２方向に配線される。

このようにすれば、Ｄ／Ａ変換器ＤＡＣａ、ＤＡＣｂを構成するセレクタ等のトランジスタに対して、階調電圧供給線を効率良く接続でき、レイアウト効率を向上できる。これによりデータドライバブロックＤＢの小面積化を図れる。

また図１５では、ドライバセルの出力に接続されるデータ信号線も、Ｄ２方向に沿って配線される。具体的には、これらのデータ信号線は、出力回路ＳＳＱａ、ＳＳＱｂの配置領域上に配線される。即ち複数の出力回路にまたがってＤ２方向に配線される。

このようにすれば、Ｄ／Ａ変換器の配置領域を利用して階調電圧供給線を配線しながら、出力回路の配置領域を利用してデータ信号線を配線できるようになる。従って、効率的な配線が可能になり、データドライバブロックＤＢの小面積化を図れる。

また図１５ではドライバセルＤＲＣ１〜ＤＲＣ２ＱのＤ４方向側にバッファ回路ＢＦ１が設けられている。このバッファ回路ＢＦ１は、ロジック回路ブロックからのドライバ制御信号をバッファリングして、ドライバセルＤＲＣ１〜ＤＲＣ２Ｑに出力する。別の言い方をすれば、ドライバ制御信号のリピータブロックとして機能する。

具体的にはバッファ回路ＢＦ１は、ＬＶ領域に配置されるＬＶバッファと、ＭＶ領域に配置されるＭＶバッファを含む。そしてＬＶバッファは、ロジック回路ブロックからのＬＶの電圧レベルのドライバ制御信号（ラッチ信号等）を受けてバッファリングし、そのＤ２方向側に配置されるドライバセルのＬＶ領域の回路に対して出力する。またＭＶバッファは、ロジック回路ブロックからのＬＶの電圧レベルのドライバ制御信号（ＤＡＣ制御信号、出力制御信号等）を受け、レベルシフタによりＭＶの電圧レベルに変換してバッファリングし、そのＤ２方向側に配置されるドライバセルのＭＶ領域の回路に対して出力する。

なお、ロジック回路ブロックからの信号線は、ローアドレスデコーダＲＤ１、ＲＤ２及びバッファ回路ＢＦ１上に配線される。こうすることで、ロジック回路ブロックからの信号線を、複数のデータドライバブロック、メモリブロックをまたがって効率的に配線できるため、レイアウト効率を向上できる。

９．Ｄ／Ａ変換器
図１６にドライバセルが含むＤ／Ａ変換器の詳細な構成例を示す。このＤ／Ａ変換器はいわゆるトーナメント方式のＤ／Ａ変換を行う回路であり、各Ｄ／Ａ変換器は、階調電圧を選択するセレクタＳＬ１〜ＳＬ１７とプリデコーダ１２０を含む。なおＤ／Ａ変換器の構成は図１６に限定されず、種々の変形実施が可能であり、例えばＲＯＭタイプのＤ／Ａ変換器を採用してもよい。

セレクタＳＬ１〜ＳＬ１７の各々は、例えばＮ型トランジスタとＰ型トランジスタにより構成されるトランスファーゲートにより実現できる。そしてセレクタＳＬ１〜ＳＬ１６の入力端子には、各々、Ｖ０〜Ｖ１５、Ｖ１６〜Ｖ３１、Ｖ３２〜Ｖ４７・・・・Ｖ２４０〜Ｖ２５５の階調電圧供給線の階調電圧が入力される。そしてプリデコーダ１２０は、多重化された画像データＤ０〜Ｄ７のデコード処理を行い、選択信号ＳＳＬ１をセレクタＳＬ１〜ＳＬ１６に出力する。各セレクタＳＬ１〜ＳＬ１６は、この選択信号ＳＳＬ１に基づいて、１６本の階調電圧供給線の階調電圧の中から１つの階調電圧を選択する。

セレクタＳＬ１７の入力端子には、セレクタＳＬ１〜ＳＬ１６の出力信号が入力される。そしてプリデコーダ１２０は、画像データＤ０〜Ｄ７のデコード処理を行い、選択信号ＳＳＬ２をセレクタＳＬ１７に出力する。セレクタＳＬ１７は、この選択信号ＳＳＬ２に基づいて、セレクタＳＬ１〜ＳＬ１６の１６本の出力信号の中から１本の出力信号を選択する。そして選択された出力信号を、Ｄ／Ａ変換後のデータ信号として後段の出力回路ＳＳＱに出力する。

そして本実施形態では図１７に示すように、図１６のＤ／Ａ変換器に階調電圧Ｖ０〜Ｖ２５５を供給するための階調電圧供給線が、複数のドライバセルにまたがってＤ２（Ｄ４）方向に沿って配線される。例えば図１７では、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１、ＤＲＣ３、ＤＲＣ５にまたがって、階調電圧供給線がＤ２方向に配線される。またこれらの階調電圧供給線は、Ｄ／Ａ変換器（階調電圧セレクタ）の配置領域上に配線される。

更に具体的には図１７に示すように、ドライバセルのＤ／Ａ変換器の配置領域では、Ｄ２方向に沿ってＮ型トランジスタ領域（Ｐ型ウェル）、Ｐ型トランジスタ領域（Ｎ型ウェル）が配置される。具体的には、Ｎ、Ｐ、Ｎ、Ｎ、Ｐ、Ｎの順でトランジスタ領域が配置される。

そして例えばドライバセルＤＲＣ１のＤ／Ａ変換器のセレクタを構成するＮ型トランジスタは、Ｎ型トランジスタ領域に形成され、セレクタを構成するＰ型トランジスタは、Ｐ型トランジスタ領域に形成される。そして図１７のように階調電圧供給線をＤ２方向に沿って配線すれば、トランスファーゲートを構成するＰ型、Ｎ型トランジスタに対して階調電圧供給線を共通接続でき、トランスファーゲートを容易に構成できるようになり、レイアウト効率を向上できる。

一方、ドライバセルのＤ／Ａ変換器以外の回路（ラッチ回路、マルチプレクサ、制御ロジック、出力回路）の配置領域では、Ｄ２方向に直交するＤ１方向に沿ってＮ型トランジスタ領域（Ｐ型ウェル）、Ｐ型トランジスタ領域（Ｎ型ウェル）が配置される。

即ちＤ／Ａ変換器以外の回路、例えばラッチ回路に対しては、メモリブロックからの画像データを入力する必要がある。そして図１７に示すように、画像データはＤ１方向に沿って配線された画像データ供給線により供給される。また図１４から明らかなように、ドライバセル内での信号の流れの方向はＤ１方向である。従ってＤ／Ａ変換器以外の回路のＮ型トランジスタ領域、Ｐ型トランジスタ領域を図１７のようにＤ１方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。従って、図１７のようなトランジスタ領域の配列は、図１４、図１５のように配置されるドライバセルに最適なレイアウトになる。

１０．デマルチプレクサの配置
集積回路装置のＤ２方向での幅を小さくし、細長のチップを実現するためには、通常は回路ブロック内に配置されるべき素子についても、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域などのパッド配置領域に配置することが望ましい。この場合、特に集積回路装置におけるデータドライバの占有面積は大きい。従って、データドライバを構成するトランジスタをパッド配置領域に配置できれば、集積回路装置の小面積化を期待できる。

しかしながら、一般的に、データドライバの出力線の本数は非常に多い。従って、データドライバが含むオペアンプ等を構成するトランジスタを、パッド配置領域に配置すると、多数の信号線をパッド配置領域において引き回さなければならなくなり、その配線領域の面積が増え、結局、集積回路装置のＤ２方向での幅を小さくできない。

そこで図１８では、データドライバを構成するトランジスタのうち、図７（Ｂ）で説明したデマルチプレクサＤＭＵＸ（ＤＭＵＸ１、２、３、４・・・）を構成するデマルチプレクス用トランジスタを、データドライバ用パッドが配置されるパッド配置領域（出力側Ｉ／Ｆ領域）に配置している。ここでデマルチプレクサＤＭＵＸは、時分割に多重化されたＤ／Ａ変換後のサブピクセルのデータ信号のデマルチプレクスを行う回路である。また図１８では、デマルチプレクス用トランジスタのゲートに接続されるデマルチプレクス用の選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬの信号線についても、パッド配置領域に配線している。即ちこれらの信号線をパッド配置領域においてＤ１方向に沿って配線する。

具体的には図１８において、集積回路装置は、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢと、パッド配置領域（出力側Ｉ／Ｆ領域）を含む。そしてパッド配置領域にはデマルチプレクサＤＭＵＸ１、２、３、４・・・・が配置される。

ここでデマルチプレクサＤＭＵＸ１、２、３、４・・・・は、データドライバブロックＤＢの各出力線ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４・・・に対応して設けられる。またデマルチプレクサＤＭＵＸ１、２、３、４・・・・を構成するトランジスタは、選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬによりオン・オフ制御される。

パッド配置領域には、表示パネルのデータ線に電気的に接続するためのデータドライバ用パッド（パッドメタル）が配置される。なおパッド配置領域にデータドライバ用パッド以外のパッドを配置したり、ダミーのパッドを配置してもよい。或いは後述する静電気保護素子や電源間保護回路を配置してもよい。またパッド配置領域は例えば回路ブロックの辺（境界、縁）と集積回路装置の辺（例えば第２、第４の辺）との間の領域であり、例えば図２の出力側Ｉ／Ｆ領域１２、入力側Ｉ／Ｆ領域１４である。パッドは少なくともその中心位置（パッドセンター）がパッド配置領域に配置されていればよい。

そして本実施形態では図１８に示すように、データドライバのオペアンプの差動部や駆動部を構成するトランジスタについては、パッド配置領域に敢えて配置せずに、デマルチプレクサＤＭＵＸ１、２、３、４・・・を構成するトランジスタをパッド配置領域に配置している。そしてこれらのデマルチプレクサＤＭＵＸ１、２、３、４・・・を構成するトランジスタは、共通の選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬによりオン・オフ制御される。

即ち選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬは、各ドライバセル毎に異なる信号ではなく、ドライバセル間に共通の信号である。従って、デマルチプレクサＤＭＵＸ１、２、３、４・・・をパッド配置領域に配置しても、配線領域の面積はそれほど増加しないため、集積回路装置のＤ２方向での幅を小さくできる。

図１９にドライバセルの出力回路ＳＳＱ１、ＳＳＱ２の回路構成例を示す。Ｒ用、Ｇ用、Ｂ用のパッドＰ１Ｒ、Ｐ１Ｇ、Ｐ１Ｂに対応して設けられた出力回路ＳＳＱ１は、オペアンプＯＰ１、スイッチ回路ＳＷＡ１、ＳＷＢ１、Ｎ型トランジスタＴＤＮ１、Ｐ型トランジスタＴＤＰ１を含む。なお出力回路ＳＳＱ２の構成は出力回路ＳＳＱ１とほぼ同様であるため、詳細な説明を省略する。

オペアンプＯＰ１は、データ線に出力されるデータ信号のインピーダンス変換を行うものである。即ち、前段のＤ／Ａ変換器ＤＡＣ１からの出力信号のインピーダンス変換を行ってデータ線にデータ信号を出力し、データ線を駆動する。

スイッチ回路ＳＷＡ１は、デマルチプレクサＤＭＵＸ１とオペアンプＯＰ１の間に直列に挿入される。スイッチ回路ＳＷＢ１は、デマルチプレクサＤＭＵＸ１とオペアンプＯＰ１の入力（ＤＡＣ１の出力）の間に直列に挿入される。これらのスイッチ回路ＳＷＡ１、ＳＷＢ１は、Ｎ型トランジスタ、Ｐ型トランジスタからなるトランスファーゲートにより構成できる。そしてこれらのスイッチ回路ＳＷＡ１、ＳＷＢ１はロジック回路ブロックからのイネーブル信号に基づきオン・オフ制御される。具体的には、駆動期間の前半期間では、スイッチ回路ＳＷＡ１がオン（導通）状態になり、スイッチ回路ＳＷＢ１がオフ（非導通）状態になる。これにより前半期間ではデータ線はオペアンプＯＰ１により駆動される。一方、前半期間に続く後半期間では、スイッチ回路ＳＷＡ１がオフ状態になり、スイッチ回路ＳＷＢ１がオン状態になり、ＤＡＣ１の出力がそのままデータ信号としてデータ線に出力される。また後半期間ではオペアンプＯＰ１の動作電流が停止又は制限される。このようにすることで、オペアンプＯＰ１の動作期間が短縮され、低消費電力化を図れる。

トランジスタＴＤＮ１、ＴＤＰ１は８色表示モード用のトランジスタである。８色表示モードにおいては、トランジスタＴＤＮ１、ＴＤＰ１のゲートは、制御信号ＢＥＮ１、ＸＢＥＮ１により制御される。具体的には画像データの最上位ビットのデータに基づき生成された信号ＢＥＮ１、ＸＢＥＮ１により制御される。一方、通常動作モードにおいては、制御信号ＢＥＮ１、ＸＢＥＮ１は、各々、Ｌレベル、Ｈレベルになり、トランジスタＴＤＮ１及びＴＤＰ１のドレインはハイインピーダンス状態になる。

Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１ＢはデマルチプレクサＤＭＵＸ１を構成するトランジスタである。即ちトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂは、そのゲートに選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが入力されて、オン・オフ制御される。そしてトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂのソースは出力線ＱＬ１に共通接続され、Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂのドレインは、Ｒ用、Ｇ用、Ｂ用のパッドＰ１Ｒ、Ｐ１Ｇ、Ｐ１Ｂに接続される。

本実施形態では図１９のトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂをパッド配置領域に配置している。具体的には、トランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂは、その少なくとも一部（一部又は全部）が、例えばパッド（パッドメタル）に平面視においてオーバラップするように、パッドの下層（下方）に配置される。別の言い方をすれば、トランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂの一部又は全部に、平面視においてオーバラップするように、Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂの上層にパッドデータドライバ用パッドが配置される。

パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従ってオペアンプＯＰ１、ＯＰ２の差動部（差動段）及び駆動部（駆動段）を構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置せずに、データドライバブロック内に配置する。

一方、トランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂのように、スイッチング素子として機能するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、集積回路装置のレイアウト面積を削減でき、集積回路装置のＤ２方向での幅をより一層小さくできる。例えばデータドライバの出力線の本数は非常に多いため、面積削減の効果は顕著である。

また、オペアンプＯＰ１、ＯＰ２の駆動部を構成する出力トランジスタのゲートは、出力回路ＳＳＱ１とＳＳＱ２とで、別のゲート制御信号により制御される。従って、これらの出力トランジスタをパッド配置領域に配置しようとすると、データ線と同じ本数の多数のゲート制御信号をパッド配置領域に配線する必要があり、配線領域の面積が増加する。

これに対して図１９のトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１ＢとＴ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂは、共通の選択信号ＳＥＬＲ、ＳＥＬＧ、ＳＥＬＢにより制御される。従ってトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ・・・をパッド配置領域に配置した場合に、パッド配置領域には共通制御信号線を配線すれば済むため、配線領域の面積増加は最小限となる。

なおトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ・・・の一部をパッドの下層に配置しないようにしてもよい。或いは出力回路ＳＳＱ１、ＳＳＱ２を構成する他のトランジスタをパッド配置領域に配置する変形実施も可能である。またトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ・・・を、ドライバセル内に配置したり、データドライバブロックＤＢとパッド配置領域（出力側Ｉ／Ｆ領域）との間に配置する変形実施も可能である。

図２０にパッド配置領域の詳細なレイアウト例を示す。図２０では、パッドＰ１Ｒに対応して第１の静電気保護素子ＥＳＤ１が設けられ、パッドＰ１Ｇに対応して第２の静電気保護素子ＥＳＤ２が設けられる。ここで第１の静電気保護素子ＥＳＤ１は、高電位側電源（ＶＤＤ２）とパッドＰ１Ｒの出力線との間に設けられる第１のダイオードＤＩ１と、低電位側電源（ＶＳＳ）とパッドＰ１Ｒの出力線との間に設けられる第２のダイオードＤＩ２を含む。また第２の静電気保護素子ＥＳＤ２は、高電位側電源とパッドＰ１Ｇの出力線との間に設けられる第３のダイオードＤＩ３と、低電位側電源とパッドＰ１Ｇの出力線との間に設けられる第４のダイオードＤＩ４を含む。これらのダイオードＤＩ１〜ＤＩ４は、拡散領域とウェル領域等との境界に形成されるツェナダイオードであってもよいし、トランジスタのソースとゲートを接続することで構成されるＧＣＤトランジスタのダイオードであってもよい。

本実施形態では、このような静電気保護素子ＥＳＤ１、ＥＳＤ２についてもパッド配置領域に配置している。具体的には、静電気保護素子ＥＳＤ１、ＥＳＤ２は、その少なくとも一部が、パッドＰ１Ｒ、Ｐ１Ｇにオーバラップするように、パッドＰ１Ｒ、Ｐ１Ｇの下層に配置される。こうすることで、集積回路装置のＤ２方向での幅をより一層小さくできる。

なお電源間保護回路は高電位側電源と低電位側電源の間に設けられる保護回路である。この電源間保護回路は、これらの電源間に所与の電圧以上の高い電圧が印加された場合に、一定電圧値で電圧をクランプする電圧クランプ回路として機能する。

図２０では、表示パネルのデータ線（出力線）の並ぶ方向がＤ１方向となっており、Ｄ１方向に直交する方向がＤ２方向となっている。そして図２０に示すように、図１９で説明したトランジスタＴ１Ｒ、Ｔ１Ｇ、１ＴＢ、Ｔ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂ（以下、Ｔ１Ｒ〜Ｔ２Ｂ）は、データドライバブロックのＤ２方向に配置される。そして静電気保護素子ＥＳＤ１（ダイオードＤＩ１、ＤＩ２）、ＥＳＤ２（ダイオードＤＩ３、ＤＩ４）は、トランジスタＴ１Ｒ〜Ｔ２ＢのＤ２方向側に配置される。即ち、トランジスタＴ１Ｒ〜Ｔ２Ｂは、データドライバブロックと静電気保護素子ＥＳＤ１、ＥＳＤ２の間に配置される。また図２０では、これらのトランジスタＴ１Ｒ〜Ｔ２Ｂ、静電気保護素子ＥＳＤ１、ＥＳＤ２は、その一部がパッドに平面視においてオーバラップするように、パッドの下層（下方）に配置される。

このような配置によれば、トランジスタＴ１Ｒ〜Ｔ２Ｂがデータドライバブロックの直近に配置されるようになるため、データドライバブロックからの出力線をショートパスでトランジスタＴ１Ｒ〜Ｔ２Ｂに接続でき、レイアウト効率、配線効率を向上できる。またこの配置によれば、静電気保護素子ＥＳＤ１、ＥＳＤ２の方がトランジスタＴ１Ｒ〜Ｔ２Ｂよりもパッドの近くに配置されるようになる。従って、パッドに静電気電圧が印加された場合に、静電気が静電気保護素子ＥＳＤ１、ＥＳＤ２で放電された後、時間的に遅れてトランジスタＴ１Ｒ〜Ｔ２Ｂに印加されるようになる。これにより、トランジスタＴ１Ｒ〜Ｔ２Ｂが静電気破壊される事態を防止できる。

１１．信号波形例
図２１に本実施形態の信号波形例を示す。ｅｎｄ１Ｈは１Ｈ期間（１水平走査期間）の終了を示す信号である。本実施形態では、１Ｈ期間毎にＶＣＯＭの極性が反転するようになっている。

図２１のＣ１に示すように１Ｈの最初において、デマルチプレクサの選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブ（Ｈレベル）になる。その後、Ｃ２、Ｃ３、Ｃ４に示すように選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが順次アクティブになる。これにより、図１９のデマルチプレクサのトランジスタＴ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂが順次オンになり、Ｃ５、Ｃ６、Ｃ７に示すようにデータ線にデータ信号が出力される。

図２１のＣ８、Ｃ９、Ｃ１０に示す選択信号ＲＧＢＳＥＬ（ＲＳＥＬＭ〜ＢＳＥＬＭ）により、マルチプレクサがＲ、Ｇ、Ｂのサブピクセルの画像データの多重化を行い、Ｃ１１、Ｃ１２、Ｃ１３に示すようにＤ／Ａ変換器から出力信号が出力される。

ＬＣＤＲＥＡＤは、図１１で説明したように、メモリブロックから１Ｈ期間に画像データを複数回読み出すための信号である。そして信号ＣＡＬ０がＬレベルの場合には１回目の読み出しを意味し、Ｈレベルの場合には２回目の読み出しを意味する。

ラッチ信号ＬＡＴは、図１４のラッチ回路ＬＴＣａ、ＬＴＣｂに入力される。またラッチイネーブル信号ＬＡＴＥＮａはラッチ回路ＬＴＣａに入力され、ラッチイネーブル信号ＬＡＴＥＮｂはラッチ回路ＬＴＣｂに入力される。

そしてメモリブロックからの１回目の読み出し時には、Ｃ１４に示すように信号ＬＡＴＥＮａがアクティブであるため、メモリブロックから読み出された画像データ信号ＲＤＡＴＡは、図１４のドライバセルＤＲＣ１のラッチ回路ＬＴＣａにラッチされる。一方、２回目の読み出し時には、Ｃ１５に示すように信号ＬＡＴＥＮｂがアクティブであるため、メモリブロックから読み出された画像データ信号ＲＤＡＴＡは、ドライバセルＤＲＣ２のラッチ回路ＬＴＣｂにラッチされる。これにより、図１４のドライバセルを用いた画像データの１Ｈ期間での複数回読み出しが実現される。

１２．電子機器
図２２（Ａ）、図２２（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）、図２２（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２２（Ａ）、図２２（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２２（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、第１の回路領域、第２の回路領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、ＬＶ領域、ＭＶ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また例えば図１９〜図２０で説明したデマルチプレクサのトランジスタの配置手法や本実施形態で説明した種々の手法は、図１〜図４（Ａ）、図５（Ａ）、図５（Ｂ）等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図４（Ｂ）の配置構成の集積回路装置にも適用できる。

集積回路装置の回路構成例。集積回路装置の配置構成例。図３（Ａ）、図３（Ｂ）は集積回路装置の平面レイアウト例。図４（Ａ）、図４（Ｂ）は集積回路装置の断面図の例。図５（Ａ）、図５（Ｂ）は本実施形態の手法の説明図。図６（Ａ）、図６（Ｂ）は比較例の手法と本実施形態の手法の説明図。図７（Ａ）、図７（Ｂ）はドライバセルの構成例。ドライバセルの配置手法の説明図。ドライバセルの配置手法の説明図。図１０（Ａ）、図１０（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。１水平走査期間に画像データを複数回読み出す手法の説明図。データドライバ、ドライバセルの配置例。ＬＶ領域、ＭＶ領域の説明図。ドライバセルの詳細な構成及びレイアウト例。ドライバセルの詳細な配置例。Ｄ／Ａ変換器の構成例。Ｄ／Ａ変換器のレイアウトの説明図。デマルチプレクサの配置手法の説明図。データドライバの出力回路の構成例。パッド配置領域のレイアウト例。本実施形態の信号波形例。図２２（Ａ）、図２２（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、
ＤＢデータドライバブロック、ＭＢメモリブロック、ＤＲＣドライバセル、
ＬＴＣラッチ回路、ＭＵＸマルチプレクサ、ＬＯＧ制御ロジック、
ＤＡＣＤ／Ａ変換器、ＳＳＱ出力回路、ＤＭＵＸデマルチプレクサ、
１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、
２０メモリ、２２メモリセルアレイ、２４ローアドレスデコーダ、
２６カラムアドレスデコーダ、２８ライト／リード回路、
４０ロジック回路、４２制御回路、４４表示タイミング制御回路、
４６ホストインターフェース回路、４８ＲＧＢインターフェース回路、
５０データドライバ、７０走査ドライバ、９０電源回路、
１１０階調電圧生成回路、１２０プリデコーダ、
４００表示パネル、４１０ホストデバイス、４２０画像処理コントローラ

Claims

データ線を駆動するための少なくとも１つのデータドライバブロックと、
前記データドライバブロックに供給される画像データを記憶する少なくとも１つのメモリブロックとを含み、
前記データドライバブロックと前記メモリブロックは、第１の方向に沿って配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、前記データ線に電気的に接続するための複数のデータドライバ用パッドが、前記データドライバブロックの前記第２の方向側に配置され、
前記データドライバブロックはドライバセルを含み、
前記ドライバセルは、
少なくとも１画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、
時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含むことを特徴とする集積回路装置。
請求項１において、
前記ドライバセルは、
少なくとも１画素分の画像データを前記メモリブロックから受けてラッチするラッチ回路と、
前記Ｄ／Ａ変換器の出力信号を受け、前記出力信号のインピーダンス変換を行う出力回路を含むことを特徴とする集積回路装置。
請求項１又は２において、
前記データドライバブロックは、
前記第２の方向に沿って配置される複数のドライバセルを含み、
前記複数のドライバセルの各々が、前記マルチプレクサと前記Ｄ／Ａ変換器を含むことを特徴とする集積回路装置。
請求項３において、
表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとし、前記マルチプレクサの多重化数をＮＤＭとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）であることを特徴とする集積回路装置。
請求項１乃至４のいずれかにおいて、
前記データドライバブロックは、
第１のグループの複数のドライバセルが前記第２の方向に沿って配置される第１のデータドライバと、
第２のグループの複数のドライバセルが前記第２の方向に沿って配置される第２のデータドライバとを含み、
前記第１、第２のデータドライバは前記第１の方向に沿って配置されることを特徴とする集積回路装置。
請求項５において、
前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが１水平走査期間において複数回読み出され、
前記第１のグループのドライバセルは、前記メモリブロックから第１の水平走査期間において１回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行い、
前記第２のグループのドライバセルは、前記メモリブロックから前記第１の水平走査期間において２回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行うことを特徴とする集積回路装置。
請求項５又は６において、
前記複数のドライバセルの各々は、
第１の電圧レベルの電源で動作する回路が配置される第１の回路領域と、
前記第１の電圧レベルよりも高い第２の電圧レベルの電源で動作する回路が配置される第２の回路領域とを有し、
前記第１のグループのドライバセルと前記第２のグループのドライバセルは、前記第２の回路領域同士が前記第１の方向に沿って隣接するように配置されることを特徴とする集積回路装置。
請求項７において、
前記メモリブロックは、
前記ドライバセルの前記第１の回路領域に対して隣接して配置されることを特徴とする集積回路装置。
請求項５乃至８のいずれかにおいて、
前記第１のデータドライバは、前記第２のデータドライバと前記メモリブロックとの間に配置され、
前記第１のデータドライバの前記第１のグループのドライバセルは、
少なくとも１画素分の第１の画像データを前記メモリブロックから受けてラッチする第１のラッチ回路と、
前記第１のラッチ回路にラッチされた前記第１の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第１のマルチプレクサとを含み、
前記第２のデータドライバの前記第２のグループのドライバセルは、
少なくとも１画素分の第２の画像データを前記メモリブロックから受けてラッチする第２のラッチ回路と、
前記第２のラッチ回路にラッチされた前記第２の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第２のマルチプレクサとを含み、
前記第２のラッチ回路及び前記第２のマルチプレクサが、前記第１のグループのドライバセルの配置領域に配置されることを特徴とする集積回路装置。
請求項９において、
前記第２のマルチプレクサの出力信号線が、前記第１、第２のグループのドライバセルにまたがって前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項１乃至１０のいずれかにおいて、
前記Ｄ／Ａ変換器に前記階調電圧を供給するための複数の階調電圧供給線が、前記第２の方向に沿って配線されることを特徴とする集積回路装置。
請求項１１において、
前記階調電圧供給線は、
前記Ｄ／Ａ変換器の配置領域上に配線されることを特徴とする集積回路装置。
請求項１１又は１２において、
前記Ｄ／Ａ変換器の配置領域では、前記第２の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置され、
前記ドライバセルの前記Ｄ／Ａ変換器以外の回路の配置領域では、前記第１の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置されることを特徴とする集積回路装置。
請求項１乃至１３のいずれかにおいて、
前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、
前記第１〜第Ｎの回路ブロックは、
第１〜第Ｉのメモリブロック（Ｉは２以上の整数）と、
前記第１〜第Ｉのメモリブロックの各々に対して、前記第１の方向に沿ってその各々が隣接して配置される第１〜第Ｉのデータドライバブロックとを含むことを特徴とする集積回路装置。
請求項１４において、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に設けられる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に設けられる第２のインターフェース領域とを含むことを特徴とする集積回路装置。
請求項１乃至１５のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。