JP2008046461A

JP2008046461A - 集積回路装置及び電子機器

Info

Publication number: JP2008046461A
Application number: JP2006223128A
Authority: JP
Inventors: Hiroshi Kiya; 洋木屋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-08-18
Filing date: 2006-08-18
Publication date: 2008-02-28

Abstract

【課題】回路面積の縮小化を実現できる集積回路装置、電子機器を提供すること。
【解決手段】集積回路装置は第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含み、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢ１、ＤＢ２と、複数の階調電圧を生成する階調電圧生成回路ブロックＧＢと、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送するロジック回路ブロックＬＢを含む。データドライバブロックＤＢ１、ＤＢ２は、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間に配置される。
【選択図】図８

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小を実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、前記データドライバブロックは、前記階調電圧生成回路ブロックと前記ロジック回路ブロックの間に配置される集積回路装置に関係する。

本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくすることが可能になり、集積回路装置の小面積化を図れる。そして本発明ではデータドライバブロックが、階調電圧生成回路ブロックとロジック回路ブロックとの間に配置される。従って、階調電圧生成回路ブロックやロジック回路ブロックの第２の方向側等での空きスペースを利用した配線やトランジスタ配置が可能になり、配線・配置効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線等を、効率良くシンプルに配線できる。これにより、集積回路装置の第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。

また本発明では、前記ロジック回路ブロックは、前記階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送するようにしてもよい。

このようにすれば、階調調整データのデータ量が多い場合にも、階調用転送線を介して階調調整データをｎビットずつ時分割に転送できる。従って、階調用転送線の本数を少なくすることが可能になり、第１の方向に沿った信号線の配線効率を向上できる。

また本発明では、階調電圧生成回路ブロックは、前記階調調整データが書き込まれる階調レジスタ部を含み、前記ロジック回路ブロックは、前記階調レジスタ部のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる階調調整データを転送するためのデータ信号を、前記階調用転送線を介して前記階調電圧生成回路ブロックに出力するようにしてもよい。

このようにすれば、階調用転送線を介して出力されるアドレス信号とデータ信号を用いて、階調レジスタ部のレジスタに対して階調調整データを効率良く書き込むことが可能になる。

また本発明では、前記ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、前記階調レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていてもよい。

このようにすれば、第１のビットパターンのアドレス信号に対応するレジスタアドレスには、階調調整データが書き込まれるレジスタがマッピングされないようになる。従って、静電気放電等を原因とするノイズが乗った場合にも、不具合の発生を効果的に防止できる。

また本発明では、前記ロジック回路ブロックは、前記データ信号を取り込むためのラッチ信号を前記階調電圧生成回路ブロックに出力し、前記階調電圧生成回路ブロックは、前記ロジック回路ブロックからのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力するアドレスデコーダを含み、前記階調電圧生成回路ブロックの前記階調レジスタ部では、前記ロジック回路ブロックからのラッチ信号に基づいて、前記アドレスデコーダからのレジスタアドレス信号がアクティブとなっているレジスタに対して、前記階調調整データが書き込まれるようにしてもよい。

このようにすれば、ロジック回路ブロックからのアドレス信号が第１のビットパターンのアドレス信号である場合には、アクティブのレジスタアドレス信号がレジスタ部に出力されないようになるため、誤った階調調整データがレジスタに書き込まれるのを防止できる。

また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されるようにしてもよい。

このようにすれば、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。従って、隣接する回路ブロック間がショートパスで接続されるようになり、配線領域を原因とするチップ面積の増加を防止できる。また、隣接しない回路ブロック間では、上層の配線層で形成されるグローバル線が配線される。従って、ローカル線の配線本数が多い場合にも、これらのローカル線上に階調用転送線などのグローバル線を配線できるようになり、配線効率を向上できる。

また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第１の走査ドライバブロックを含み、前記階調電圧生成回路ブロックは、前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置されるようにしてもよい。

このようにすれば、例えば階調電圧生成回路ブロックの第２の方向側での空きスペースの有効活用が可能になる。

また本発明では、前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記階調電圧生成回路ブロックの前記第２の方向側に配置されるようにしてもよい。

このようにすれば、階調電圧生成回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。

また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第２の走査ドライバブロックを含み、前記ロジック回路ブロックは、前記第２の走査ドライバブロックと前記データドライバブロックの間に配置されるようにしてもよい。

このようにすれば、例えばロジック回路ブロックの第２の方向側での空きスペースの有効活用が可能になる。

また本発明では、前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記ロジック回路ブロックの前記第２の方向側に配置されるようにしてもよい。

このようにすれば、ロジック回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。

また本発明では、前記階調電圧生成回路ブロックは、高電位側電源と低電位側電源の間を抵抗分割し、複数の抵抗分割ノードの各抵抗分割ノードに複数の階調電圧の各階調電圧を出力するラダー抵抗回路と、前記階調調整データが書き込まれる階調レジスタ部と、前記階調調整データに基づいて、前記抵抗分割ノードに出力される階調電圧を可変に設定する階調電圧設定回路とを含み、前記階調レジスタ部の前記第２の方向側に前記階調電圧設定回路が配置され、前記階調電圧設定回路の前記第２の方向側に前記ラダー抵抗回路が配置されるようにしてもよい。

このようにすれば、階調レジスタ部からの階調調整データに基づいて、階調電圧設定回路が、ラダー抵抗回路の可変抵抗回路の抵抗値を制御して、階調特性を設定できるようになる。従って、信号の流れに沿って階調レジスタ部、階調電圧設定回路、ラダー抵抗回路が配置されるようになり、レイアウト効率を向上できる。

また本発明では、前記第１〜第Ｎの回路ブロックは、電源電圧を生成する電源回路ブロックを含み、前記階調電圧生成回路ブロックは、前記電源回路ブロックと前記データドライバブロックの間に配置されるようにしてもよい。

このようにすれば、電源回路ブロックで生成された電源電圧に基づいて、階調電圧生成回路ブロックが階調電圧を生成し、階調電圧生成回路ブロックからの階調電圧に基づいて、データドライバブロックが動作するようになる。従って、信号の流れに沿って電源回路ブロック、階調電圧生成回路ブロック、データドライバブロックが配置されるようになり、レイアウト効率を向上できる。

また本発明では、前記電源回路ブロックは、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータを含み、前記第２の方向の反対方向を第４の方向とした場合に、前記レギュレータは、前記ラダー抵抗回路の第４の方向側に配置されるようにしてもよい。

このようにすれば、レギュレータで調整された電圧をショートパスでラダー抵抗回路に供給できるようになり、配線効率を向上できる。

また本発明では、前記階調電圧生成回路ブロックは、少なくとも第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、前記データドライバブロックは、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、第１の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第２の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第３の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行うようにしてもよい。

このようにすれば、第１、第２、第３の色成分用の階調調整データに基づいて、第１、第２、第３の色成分毎に異なる階調特性を設定できるため、表示品質を向上できる。また第１、第２、第３の色成分用の階調電圧を、階調電圧生成回路ブロックからデータドライバブロックに対して、時分割に供給できるため、階調電圧の供給線の本数を節約でき、集積回路装置の小面積化を図れる。

また本発明は、データ線を駆動するための少なくとも１つのデータドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、前記ロジック回路ブロックは、第１、第２、第３の色成分用の階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、前記階調電圧生成回路ブロックは、前記階調用転送線を介して転送された前記第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、前記データドライバブロックは、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、第１の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第２の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第３の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行う集積回路装置に関係する。

本発明によれば、第１、第２、第３の色成分用の階調調整データに基づいて、第１、第２、第３の色成分毎に異なる階調特性を設定できるため、表示品質を向上できる。そして、第１、第２、第３の色成分用の階調調整データのデータ量が多い場合にも、階調用転送線を介して階調調整データをｎビットずつ時分割に転送できるため、階調用転送線の本数を少なくすることが可能になり、第１の方向に沿った信号線の配線効率を向上できる。更に本発明によれば、第１、第２、第３の色成分用の階調電圧を、階調電圧生成回路ブロックからデータドライバブロックに対して、時分割に供給できるため、階調電圧の供給線の本数を節約でき、集積回路装置の小面積化を図れる。

また本発明では、前記階調用転送線が、前記ロジック回路ブロックから前記階調電圧生成回路ブロックに対して前記データドライバブロック上に配線されるようにしてもよい。

また本発明では、前記データドライバブロックは、少なくとも１画素分の画像データをラッチするラッチ回路と、前記ラッチ回路にラッチされた画像データを受け、サブピクセルの画像データを時分割で多重化して出力するマルチプレクサと、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行う前記Ｄ／Ａ変換器を含むようにしてもよい。

このようなラッチ回路を設ければ、例えば１水平走査期間などの所定期間の間、画像データを保持しておくことができるため、処理を簡素化できる。またこのようなマルチプレクサを設ければ、サブピクセルの画像データの多重化が可能になる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成例
図１に本実施形態の集積回路装置（表示ドライバ）の回路構成の一例を示す。なお本実施形態の集積回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

２．細長の集積回路装置
図２に集積回路装置１０の配置例を示す。図２では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図２では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図３（Ａ）、図３（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図３（Ａ）、図３（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図３（Ａ）、図３（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図３（Ａ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢとの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２（ＰＢ１）とデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）との間に階調電圧生成回路ブロックＧＢが配置される。

一方、図３（Ｂ）では、細長の第１の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。

また図３（Ａ）、図３（Ｂ）において第２の電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

図３（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは隣接しておらず、ＧＢとＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。そして電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４の間に階調電圧生成回路ブロックＧＢが配置される。なお階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢをＤ１方向に沿って隣接させる変形実施も可能である。

なお本実施形態の集積回路装置１０のレイアウト配置は図３（Ａ）、図３（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図４（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図４（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図４（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図４（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図４（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図４（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図２〜図３（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図４（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図２〜図３（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図２〜図３（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

３．階調電圧生成回路
図５に階調電圧生成回路の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路１２０、階調電圧設定回路１３０、制御回路１４０を含む。

ここでラダー抵抗回路１２０は、高電位側電源（電源電圧）ＶＤＤＲＨと低電位側電源（電源電圧）ＶＤＤＲＬの間を抵抗分割し、複数の抵抗分割ノードＲＴ０〜ＲＴ２５５の各抵抗分割ノードに複数の階調電圧Ｖ０〜Ｖ２５５の各階調電圧を出力する。

制御回路１４０は、階調レジスタ部１４２、アドレスデコーダ１４４を含む。階調レジスタ部１４２には、ロジック回路（ロジック回路ブロック）からの階調調整データ（階調特性を調整するためのデータ）が書き込まれる。アドレスデコーダ１４４は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。階調レジスタ部１４２では、ロジック回路からのラッチ信号に基づいて、アドレスデコーダ１４４からのレジスタアドレス信号がアクティブとなっているレジスタに対して、階調調整データが書き込まれる。

階調電圧設定回路１３０（階調セレクタ）は、階調レジスタ部１４２に書き込まれた階調調整データに基づいて、抵抗分割ノードＲＴ０〜ＲＴ２５５に出力される階調電圧を可変に設定（制御）する。具体的には例えば、ラダー抵抗回路１２０が含む複数の可変抵抗回路の抵抗値を可変に制御することで、階調電圧を可変に設定する。

なお階調電圧生成回路は図５の構成に限定されず、種々の変形実施が可能であり、図５の構成要素の一部を省略したり、他の構成要素を追加してもよい。例えば正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を設けたり、階調電圧信号のインピーダンス変換を行う回路（ボルテージフォロワ接続のオペアンプ）を設けてもよい。或いは、階調電圧生成回路に選択用電圧生成回路と階調電圧選択回路を含ませてもよい。この場合には、選択用電圧生成回路が含むラダー抵抗回路により分割した電圧を、複数の選択用電圧として出力する。そして階調電圧選択回路は、選択用電圧生成回路からの選択用電圧の中から、階調調整データに応じて、例えば２５６階調の場合には２５６個（広義にはＳ個）の電圧を選択して、階調電圧Ｖ０〜Ｖ２５５として出力する。

図５の階調電圧生成回路では、図６のＣ１、Ｃ２、Ｃ３等に示す各区間での階調特性の傾きを可変に制御することで、階調特性を調整する。これらの各区間での階調特性の傾きの制御は、これらの各区間に対応するラダー抵抗回路１２０の可変抵抗回路の抵抗値を制御することで実現できる。

図７にラダー抵抗回路１２０が含む可変抵抗回路の構成例を示す。ラダー抵抗回路１２０では、図７に示す構成の複数の可変抵抗回路が、高電位側電源ＶＤＤＲＨ、ＶＤＤＲＬの間に直列に設けられている。

図７において、上側（前段）の可変抵抗回路との接続ノードであるＮＨと、下側（後段）の可変抵抗回路との接続ノードであるＮＬとの間には、複数の抵抗Ｒ_ｉ〜Ｒ_ｉ＋４が直列に設けられている。これらのＲ_ｉ〜Ｒ_ｉ＋４の各抵抗の間のノードが、抵抗分割ノードＲＴ_ｉ〜ＲＴ_ｉ＋３になり、これらの抵抗分割ノードＲＴ_ｉ〜ＲＴ_ｉ＋３に階調電圧Ｖ_ｉ〜Ｖ_ｉ＋３が生成されて出力される。

ノードＮＨとノードＮＲ１、ＮＲ２、ＮＲ３、ＮＲ４の間にはトランジスタで構成されるスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４が設けられている。またノードＮＲ１、ＮＬの間、ＮＲ２、ＮＲ１の間、ＮＲ３、ＮＲ２の間、ＮＲ４、ＮＲ３の間には、調整用の抵抗Ｒ_ｊ、Ｒ_ｊ＋１、Ｒ_ｊ＋２、Ｒ_ｊ＋３が設けられている。

図７では、スイッチング素子ＳＷ１〜ＳＷ４をオン・オフ制御することで、ノードＮＨ、ＮＬ間の総抵抗値が変化する。例えばスイッチング素子ＳＷ１〜ＳＷ４が全てオフである場合には、ノードＮＨ、ＮＬ間の総抵抗値はＲ_ｉ＋Ｒ_ｉ＋１＋Ｒ_ｉ＋２＋Ｒ_ｉ＋３になる。一方、スイッチング素子ＳＷ１だけがオンになると、ノードＮＨ、ＮＬ間の総抵抗値は、Ｒ_ｉ＋Ｒ_ｉ＋１＋Ｒ_ｉ＋２＋Ｒ_ｉ＋３とＲ_ｊの並列抵抗値になる。またスイッチング素子ＳＷ１、ＳＷ２がオンになると、総抵抗値はＲ_ｉ＋Ｒ_ｉ＋１＋Ｒ_ｉ＋２＋Ｒ_ｉ＋３とＲ_ｊ＋Ｒ_ｊ＋１の並列抵抗値になる。

このように、スイッチング素子ＳＷ１〜ＳＷ４のオン・オフ制御が行われ、ノードＮＨ、ＮＬ間の総抵抗値が変化すると、その可変抵抗回路の区間に対応する図６の階調特性の傾きが変化する。これにより、階調特性を可変に制御できる。この場合に図５の階調電圧設定回路１３０は、階調レジスタ部１４２に書き込まれた階調調整データに基づいて、スイッチング素子ＳＷ１〜ＳＷ４をオン・オフ制御するためのスイッチング信号を生成して、ラダー抵抗回路１２０に出力する。

４．階調電圧生成回路ブロックの配置
図８（Ａ）では回路ブロックＣＢ１〜ＣＢＮが、階調電圧生成回路ブロックＧＢと、データドライバブロックＤＢ１、ＤＢ２・・・・と、ロジック回路ブロックＬＢを含む。ここでロジック回路ブロックＬＢは、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送する。そして階調電圧生成回路ブロックＧＢは、転送された階調調整データに基づいて、複数の階調電圧を生成する。例えば階調電圧生成回路ブロックＧＢは、図６、図７で説明した手法により階調電圧を調整し、調整された階調電圧を出力する。

そして図８（Ａ）では、データドライバブロックＤＢ１、ＤＢ２・・・は、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間に配置される。

図８（Ａ）のレイアウト手法によれば、データドライバブロックＤＢ１、ＤＢ２・・・を集積回路装置の中央付近に配置できる。従って、データドライバブロックＤＢ１、ＤＢ２・・・のＤ２方向側の空きスペースを利用して、データドライバ（ソースドライバ）用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。

また図８（Ａ）のレイアウト手法によれば、データドライバブロックＤＢ１、ＤＢ２・・・の左側、右側に、階調電圧生成回路ブロックＧＢ、ロジック回路ブロックＬＢを配置できる。従って、階調電圧生成回路ブロックＧＢ、ロジック回路ブロックＬＢの例えばＤ２方向側の空きスペースを利用して走査ドライバ（ゲートドライバ）用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。

５．階調調整データの時分割転送
図８（Ｂ）ではロジック回路ブロックＬＢは、階調調整データ（階調電圧の調整データ）をｎビット（ｎは自然数）の階調用転送線ＧＴＬを介して時分割に階調電圧生成回路ブロックＧＢに転送している。例えばｊビット（ｊ＞ｎ）の階調調整データを、ｎビットずつ時分割に階調電圧生成回路ブロックＧＢの階調レジスタ部１４２に転送（シリアル転送）して書き込む。

即ち、表示品質を向上するためには、図６に示すように表示パネルの種類に応じた最適な階調特性（γ特性）を設定することが望ましい。そして、様々な表示パネルの特性に合うように階調特性を調整できるようにすると、階調調整データのデータ量は非常に多くなる。従って、このようにデータ量の多い階調調整データを、時分割ではなくパラレルに一斉に階調レジスタ部１４２に書き込もうとすると、転送線のビット数が増えてしまい、転送線の本数が多くなる。そして階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１、ＤＢ２・・・を配置するレイアウト手法では、転送線の本数が多くなると、データドライバ制御や電源供給や階調電圧供給のためのグローバル線の配線本数に余裕が無くなる。この結果、階調調整データの転送線の本数の分だけ、集積回路装置のＤ２方向での幅が増えてしまい、スリムな細長チップの実現が難しくなる。

この場合、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢを隣接配置し、ＧＢとＬＢを接続するローカル線を用いて、階調調整データを転送する手法も考えられる。しかしながら、この手法によると、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って配置されてしまう。従って、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って形成されるようになり、レイアウト効率が低下する。

この点、図８（Ｂ）のように階調調整データを時分割に転送すれば、階調用転送線ＧＴＬの本数を少なくできる。これにより、他のグローバル線の配線の余裕ができ、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。また、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に均等に形成されるようになり、レイアウト効率を向上できる。

次に、階調調整データの具体的な転送手法について説明する。図８（Ｂ）ではロジック回路ブロックＬＢは、階調レジスタ部１４２のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる階調調整データを転送するためのデータ信号を、階調用転送線ＧＴＬを介して階調電圧生成回路ブロックＧＢに出力する。また例えばデータ信号を取り込むためのラッチ信号を階調電圧生成回路ブロックＧＢに出力する。この場合にロジック回路ブロックＬＢは、例えば、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力する。そして階調レジスタ部１４２のレジスタマップでは、第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、階調調整データが書き込まれるレジスタがマッピングされている。

図９（Ａ）にアドレス信号Ａ３〜Ａ０、データ信号Ｄ７〜Ｄ０、ラッチ信号ＬＡＴの信号波形例を示す。

図９（Ａ）に示すようにロジック回路ブロックＬＢは、有効なデータ信号Ｄ７〜Ｄ０が出力されるデータ有効期間ＴＡ以外の期間ＴＢでは、（Ｆｈ）＝（１１１１）のビットパターン（広義には第１のビットパターン）のアドレス信号Ａ３〜Ａ０を出力する。即ち全てのビットが「１」（広義には第１の論理レベル）になるビットパターンのアドレス信号Ａ３〜Ａ０を出力する。なお「ｈ」はヘキサ表示を意味する。

一方、ロジック回路ブロックＬＢは、データ有効期間ＴＡでは、階調レジスタ部１４２のレジスタＲ０〜ＲＩのレジスタアドレスに対応するアドレス信号Ａ３〜Ａ０と、レジスタＲ０〜ＲＩに書き込まれる階調調整データに対応するデータ信号Ｄ７〜Ｄ０を出力する。またデータ信号Ｄ７〜Ｄ０を取り込むためのラッチ信号ＬＡＴを出力する。即ち階調レジスタ部１４２では、ラッチ信号ＬＡＴ（ＬＡＴの立ち下がりエッジ）に基づいて、レジスタＲ０〜ＲＩのうちアドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、データ信号Ｄ７〜Ｄ０の階調調整データが書き込まれる。これにより階調調整データＤＡＲ０、ＤＡＲ１、ＤＡＲ２・・・が時分割に階調レジスタ部１４２に書き込まれることになる。なおアドレス信号やデータ信号のビット数は４ビットや８ビットに限定されず任意である。

図９（Ｂ）に階調レジスタ部１４２のレジスタマップを示す。このレジスタマップでは、アドレス信号Ａ３〜Ａ０のレジスタアドレス（０ｈ）＝（００００）、（１ｈ）＝（０００１）、（２ｈ）＝（００１０）・・・には、レジスタＲ０、Ｒ１、Ｒ２・・・がマッピングされている。そしてレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・にマッピングされるレジスタＲ０、Ｒ１、Ｒ２・・・に対して、データ信号Ｄ７〜Ｄ０で設定される階調調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２・・・が書き込まれる。例えばＤＡＲＯ、ＤＡＲ１、ＤＡＲ２は、図６の階調特性の各区間での傾きを設定するためのデータであり、図７のスイッチング素子ＳＷ１〜ＳＷ４をオン・オフ制御し、可変抵抗回路の抵抗値を可変に制御するためのデータである。

具体的には集積回路装置の外部の処理部（ＣＰＵ、ＭＰＵ）は、階調調整コマンドを発行すると共に、階調調整データとなるパラメータを集積回路装置に出力する。すると、これを受けたロジック回路ブロックＬＢは、そのパラメータに対応する階調調整データを、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を用いて、階調レジスタ部１４２のレジスタＲ０〜ＲＩに書き込む。これにより、階調特性を外部から調整できるようになり、表示パネルの表示品質を向上できる。

ところで、ＥＳＤイミュニティ試験（ElectroStatic Discharge immunity test）等により静電気電圧が表示パネル等に印加されると、図１０のＡ１に示すようなノイズが期間ＴＢにおいてラッチ信号ＬＡＴに乗る可能性がある。すると、データ有効期間ＴＡ以外の期間ＴＢにおいて、レジスタアドレス（Ｆｈ）のレジスタに対して、有効ではないデータ信号Ｄ７〜Ｄ０の階調調整データが書き込まれてしまうおそれがある。そうすると、図６の階調特性では意図していなかった階調電圧が生成されてしまう。これにより、表示パネルの表示状態が異常状態になるなどの不具合を招く。特に、図８（Ａ）、図８（Ｂ）のレイアウト例のようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢの間の距離が長いと、信号にノイズが乗りやすくなり、不具合を生じやすくなる。

このため図９（Ｂ）の階調レジスタ部１４２のレジスタマップでは、（Ｆｈ）のビットパターン（第１のビットパターン）のアドレス信号に対応するレジスタアドレスに対しては、階調レジスタ部１４２のレジスタをマッピングしないようにしている。そして（Ｆｈ）のレジスタアドレス以外のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）に対して、階調調整データが書き込まれるレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩをマッピングする。具体的には、アドレス信号Ａ３〜Ａ０のレジスタアドレスが（Ｆｈ）である場合には、図５のアドレスデコーダ１４４は有効なレジスタアドレス信号を出力しない。また階調レジスタ部１４２のレジスタは、データ信号Ｄ７〜Ｄ０に対応する階調調整データを保持しない。

このようにすれば、期間ＴＢにおいて図１０のＡ１に示すようなノイズがラッチ信号ＬＡＴ等に乗った場合にも、レジスタアドレス（Ｆｈ）にはレジスタがマッピングされていないため、誤った階調調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により表示パネルの表示状態が異常状態になるなどの事態を防止でき、ＥＳＤイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。

なお、階調レジスタ部１４２においてレジスタをマッピングしないレジスタアドレスは、図９（Ｂ）のような（Ｆｈ）＝（１１１１）には限定されない。例えばアドレス信号の全てのビットが「０」（広義には第２の論理レベル）になるビットパターンのレジスタアドレス（０ｈ）＝（００００）であってもよい。

図１１に、図５の階調レジスタ部１４２、アドレスデコーダ１４４の構成例を示す。アドレスデコーダ１４４は、ロジック回路ブロックＬＢからのアドレス信号Ａ３〜Ａ０をデコードし、アドレス信号に対応するレジスタアドレス信号ＲＡ０〜ＲＡＩを出力する。なお図１１ではレジスタアドレス信号ＲＡ０〜ＲＡＩは負論理の信号になっている。

階調レジスタ部１４２はレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩを含む。レジスタＲ０、Ｒ１、Ｒ２・・・ＲＩは、各々、ＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０を含む。ＤフリップフロップＤＦ０７〜ＤＦ００のデータ端子にはデータ信号Ｄ７〜Ｄ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のデータ端子にも同様にデータ信号Ｄ７〜Ｄ０が入力される。ＤフリップフロップＤＦ０７〜ＤＦ００のクロック端子にはクロック信号ＣＫ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のクロック端子には、各々、クロック信号ＣＫ１、ＣＫ２・・・ＣＫＩが入力される。なおＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のセット端子にはセット信号ＳＥＴが入力され、リセット端子にはリセット信号ＲＥＳが入力される。またＥＳＤイミュニティの耐圧を高めるためには、セット端子ＳＥＴ、リセット端子ＲＥＳ、ラッチ信号ＬＡＴの端子に、電圧安定化用のキャパシタを設けることが望ましい。

ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩの第１の入力端子にはラッチ信号ＬＡＴが入力され、第２の入力端子には、各々、レジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩが入力される。そしてＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩは、各々、クロック信号ＣＫ０、ＣＫ１、ＣＫ２・・・ＣＫＩを出力する。

図１１に示すように、階調レジスタ部１４２では、ロジック回路ブロックＬＢからのラッチ信号ＬＡＴに基づいて、レジスタＲ０〜ＲＩのうち、アドレスデコーダ１４４からのレジスタアドレス信号ＲＡ０〜ＲＡＩがアクティブ（Ｌレベル）となっているレジスタに対して、階調調整データが書き込まれる。例えばレジスタアドレス信号ＲＡ０がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される階調調整データがレジスタＲ０に書き込まれる。またレジスタアドレス信号ＲＡ１がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される階調調整データがレジスタＲ１に書き込まれる。

そしてアドレスデコーダ１４４は、アドレス信号Ａ４〜Ａ０が（Ｆｈ）のビットパターン以外のアドレス信号である場合に、アクティブのレジスタアドレス信号を階調レジスタ部１４２に出力する。即ちＡ４〜Ａ０が、（Ｆｈ）のビットパターンのアドレス信号である場合には、アドレスデコーダ１４４はアクティブのレジスタアドレス信号を出力しない。また階調レジスタ部１４２のＤフリップフロップもデータ信号Ｄ７〜Ｄ０の階調調整データを保持しない。一方、Ａ４〜Ａ０が、（Ｆｈ）のビットパターン以外のアドレス信号である場合、即ち（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）のビットパターンのアドレス信号である場合には、アクティブのレジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩを出力する。このように図１１の階調レジスタ部１４２では、（Ｆｈ）のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、レジスタがマッピングされている。

６．グローバル配線手法
集積回路装置のＤ２方向での幅を小さくするためには、Ｄ１方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。

具体的にはこのグローバル配線手法では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層（例えば第１〜第４のアルミ配線層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ）で形成されるローカル線が配線される。一方、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接しない回路ブロック間では、第Ｉの層以上の配線層（例えば第５のアルミ配線層ＡＬＥ）で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をＤ１方向に沿って配線される。

図１２にグローバル線の配線例を示す。図１２では、ロジック回路ブロックＬＢからのドライバ制御信号をデータドライバブロックＤＢ１〜ＤＢ３に供給するためのドライバ用グローバル線ＧＬＤが、バッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上に配線される。即ちトップメタルである第５のアルミ配線層ＡＬＥで形成されるドライバ用グローバル線ＧＬＤが、ロジック回路ブロックＬＢからバッファ回路ＢＦ１〜ＢＦ３及びローアドレスデコーダＲＤ１〜ＲＤ３上を、Ｄ１方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線ＧＬＤにより供給されるドライバ制御信号が、バッファ回路ＢＦ１〜ＢＦ３にてバッファリングされて、バッファ回路ＢＦ１〜ＢＦ３のＤ２方向側に配置されるデータドライバＤＲ１〜ＤＲ３に入力される。

また図１２では、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いは、アドレス信号、メモリ制御信号）をメモリブロックＭＢ１〜ＭＢ３に供給するためのメモリ用グローバル線ＧＬＭが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成されるメモリ用グローバル線ＧＬＭが、ロジック回路ブロックＬＢからＤ１方向に沿って配線される。

より具体的には図１２では、メモリブロックＭＢ１〜ＭＢ３に対応してリピータブロックＲＰ１〜ＲＰ３が配置される。これらのリピータブロックＲＰ１〜ＲＰ３は、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いはアドレス信号、メモリ制御信号）をバッファリングしてメモリブロックＭＢ１〜ＭＢ３に対して出力するバッファを含む。そして図１２に示すように、メモリブロックＭＢ１〜ＭＢ３とリピータブロックＲＰ１〜ＲＰ３は、Ｄ１方向に沿って隣接配置される。

例えばロジック回路ブロックＬＢからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線ＧＬＭを用いてメモリブロックＭＢ１〜ＭＢ３に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックＭＢ１〜ＭＢ３へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。

この点、図１２のようなリピータブロックＲＰ１〜ＲＰ３を各メモリブロックＭＢ１〜ＭＢ３の例えばＤ１方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックＲＰ１〜ＲＰ３によりバッファリングされて各メモリブロックＭＢ１〜ＭＢ３に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックＭＢ１〜ＭＢ３への適正なデータ書き込みを実現できる。

また図１２では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバブロックＤＢ１〜ＤＢ３に供給するための階調用グローバル線ＧＬＧが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成される階調用グローバル線ＧＬＧが、階調電圧生成回路ブロックＧＢからＤ１方向に沿って配線される。そして、階調用グローバル線ＧＬＧからの階調電圧をデータドライバＤＲ１〜ＤＲ３に供給するための階調電圧供給線ＧＳＬ１〜ＧＳＬ３が、各データドライバＤＲ１〜ＤＲ３においてＤ２方向に沿って配線される。

そして更に図１２では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間にＤ１方向に沿って配線される。

即ち図１２では、バッファ回路ＢＦ１〜ＢＦ３とローアドレスデコーダＲＤ１〜ＲＤ３がＤ１方向に沿って配置される。そしてロジック回路ブロックＬＢから、これらのバッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上を通って、ドライバ用グローバル線ＧＬＤをＤ１方向に沿って配線することで、配線効率を大幅に向上できる。

また、データドライバＤＲ１〜ＤＲ３に対しては、階調電圧生成回路ブロックＧＢからの階調電圧を供給する必要があり、このために、階調用グローバル線ＧＬＧがＤ１方向に沿って配線される。

一方、ローアドレスデコーダＲＤ１〜ＲＤ３に対しては、メモリ用グローバル線ＧＬＭによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線ＧＬＭは、ローアドレスデコーダＲＤ１〜ＲＤ３の近くに配線することが望ましい。

この点、図１２では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間に配線される。従って、メモリ用グローバル線ＧＬＭからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダＲＤ１〜ＲＤ３にショートパスで供給することができる。また階調用グローバル線ＧＬＧは、このメモリ用グローバル線ＧＬＭの上側にＤ１方向に沿ってほぼ一直線に配線できる。従って、１つの層のアルミ配線層ＡＬＥを用いて、グローバル線ＧＬＧ、ＧＬＭ、ＧＬＤを交差することなく配線できるようになり、配線効率を向上できる。

また図１２では、階調用転送線ＧＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。この場合、前述のように階調用転送線ＧＴＬでは階調調整データが時分割に転送される。従って、パラレルの転送線により１回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線ＧＴＬの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線ＧＬＤ、ＧＬＭ、ＧＬＧの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線ＧＴＬの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。

なお図１２では、電源用転送線ＰＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。そしてロジック回路ブロックＬＢは、電源調整データをｍビット（ｍは自然数）の電源用転送線ＰＴＬを介して時分割で電源回路ブロックＰＢに転送している。

７．走査ドライバ、走査ドライバ用パッドの配置
図１３に集積回路装置の詳細なレイアウトの一例を示す。図１３では、回路ブロックＣＢ１〜ＣＢＮが、走査線（ゲート線）を駆動するための第１の走査ドライバ（ゲートドライバ）ブロックＳＢ１を含む。そして階調電圧生成回路ブロックＧＢは、走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。この場合に図１３のＢ１に示すように、走査ドライバブロックＳＢ１の出力線と走査線とを電気的に接続するための走査ドライバ用パッドが、階調電圧生成回路ブロックＧＢのＤ２方向側に配置される。なお階調電圧生成回路ブロックＧＢは、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。

また図１３では、回路ブロックＣＢ１〜ＣＢＮは、走査線を駆動するための第２の走査ドライバブロックＳＢ２を含む。そしてロジック回路ブロックＬＢは、走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。この場合に図１３のＢ２に示すように、走査ドライバブロックＳＢ２の出力線と走査線とを電気的に接続するための走査ドライバ用パッドが、ロジック回路ブロックＬＢのＤ２方向側に配置される。

図１３の配置によれば、データドライバブロックＤＢ１、ＤＢ２・・・を集積回路装置の中央付近に集中して配置できるようになるため、ＤＢ１、ＤＢ２・・・からのデータ信号の出力線を、出力側Ｉ／Ｆ領域１２において効率良く配線できる。従って、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

また図１３のように集積回路装置の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１、ＤＢ２・・・は、集積回路装置の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置の中央付近に配置することが、配線効率を考慮すると望ましい。

このため図１３では、走査ドライバ用パッドの配置領域を出力側Ｉ／Ｆ領域１２の両端に設け、これらの走査ドライバ用パッド配置領域の間に、データドライバ用パッドの配置領域を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１、ＤＢ２・・・の出力線を、走査ドライバ用パッド配置領域のパッドやデータドライバ用パッド配置領域のパッドに対して、効率良く接続できる。

特に図１３では、回路面積が大きい階調電圧生成回路ブロックＧＢ、電源回路ブロックＰＢ２やロジック回路ブロックＬＢを、データドライバブロックＤＢ１、ＤＢ２・・・の両側に配置している。このようにすれば、これらの回路面積が大きい階調電圧生成回路ブロックＧＢ、電源回路ブロックＰＢ２やロジック回路ブロックＬＢのＤ２方向側の空きスペース（Ｂ１、Ｂ２に示す領域）を有効活用して、走査ドライバ用パッド配置領域を形成できる。従って、出力側Ｉ／Ｆ領域１２での配線効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

なお、走査ドライバブロックＳＢ１の出力線である走査ドライバ用グローバル線を、電源回路ブロックＰＢ２や階調電圧生成回路ブロックＧＢ上を、走査ドライバブロックＳＢ１から出力側Ｉ／Ｆ領域１２の走査ドライバ用パッドに対して配線できる。また走査ドライバブロックＳＢ２の出力線である走査ドライバ用グローバル線を、ロジック回路ブロックＬＢ上を、走査ドライバブロックＳＢ２から出力側Ｉ／Ｆ領域１２の走査ドライバ用パッドに対して配線できる。この場合に電源回路ブロックＰＢ２、階調電圧生成回路ブロックＧＢやロジック回路ブロックＬＢにおいて、走査ドライバ用グローバル線の下層に、シールド線を配線することが望ましい。具体的には、走査ドライバ用グローバル線が第５のアルミ配線層ＡＬＥで形成される場合には、その下層の第４のアルミ配線層ＡＬＤ等で形成されるシールド線を配線する。このようなシールド線を配線すれば、走査ドライバ用グローバル線の電圧レベルの変化によるノイズが、カップリング容量により、電源回路ブロックＰＢ２、階調電圧生成回路ブロックＧＢやロジック回路ブロックＬＢ内の回路や信号線に伝達するのが防止される。この結果、これらの回路の誤動作を防止できる。

８．階調電圧生成回路ブロック、電源回路ブロックのレイアウト
図１４に階調電圧生成回路ブロックＧＢ、電源回路ブロックＰＢ２等の詳細なレイアウトの一例を示す。

電源回路ブロックＰＢ２には、レギュレータＲＧ１、ＲＧ２、ＶＣＯＭ生成回路ＶＣ、バイアス生成回路ＩＢ、基準電圧生成回路ＶＲ、レベルシフタＬＳ、電源レジスタ部ＰＲＧ（アドレスデコーダ）などが配置される。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの変形実施も可能である。

レギュレータＲＧ１、ＲＧ２は、電圧の調整を行って、調整電圧（レギュレーション電圧）を生成し、他の回路ブロックに供給する。例えばレギュレータＲＧ１は、ロジック電源電圧等の調整を行う。またレギュレータＲＧ２は、階調電圧生成用の基準電圧やドライバ用電源電圧等の調整を行う。即ちレギュレータＲＧ２は、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧（１次昇圧電圧等）を調整する。

ＶＣＯＭ生成回路ＶＣは、表示パネルの対向電極に印加されるコモン電圧を生成する。バイアス生成回路ＩＢは、オペアンプなどのアナログ回路に使用されるバイアス電流（バイアス電圧）を生成する。基準電圧生成回路ＶＲは一定電圧である基準電圧を生成する。レベルシフタＬＳは、電源レジスタ部ＰＲＧからの信号をＬＶレベルからＭＶレベルに変換するレベルシフトを行う。電源レジスタ部ＰＲＧは、電源電圧生成を制御するためのインデックスレジスタとして機能する。

階調電圧生成回路ブロックＧＢには、ラダー抵抗回路ＲＲＣ、階調電圧設定回路ＧＳＣ、階調レジスタ部ＧＲＧ（アドレスデコーダ）などが配置される。ラダー抵抗回路ＲＲＣは、高電位側電源と低電位側電源の間を抵抗分割し、複数の階調電圧を生成する。階調レジスタ部ＧＲＧは、階調電圧生成回路ブロックＧＢの階調電圧生成を制御するインデックスレジスタとして機能する。階調電圧設定回路ＧＳＣは、階調電圧を可変に設定するための回路である。

図１４では、階調電圧生成回路ブロックＧＢが、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１の間に配置される。このようにすれば、電源回路ブロックＰＢ２のレギュレータＲＧ２を階調電圧生成回路ブロックＧＢの近くに配置できる。例えばレギュレータＲＧ２を階調電圧生成回路ブロックＧＢに隣接して配置できる。また電源回路ブロックＰＢ１の１次昇圧トランジスタもレギュレータＲＧ２の近くに配置できる。例えば１次昇圧レジスタをレギュレータＲＧ２に隣接して配置できる。また階調電圧生成回路ブロックＧＢの近くにデータドライバブロックＤＢ１も配置できる。

従って図１４のレイアウトによれば、１次昇圧トランジスタで生成された１次昇圧電圧をレギュレータＲＧ２により調整し、調整された電圧を階調電圧生成用の電源電圧として、階調電圧生成回路ブロックＧＢのラダー抵抗回路ＲＲＣに供給できる。またラダー抵抗回路ＲＲＣの抵抗分割端子に生成された階調電圧を、データドライバブロックＤＢ１等に供給できる。この場合に図１４では１次昇圧トランジスタとレギュレータＲＧ２が隣接し、レギュレータＲＧ２とラダー抵抗回路ＲＲＣが隣接している。従って、これらの回路間での配線をショートパスで接続できるため、配線領域の面積増加が抑えられ、集積回路装置の小面積化を図れる。

また図１４では、電源レジスタ部ＰＲＧはバイアス生成回路ＩＢと基準電圧生成回路ＶＲの間に配置される。また階調レジスタ部ＧＲＧはラダー抵抗回路ＲＲＣと１次昇圧トランジスタの間に配置される。従って、電源レジスタ部ＰＲＧや階調レジスタ部ＧＲＧを、集積回路装置のＤ２方向での幅において中央付近に配置できる。従って図１２のようなグローバル配線手法を採用した場合に、階調用グローバル線ＧＬＧとメモリ用、ドライバ用グローバル線ＧＬＭ、ＧＬＤとの間に、電源用転送線ＰＴＬ、階調用転送線ＧＴＬを配線して、電源レジスタ部ＰＲＧ、階調レジスタ部ＧＲＧに接続できるようになる。従って、これらのグローバル線をＤ１方向に沿ってほぼ一直線に配線できるようになるため、配線効率を向上でき、集積回路装置の小面積化を図れる。

また図１４では、ラダー抵抗回路ＲＲＣが出力側Ｉ／Ｆ領域１２（走査ドライバ用パッド領域）にＤ２方向において隣接配置される。従ってラダー抵抗回路ＲＲＣにより生成された階調電圧を、図１２のように出力側Ｉ／Ｆ領域１２側に配線された階調用グローバル線ＧＬＧを介して、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３に供給できる。従って配線効率を向上でき、集積回路装置の小面積化を図れる。

また図１４では、走査ドライバＳＢ１のＤ４方向側にＶＣＯＭ生成回路ＶＣが配置される。そしてＶＣＯＭ生成回路ＶＣにより生成されたＶＣＯＭ電圧が、ＶＣＯＭ生成回路ＶＣのＤ４方向側の入力側Ｉ／Ｆ領域１４に配置されたＶＣＯＭ用パッドを介して外部に出力され、表示パネルの対向電極に供給される。従って走査ドライバＳＢ１のＤ４方向側の空きスペースを有効活用してＶＣＯＭ生成回路ＶＣを配置できると共に、生成されたＶＣＯＭ電圧をショートパスで外部に出力することが可能になる。

また図１４では、階調レジスタ部ＧＲＧのＤ２方向側に階調電圧設定回路ＧＳＣが配置され、階調電圧設定回路ＧＳＣのＤ２方向側にラダー抵抗回路が配置される。このようにすれば、信号の流れに沿って階調レジスタ部ＧＲＧ、階調電圧設定回路ＧＳＣ、ラダー抵抗回路ＲＲＣが配置されるようになり、レイアウト効率を向上できる。

９．Ｒ、Ｇ、Ｂの階調特性の独立制御
表示パネルの表示品質を向上するためには、図６の階調特性を色成分毎に独立に設定することが望ましい。即ちＲ（広義には第１の色成分）用、Ｇ（広義には第２の色成分）用、Ｂ（広義には第３の色成分）用の階調電圧を、互いに異ならせることが望ましい。

一方、集積回路装置のＤ２方向での幅が小さくなると、図１２においてＤ１方向に配線できるグローバル線の本数に余裕がなくなる。そして、図１２の階調用グローバル線ＧＬＧを用いて、互いに異なるＲ用、Ｇ用、Ｂ用の階調電圧を、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３に供給しようとすると、階調用グローバル線ＧＬＧの本数が非常に多くなってしまう。例えば階調が２５６段階である場合には、Ｒ用、Ｇ用、Ｂ用の階調電圧を供給するために２５６×３＝７６８本の階調用グローバル線ＧＬＧを配線しなければならなくなる。従って、他のグローバル線ＧＬＭ、ＧＬＤ、ＲＴＬ、ＧＴＬの配線の余裕がなくなったり、階調用グローバル線ＧＬＧの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまうなどの問題が生じる。

このような問題を解決するために本実施形態では以下のような手法を採用している。

即ち図１５（Ａ）に示すように、階調電圧生成回路ブロックＧＢの階調レジスタ部１４２には、Ｒ、Ｇ、Ｂ用（第１、第２、第３の色成分用）の階調調整データが、ロジック回路ブロックＬＢから転送されて書き込まれる。このようにＲ、Ｇ、Ｂ用の階調調整データを別々に書き込んでおけば、Ｒ、Ｇ、Ｂ用の階調特性を独立に設定できるようになり、表示特性を向上できる。しかしながら、このようにＲ、Ｇ、Ｂ用の階調調整データを別々に書き込むと、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへのデータ転送量も多くなる。

この点、図８（Ｂ）では、これらのＲ、Ｇ、Ｂ用の階調調整データを階調用転送線ＧＴＬを介して時分割にロジック回路ブロックＬＢから階調レジスタ部１４２に転送している。従って、転送されるべき階調調整データのデータ量が多い場合にも、階調用転送線ＧＴＬの本数はそれほど多くなくても済む。従って、図１２においてＤ１方向に配線されるグローバル線の本数を節約でき、グローバル線ＧＬＧの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止できる。

また図１５（Ａ）において、データドライバブロックＤＢは、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。更にデータドライバブロックＤＢは、少なくとも１画素分の画像データをラッチするラッチ回路ＬＴＣや、ラッチ回路ＬＴＣにラッチされた画像データを受け、サブピクセルの画像データを時分割で多重化して出力するマルチプレクサＭＵＸを含むことができる。またＤ／Ａ変換器ＤＡＣの出力信号ＱＤＡ（時分割に多重化されたサブピクセルの信号）を受け、出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する出力回路ＳＳＱを含むことができる。

図１５（Ａ）に示す第１の期間（第１の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＲ用（第１の色成分用）の階調調整データに基づき設定されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５に基づいて、Ｒのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１５（Ａ）の第１の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＲ用の階調調整データに基づいて、図７で説明したスイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の可変抵抗回路の抵抗値が設定され、抵抗分割端子にＲ用の階調電圧ＶＲ０〜ＶＲ２５５が出力される。そしてＲ用の階調電圧ＶＲ０〜ＶＲ２５５は、階調用グローバル線ＧＬＧを介してデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣに供給される。

データドライバブロックＤＢのラッチ回路ＬＴＣには、メモリブロックＭＢからのＲ、Ｇ、Ｂの画像データ（階調データ）がラッチされる。そして第１の期間では、マルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＲのサブピクセルの画像データＱＬＲを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣは、階調用グローバル線ＧＬＧを介して供給されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５を用いて、Ｒ（赤）の画像データＱＬＲのＤ／Ａ変換を行い、Ｄ／Ａ変換後の出力信号ＱＤＡを出力回路ＳＳＱに出力する。そして出力回路ＳＳＱは出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する。

図１５（Ｂ）に示す第２の期間（第２の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＧ用（第２の色成分用）の階調調整データに基づき設定されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５に基づいて、Ｇのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１５（Ｂ）の第２の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＧ用の階調調整データに基づいて、スイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の抵抗分割端子にＧ用の階調電圧ＶＧ０〜ＶＧ２５５が出力され、階調用グローバル線ＧＬＧを介してＤ／Ａ変換器ＤＡＣに供給される。

そしてマルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＧのサブピクセルの画像データＱＬＧを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣが、階調用グローバル線ＧＬＧを介して供給されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５を用いて、Ｇ（緑）の画像データＱＬＧのＤ／Ａ変換を行い、出力回路ＳＳＱが、ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行う。

図１６に示す第３の期間（第３の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＢ用（第３の色成分用）の階調調整データに基づき設定されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５に基づいて、Ｂのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１６の第３の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＢ用の階調調整データに基づいて、スイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の抵抗分割端子にＢ用の階調電圧ＶＢ０〜ＶＢ２５５が出力され、階調用グローバル線ＧＬＧを介してＤ／Ａ変換器ＤＡＣに供給される。

そしてマルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＢのサブピクセルの画像データＱＬＢを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣが、階調用グローバル線ＧＬＧを介して供給されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５を用いて、Ｂ（青）の画像データＱＬＢのＤ／Ａ変換を行い、出力回路ＳＳＱが、ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行う。

このようにすれば、Ｒ、Ｇ、Ｂ用の階調電圧ＶＲ０〜ＶＲ２５５、ＶＧ０〜ＶＧ２５５、ＶＢ０〜ＶＢ２５５を、階調電圧生成回路ブロックＧＢからデータドライバブロックＤＢに対して、階調用グローバル線ＧＬＧを介して時分割に供給できる。従って、例えば２５６階調の場合に、階調用グローバル線ＧＬＧの本数が、２５６×３＝７６８本ではなく、２５６本で済むようになり、図１２のＤ１方向に配線されるグローバル線の本数を節約でき、従って、図１２のように階調用転送線ＧＴＬを、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢに対してデータドライバブロックＤＢ１、ＤＢ２、ＤＢ３上に配線した場合に、グローバル線の本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止できる。この結果、Ｒ、Ｇ、Ｂの個別の階調特性を実現して表示品質を向上しながらも、集積回路装置の小面積化を図れる。

なお、階調レジスタ部１４２に、正極性用のＲ、Ｇ、Ｂ用階調調整データと、負極性用のＲ、Ｇ、Ｂ用階調調整データを転送して書き込むようにしてもよい。この場合には、階調電圧生成回路ブロックＧＢは、正極性期間（ＶＣＯＭ電圧が正極性となる期間）における第１、第２、第３の期間では、各々、正極性用のＲ、Ｇ、Ｂ用階調調整データに基づいて、正極性用のＲ、Ｇ、Ｂ用階調電圧をＤ／Ａ変換器ＤＡＣに供給する。一方、負極性期間（ＶＣＯＭ電圧が負極性となる期間）における第１、第２、第３の期間では、各々、負極性用のＲ、Ｇ、Ｂ用階調調整データに基づいて、負極性用のＲ、Ｇ、Ｂ用階調電圧をＤ／Ａ変換器ＤＡＣに供給する。

１０．ドライバセル
図１７（Ａ）に示すように本実施形態の集積回路装置１０は、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢと、データドライバブロックＤＢに供給される画像データを記憶する少なくとも１つのメモリブロックＭＢを含む。そしてデータドライバブロックＤＢとメモリブロックＭＢが、Ｄ１方向に沿って配置される。具体的にはＤ１方向に沿って隣接配置される。そしてＤ１方向に直交する方向をＤ２方向とした場合に、表示パネルのデータ線に電気的に接続するための複数のデータドライバ用パッド（データ線とデータドライバの出力線を接続するためのパッド）が、データドライバブロックＤＢのＤ２方向側に配置される。

図１７（Ａ）のように配置することで、データドライバブロックとメモリブロックをＤ２方向に沿って配置する手法に比べて、Ｄ２方向での集積回路装置１０の幅Ｗを小さくでき、例えば細長のスリムチップを実現できる。

そして図１７（Ａ）の配置の場合に、データドライバブロックＤＢの回路規模を小さくできれば、集積回路装置１０の更なる小面積化を図れる。

そこで本実施形態では図１７（Ｂ）に示すように、データドライバブロック１０に、少なくとも１つのドライバセルＤＲＣを含ませている。このドライバセルＤＲＣは、少なくとも１画素分の画像データをメモリブロックＭＢから受ける。そして多重化されたサブピクセルの画像データについてのＤ／Ａ変換を行い、データドライバ用パッドを介してデータ線を駆動する。

具体的にはドライバセルＤＲＣは、少なくとも１画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサＭＵＸを含む。また、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。これらのマルチプレクサ（セレクタ）ＭＵＸ、Ｄ／Ａ変換器ＤＡＣは例えばＤ１方向に沿って配置される。なおマルチプレクサＭＵＸ、Ｄ／Ａ変換器ＤＡＣをＤ２方向に沿って配置する変形実施も可能である。

マルチプレクサＭＵＸは、例えばＲ、Ｇ、Ｂで構成される１画素分の画像データを受け、Ｒ、Ｇ、Ｂのサブピクセルの画像データを時分割に多重化して出力する。なおマルチプレクサＭＵＸが、複数画素分（２画素以上）の画像データを受けて、多重化を行ってもよい。またマルチプレクサＭＵＸは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の異なる色のサブピクセルの画像データを順次出力してもよいし、同じ色のサブピクセルの画像データを順次出力してもよい。

例えば図１８（Ａ）の比較例では、メモリブロックＭＢからの例えば８ビットのＲ、Ｇ、Ｂの画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７が、各々、Ｒ用、Ｇ用、Ｂ用のラッチ回路ＬＴＣＲ、ＬＴＣＧ、ＬＴＣＢにラッチされる。そして、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢが、各々、ラッチ回路ＬＴＣＲ、ＬＴＣＧ、ＬＴＣＢから出力される画像データＱＬＲ、ＱＬＧ、ＱＬＢのＤ／Ａ変換を行い、Ｄ／Ａ変換後の出力信号ＱＤＡＲ、ＱＤＡＧ、ＱＤＡＢを出力する。するとＲ用、Ｇ用、Ｂ用の出力回路ＳＳＱＲ、ＳＳＱＧ、ＳＳＱＢが、これらの出力信号ＱＤＡＲ、ＱＤＡＧ、ＱＤＡＢのインピーダンス変換を行い、データ信号ＤＳＲ、ＤＳＧ、ＤＳＢをデータドライバ用パッドに出力する。図１８（Ａ）において、ラッチ回路ＬＴＣＲ、Ｄ／Ａ変換器ＤＡＣＲ、出力回路ＳＳＱＲがＲ用のサブピクセルドライバセルを構成する。同様にＬＴＣＧ、ＤＡＣＧ、ＳＳＱＧがＧ用のサブピクセルドライバセルを構成し、ＬＴＣＢ、ＤＡＣＢ、ＳＳＱＢがＢ用のサブピクセルドライバセルを構成する。

一方、図１８（Ｂ）の本実施形態の構成例では、ドライバセルＤＲＣが、少なくとも１画素分の画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７をメモリブロックＭＢから受けてラッチするラッチ回路ＬＴＣを含む。またラッチ回路ＬＴＣにラッチされた画像データＱＬＲ、ＱＬＧ、ＱＬＢを受け、サブピクセルの画像データＱＭを時分割に多重化して出力するマルチプレクサＭＵＸを含む。また時分割に多重化されたサブピクセルの画像データＱＭのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。更にＤ／Ａ変換器ＤＡＣの出力信号ＱＤＡ（時分割に多重化されたサブピクセルの信号）を受け、出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する出力回路ＳＳＱを含む。

図１８（Ａ）の比較例では、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢ、出力回路ＳＳＱＲ、ＳＳＱＧ、ＳＳＱＢが個別に必要になるため、データドライバブロックの回路規模が増加する。従って図１７（Ａ）のようにデータドライバブロックＤＢ、メモリブロックＭＢをＤ１方向で隣接させる手法を採用した場合にも、データドライバブロックＤＢの回路規模が大きくなるため、集積回路装置１０の回路規模も大きくなってしまう。

これに対して図１８（Ｂ）の本実施形態では、マルチプレクサＭＵＸが画像データの多重化を行う。従って、Ｄ／Ａ変換器ＤＡＣ、出力回路ＳＳＱを、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器、出力回路として共用できる。即ちマルチプレクサＭＵＸからＲのサブピクセルの画像データが出力されている期間では、ＤＡＣ、ＳＳＱがＲ用のＤ／Ａ変換器、出力回路として動作する。またマルチプレクサＭＵＸからＧのサブピクセルの画像データが出力されている期間では、ＤＡＣ、ＳＳＱがＧ用のＤ／Ａ変換器、出力回路として動作し、Ｂのサブピクセルの画像データ出力されている期間では、Ｂ用のＤ／Ａ変換器、出力回路として動作する。従って図１８（Ａ）の比較例のようにＲ用、Ｇ用、Ｂ用のＤ／Ａ変換器、出力回路を個別に設けなくても済む。このため、例えば３サブピクセルの多重化を行った場合に図１８（Ｂ）では、図１８（Ａ）の比較例に比べてＤ／Ａ変換器、出力回路のレイアウト面積を例えば１／３程度にシュリンクできる。そして多重化されるサブピクセル数を増やせば、更にレイアウト面積をシュリンクできる。例えば６サブピクセルの多重化を行った場合には例えば１／６程度にシュリンクできる。従って図１７（Ａ）のようにデータドライバブロックＤＢとメモリブロックＭＢをＤ１方向に沿って配置することでＤ２方向での幅Ｗを小さくしながら、データドライバブロックＤＢのレイアウト面積を小さくできるため、集積回路装置１０の更なる小面積化を図れる。

なお本実施形態のドライバセルＤＲＣの構成については種々の変形実施が可能である。例えば図１９（Ａ）ではラッチ回路ＬＴＣは、ラッチ信号ＬＡＴに基づいて、１画素分の画像データＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７（２４ビットの画像データ）をラッチする。

マルチプレクサＭＵＸは、マルチプレクス用のトランジスタＴＭＲ、ＴＭＧ、ＴＭＢ（スイッチング素子）を含む。これらのトランジスタＴＭＲ、ＴＭＧ、ＴＭＢのゲートには、各々、Ｒ、Ｇ、Ｂのマルチプレクス用の選択信号ＲＳＥＬＭ、ＧＳＥＬＭ、ＢＳＥＬＭ（ＲＧＢＳＥＬ）が入力される。またトランジスタＴＭＲ、ＴＭＧ、ＴＭＢのソースには、ラッチ回路ＬＴＣからの画像データＱＬＲ、ＱＬＧ、ＱＬＢが入力され、トランジスタＴＭＲ、ＴＭＧ、ＴＭＢのドレインは共通接続される。なおトランジスタＴＭＲ、ＴＭＧ、ＴＭＢをトランスファーゲートの構成にしてもよい。また図１９（Ａ）は３サブピクセルの多重化を行う場合の例であるが、多重化するサブピクセル数が４個以上の場合には、サブピクセル数に応じてトランジスタの数（スイッチング素子の数）を増やせばよい。例えば６サブピクセルの多重化を行う場合にはトランジスタの数を６個（トランスファーゲートの場合は１２個）にすればよい。

Ｄ／Ａ変換器ＤＡＣは、マルチプレクサＭＵＸで多重化された画像データＱＭのＤ／Ａ変換を、階調電圧（例えばＶ０〜Ｖ２５５）に基づいて行い、Ｄ／Ａ変換後の出力信号ＱＤＡを出力する。出力回路ＳＳＱは、インピーダンス変換用のボルテージフォロワ接続のオペアンプＯＰ（インピーダンス変換器）を含み、Ｄ／Ａ変換器ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとしてデータドライバ用パッドＰ１に出力する。

図１９（Ａ）では、出力回路ＳＳＱからは、Ｒ、Ｇ、Ｂの信号が時分割に多重化されたデータ信号ＤＳが出力される。従って、デマルチプレクス後のデータ信号を表示パネルの各画素に供給するためのデマルチプレクサを、表示パネル側に設ける必要がある。このため図１９（Ａ）の構成は、このデマルチプレクサを構成するＴＦＴを表示パネルのガラス基板に形成できる低温ポリシリコンＴＦＴパネル用の表示ドライバとして好適である。

一方、図１９（Ｂ）では、ドライバセルＤＲＣの出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含む。このデマルチプレクサＤＭＵＸは、時分割に多重化されたＤ／Ａ変換後のサブピクセルのデータ信号のデマルチプレクスを行う。例えばオペアンプＯＰによるインピーダンス変換後のデータ信号ＱＯＰのデマルチプレクスを行う。

具体的にはデマルチプレクサＤＭＵＸは、トランジスタＴＤＲ、ＴＤＧ、ＴＤＢ（スイッチング素子）を含む。これらのトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのゲートには、各々、Ｒ、Ｇ、Ｂのデマルチプレクス用の選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが入力される。またトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのソースは共通接続され、その共通接続ノードにオペアンプＯＰからのデータ信号ＱＯＰが入力される。またトランジスタＴＤＲ、ＴＤＧ、ＴＤＢのドレインからは、Ｒ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ、ＤＳＧ、ＤＳＢが出力される。なおトランジスタＴＤＲ、ＴＤＧ、ＴＤＢをトランスファーゲートの構成にしてもよい。また図１９（Ｂ）は３サブピクセルのデマルチプレクス（多重化）を行う場合の例であるが、デマルチプレクスするサブピクセル数が４個以上の場合には、サブピクセル数に応じてトランジスタの数（スイッチング素子の数）を増やせばよい。例えば６サブピクセルのデマルチプレクスを行う場合にはトランジスタの数を６個（トランスファーゲートの場合は１２個）にすればよい。

図１９（Ｂ）では、出力回路ＳＳＱからは、デマルチプレクス後のＲ、Ｇ、Ｂ用のデータ信号ＤＳＲ、ＤＳＧ、ＤＳＢが、Ｒ、Ｇ、Ｂ用のデータドライバ用パッドＰ１Ｒ、Ｐ１Ｇ、Ｐ１Ｂに対して出力される。従って図１９（Ｂ）の構成では、Ｒ、Ｇ、Ｂのデータ信号のデマルチプレクスを行うデマルチプレクサを、表示パネル側に設ける必要がない。このため図１９（Ｂ）の構成は、アモルファスＴＦＴパネル用の表示ドライバとして好適である。

なお本実施形態のドライバセルＤＲＣの構成は図１８（Ｂ）〜図１９（Ｂ）に限定されない。例えばラッチ回路ＬＴＣとマルチプレクサＭＵＸの間や、ＭＵＸとＤ／Ａ変換器ＤＡＣの間や、ＤＡＣと出力回路ＳＳＱの間などに他の回路を設けてもよい。またラッチ回路ＬＴＣの構成を省いたり、出力回路ＳＳＱとして他の構成の回路を用いてもよい。例えば出力回路ＳＳＱにおいて、複数のオペアンプＯＰを設けたり、Ｄ／Ａ変換器ＤＡＣによりデータ線を直接に駆動する経路を設けるなどの変形実施が可能である。

１１．ドライバセルの配置
次にデータドライバブロックでのドライバセルの配置手法について説明する。図２０では、データドライバブロックＤＢは、Ｄ２方向に沿って配置される複数のドライバセルＤＲＣ１〜ＤＲＣＱを含む。具体的には、例えばＤ１方向を長辺方向としＤ２方向を短辺方向とするドライバセルＤＲＣ１〜ＤＲＣＱがＤ２方向に並んで配置される。そしてドライバセルＤＲＣ１〜ＤＲＣＱ（Ｑは自然数）の各々が、図１７（Ｂ）のマルチプレクサＭＵＸ、Ｄ／Ａ変換器ＤＡＣを含む。またドライバセルＤＲＣ１〜ＤＲＣＱは、図１８（Ｂ）のラッチ回路ＬＴＣや出力回路ＳＳＱ（デマルチプレクサＤＭＵＸ）を含むことができる。

そしてドライバセルＤＲＣ１は、１番目の画素に対応する１又は複数のデータドライバ用パッドにデータ信号を出力し、ドライバセルＤＲＣ２は、２番目の画素に対応する１又は複数のデータドライバ用パッドにデータ信号を出力する。ドライバセルＤＲＣ３〜ＤＲＣＱも同様である。図１９（Ａ）のように出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含まない場合には、各ドライバセルからのデータ信号が出力されるデータドライバ用パッド（デマルチプレクサ）の個数は１個となる。一方、図１９（Ｂ）のように出力回路ＳＳＱがデマルチプレクサＤＭＵＸを含む場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は複数個になる。例えば図１９（Ｂ）のようにデマルチプレクサＤＭＵＸが３サブピクセルのデマルチプレクスを行う場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は３個になる。

図２０において、各ドライバセルのマルチプレクサの多重化数（多重化されるサブピクセルの数）をＮＤＭとし、データドライバブロックＤＢ（ドライバセルＤＲＣ１〜ＤＲＣＱ）により駆動されるサブピクセルの数をＮＳＢとする。するとＱ＝ＮＳＢ／ＮＤＭの関係が成り立つ。例えば図１９（Ａ）のように多重化数がＮＤＭ＝３であり、ドライバセルＤＲＣ１〜ＤＲＣＱにより駆動されるサブピクセルの数がＮＳＢ＝９０（画素数＝３０）である場合には、Ｑ＝ＮＳＢ／ＮＤＭ＝９０／３＝３０となる。従ってＤ２方向に沿って３０個のドライバセルが並ぶことになる。同様に、ＮＤＭ＝６とすれば、Ｄ２方向に沿って１５個のドライバセルが並ぶことになる。即ち多重化数ＮＤＭを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。なお多重化数ＮＤＭは３（３の倍数）に限定されず、ＮＤＭ＝２であってもよいし、ＮＤＭ≧４であってもよい。

例えば図１８（Ａ）の比較例のように、多重化を行わずにサブピクセルドライバセル（ＬＴＣＲ、ＤＡＣＲ、ＳＳＱＲで構成されるセル）を用いる手法では、多重化数を増やすことでセル数を減らすことはできない。これに対して本実施形態では、多重化数ＮＤＭを増やすことで、データドライバブロックの小面積化を図れるという利点がある。なお多重化数ＮＤＭを増やすと、出力回路ＳＳＱの駆動能力を増加させる必要がある。従って、レイアウト面積と駆動能力とのトレードオフで、多重化数ＮＤＭを決定すればよい。

また図２１では、複数のドライバセルが、Ｄ２方向のみならずＤ１方向に沿っても配置されている。即ち複数のドライバセルＤＲＣ１〜ＤＲＣ２Ｑが、Ｄ１及びＤ２方向にマトリクス配置されている。

具体的にはデータドライバブロックＤＢは、Ｄ１方向に沿って配置される第１、第２のデータドライバＤＲａ、ＤＲｂを含む。即ち２つ（広義には複数）のデータドライバＤＲａ、ＤＲｂがＤ１方向でスタック配置されており、第１のデータドライバＤＲａは、メモリブロックＭＢと第２のデータドライバＤＲｂとの間に配置される。

そして第１のデータドライバＤＲａでは、第１のグループの複数のドライバセルＤＲＣ１〜ＤＲＣ２Ｑ−１がＤ２方向に沿って配置される。また第２のデータドライバＤＲｂでは、第２のグループの複数のドライバセルＤＲＣ２〜ＤＲＣ２ＱがＤ２方向に沿って配置される。

図２１の配置手法は、後述するようにメモリブロックＭＢから１水平走査期間において画像データを複数回読み出す手法を採用した場合に好適な手法である。

例えばデータドライバＤＲａに属する第１のグループのドライバセルＤＲＣ１〜ＤＲＣ２Ｑ−１は、メモリブロックＭＢから第１の水平走査期間において１回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号を出力する。

一方、データドライバＤＲｂに属する第２のグループのドライバセルＤＲＣ２〜ＤＲＣ２Ｑは、メモリブロックＭＢから第１の水平走査期間において２回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号を出力する。

また図２１において、各ドライバセルのマルチプレクサの多重化数をＮＤＭとし、データドライバブロックＤＢにより駆動されるサブピクセルの数をＮＳＢとする。またＤ２方向に並ぶドライバセルの個数をＱ個とし、Ｄ１方向に並ぶドライバセルの個数をＳ個（Ｓ＝ＩＮ＝ＲＮ）する。すると、Ｑ＝ＮＳＢ／（ＮＤＭ×Ｓ）の関係が成り立つ。例えば図１９（Ａ）のように多重化数がＮＤＭ＝３であり、データドライバブロックＤＢ（ドライバセルＤＲＣ１〜ＤＲＣ２Ｑ）により駆動されるサブピクセルの数がＮＳＢ＝１８０（画素数＝６０）であり、Ｓ＝２である場合には、Ｑ＝ＮＳＢ／（ＮＤＭ×Ｓ）＝１８０／（３×２）＝３０となる。従ってＤ２方向に沿って３０個のドライバセルが並ぶことになる。同様に、ＮＤＭ＝６とすれば、Ｄ２方向に沿って１５個のドライバセルが並ぶことになる。即ち多重化数ＮＤＭを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。

１２．ブロック分割
図２２（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図２２（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

１３．１水平走査期間での複数回読み出し
図２２（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図２３ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２４のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２３では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２３では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２３の手法によれば、図２４に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２３では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２４のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図２２（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図２４において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２３のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２３のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２４のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２４ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２４では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図２４において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２３で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２４の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図２４の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２４の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図２４の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

１４．信号波形例
図２５に本実施形態の信号波形例を示す。ｅｎｄ１Ｈは１Ｈ期間（１水平走査期間）の終了を示す信号である。本実施形態では、１Ｈ期間毎にＶＣＯＭの極性が反転するようになっている。

図２５のＣ１に示すように１Ｈの最初において、デマルチプレクサの選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブ（Ｈレベル）になる。その後、Ｃ２、Ｃ３、Ｃ４に示すように選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが順次アクティブになる。これにより、図１９（Ｂ）のデマルチプレクサＤＭＵＸのトランジスタＴＤＲ、ＴＤＧ、ＴＤＢが順次オンになり、Ｃ５、Ｃ６、Ｃ７に示すようにデータ線にデータ信号が出力される。

図２５のＣ８、Ｃ９、Ｃ１０に示す選択信号ＲＧＢＳＥＬ（ＲＳＥＬＭ〜ＢＳＥＬＭ）により、マルチプレクサＭＵＸがＲ、Ｇ、Ｂのサブピクセルの画像データの多重化を行い、Ｃ１１、Ｃ１２、Ｃ１３に示すようにＤ／Ａ変換器ＤＡＣから出力信号が出力される。

ＬＣＤＲＥＡＤは、図２３で説明したように、メモリブロックＭＢから１Ｈ期間に画像データを複数回読み出すための信号である。そして信号ＣＡＬ０がＬレベルの場合には１回目の読み出しを意味し、Ｈレベルの場合には２回目の読み出しを意味する。

ラッチ信号ＬＡＴは、図２１のデータドライバＤＲａ、ＤＲｂのドライバセルのラッチ回路ＬＴＣに入力される。ラッチイネーブル信号ＬＡＴＥＮａは、データドライバＤＲａのドライバセルＤＲＣ１、ＤＲＣ３・・・のラッチ回路ＬＴＣに入力され、ラッチイネーブル信号ＬＡＴＥＮｂは、データドライバＤＲｂのドライバセルＤＲＣ２、ＤＲＣ４・・・のラッチ回路ＬＴＣに入力される。

そしてメモリブロックＭＢからの１回目の読み出し時には、Ｃ１４に示すように信号ＬＡＴＥＮａがアクティブであるため、メモリブロックＭＢから読み出された画像データ信号ＲＤＡＴＡは、図２１のデータドライバＤＲａのドライバセルＤＲＣ１、ＤＲＣ３・・・のラッチ回路ＬＴＣにラッチされる。一方、２回目の読み出し時には、Ｃ１５に示すように信号ＬＡＴＥＮｂがアクティブであるため、メモリブロックＭＢから読み出された画像データ信号ＲＤＡＴＡは、図２１のデータドライバＤＲｂのドライバセルＤＲＣ２、ＤＲＣ４・・・のラッチ回路ＬＴＣにラッチされる。これにより、画像データの１Ｈ期間での複数回読み出しが実現される。

図２５のＣ８に示す第１の期間では、階調電圧生成回路ブロックＧＢがＲ用の階調電圧を出力する。また選択信号ＲＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＲの画像データを選択する。そしてＣ１１に示すようにＤ／Ａ変換器ＤＡＣがＲの画像データのＤ／Ａ変換を行う。

Ｃ９に示す第２の期間では、階調電圧生成回路ブロックＧＢがＧ用の階調電圧を出力する。また選択信号ＧＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＧの画像データを選択する。そしてＣ１２に示すようにＤ／Ａ変換器ＤＡＣがＧの画像データのＤ／Ａ変換を行う。

Ｃ１０に示す第３の期間では、階調電圧生成回路ブロックＧＢがＢ用の階調電圧を出力する。また選択信号ＢＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＢの画像データを選択する。そしてＣ１３に示すようにＤ／Ａ変換器ＤＡＣがＢの画像データのＤ／Ａ変換を行う。

１５．電子機器
図２６（Ａ）、図２６（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２６（Ａ）、図２６（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２６（Ａ）、図２６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、第１の色成分、第２の色成分、第３の色成分等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、Ｒ、Ｇ、Ｂ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

また例えば図８（Ａ）〜図１４で説明した階調調整データの転送手法や、図１５（Ａ）〜図１６で説明した階調電圧の供給手法は、図２〜図４（Ａ）等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図４（Ｂ）の配置構成の集積回路装置にも適用できる。

集積回路装置の回路構成例。集積回路装置の配置構成例。図３（Ａ）、図３（Ｂ）は集積回路装置の平面レイアウト例。図４（Ａ）、図４（Ｂ）は集積回路装置の断面図の例。階調電圧生成回路の構成例。階調特性の説明図。ラダー抵抗回路の可変抵抗回路の構成例。図８（Ａ）、図８（Ｂ）は階調電圧生成回路ブロックの配置手法の説明図。図９（Ａ）はアドレス信号等の信号波形例であり、図９（Ｂ）はレジスタマップ例。静電気放電による発生するノイズについての説明図。アドレスデコーダ、階調レジスタ部の構成例。グローバル配線手法の説明図。集積回路装置の詳細なレイアウト例。電源回路ブロック、階調電圧生成回路ブロックの詳細なレイアウト例。図１５（Ａ）、図１５（Ｂ）は階調電圧の供給手法の説明図。階調電圧の供給手法の説明図。図１７（Ａ）、図１７（Ｂ）はドライバセルの説明図。図１８（Ａ）、図１８（Ｂ）は比較例の手法と本実施形態の手法の説明図。図１９（Ａ）、図１９（Ｂ）はドライバセルの構成例。ドライバセルの配置手法の説明図。ドライバセルの配置手法の説明図。図２２（Ａ）、図２２（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。１水平走査期間に画像データを複数回読み出す手法の説明図。データドライバ、ドライバセルの配置例。本実施形態の信号波形例。図２６（Ａ）、図２６（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、ＧＢ階調電圧生成回路ブロック、
ＤＢデータドライバブロック、ＭＢメモリブロック、ＬＢロジック回路ブロック、
１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、
２０メモリ、２２メモリセルアレイ、２４ローアドレスデコーダ、
２６カラムアドレスデコーダ、２８ライト／リード回路、
４０ロジック回路、４２制御回路、４４表示タイミング制御回路、
４６ホストインターフェース回路、４８ＲＧＢインターフェース回路、
５０データドライバ、７０走査ドライバ、９０電源回路、
１１０階調電圧生成回路、１２０ラダー抵抗回路、１３０階調電圧設定回路、
１４０制御回路、１４２階調レジスタ部、１４４アドレスデコーダ、
４００表示パネル、４１０ホストデバイス（ベースバンドエンジン）、
４２０画像処理コントローラ

Claims

集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、
前記データドライバブロックは、
前記階調電圧生成回路ブロックと前記ロジック回路ブロックの間に配置されることを特徴とする集積回路装置。
請求項１において、
前記ロジック回路ブロックは、
前記階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送することを特徴とする集積回路装置。
請求項２において、
階調電圧生成回路ブロックは、
前記階調調整データが書き込まれる階調レジスタ部を含み、
前記ロジック回路ブロックは、
前記階調レジスタ部のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる階調調整データを転送するためのデータ信号を、前記階調用転送線を介して前記階調電圧生成回路ブロックに出力することを特徴とする集積回路装置。
請求項３において、
前記ロジック回路ブロックは、
有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、
前記階調レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
請求項３又は４において、
前記ロジック回路ブロックは、
前記データ信号を取り込むためのラッチ信号を前記階調電圧生成回路ブロックに出力し、
前記階調電圧生成回路ブロックは、
前記ロジック回路ブロックからのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力するアドレスデコーダを含み、
前記階調電圧生成回路ブロックの前記階調レジスタ部では、
前記ロジック回路ブロックからのラッチ信号に基づいて、前記アドレスデコーダからのレジスタアドレス信号がアクティブとなっているレジスタに対して、前記階調調整データが書き込まれることを特徴とする集積回路装置。
請求項２乃至５のいずれかにおいて、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項１乃至６のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第１の走査ドライバブロックを含み、
前記階調電圧生成回路ブロックは、
前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
請求項７において、
前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記階調電圧生成回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
請求項７又は８において、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第２の走査ドライバブロックを含み、
前記ロジック回路ブロックは、
前記第２の走査ドライバブロックと前記データドライバブロックの間に配置されることを特徴とする集積回路装置。
請求項９において、
前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記ロジック回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
請求項１乃至１０のいずれかにおいて、
前記階調電圧生成回路ブロックは、
高電位側電源と低電位側電源の間を抵抗分割し、複数の抵抗分割ノードの各抵抗分割ノードに複数の階調電圧の各階調電圧を出力するラダー抵抗回路と、
前記階調調整データが書き込まれる階調レジスタ部と、
前記階調調整データに基づいて、前記抵抗分割ノードに出力される階調電圧を可変に設定する階調電圧設定回路とを含み、
前記階調レジスタ部の前記第２の方向側に前記階調電圧設定回路が配置され、前記階調電圧設定回路の前記第２の方向側に前記ラダー抵抗回路が配置されることを特徴とする集積回路装置。
請求項１１において、
前記第１〜第Ｎの回路ブロックは、
電源電圧を生成する電源回路ブロックを含み、
前記階調電圧生成回路ブロックは、前記電源回路ブロックと前記データドライバブロックの間に配置されることを特徴とする集積回路装置。
請求項１２において、
前記電源回路ブロックは、
チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータを含み、
前記第２の方向の反対方向を第４の方向とした場合に、前記レギュレータは、前記ラダー抵抗回路の第４の方向側に配置されることを特徴とする集積回路装置。
請求項１乃至１３のいずれかにおいて、
前記階調電圧生成回路ブロックは、
少なくとも第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、
前記データドライバブロックは、
時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、
第１の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第２の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第３の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行うことを特徴とする集積回路装置。
データ線を駆動するための少なくとも１つのデータドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、
前記ロジック回路ブロックは、
第１、第２、第３の色成分用の階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、
前記階調電圧生成回路ブロックは、
前記階調用転送線を介して転送された前記第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、
前記データドライバブロックは、
時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、
第１の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第２の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第３の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行うことを特徴とする集積回路装置。
請求項１５において、
前記階調用転送線が、前記ロジック回路ブロックから前記階調電圧生成回路ブロックに対して前記データドライバブロック上に配線されることを特徴とする集積回路装置。
請求項１４乃至１６のいずれかにおいて、
前記データドライバブロックは、
少なくとも１画素分の画像データをラッチするラッチ回路と、
前記ラッチ回路にラッチされた画像データを受け、サブピクセルの画像データを時分割で多重化して出力するマルチプレクサと、
時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行う前記Ｄ／Ａ変換器を含むことを特徴とする集積回路装置。
請求項１乃至１７のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。