JP3762797B2 - モノリシック集積化電力出力終段回路 - Google Patents
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Description
【産業上の利用分野】
本発明は請求項1の上位概念によるモノリシック集積化電力出力終段回路に関する。
【0002】
【従来の技術】
負荷電流限界値検出のための集積化ロジック付のこの種電力出力終段回路は種々公知であり、例えば車両用の電子的点火制御装置において閉成角制御のために使用される。負荷に対する他種の電流制御手法が同じように次のような電力出力終段回路により実現される。即ち、調整される負荷電流限界値への到達が出力トランジスタのスイッチング状態によって示される電力出力終段回路によって実現される。その際当該出力トランジスタを絶縁されたπウェル内に配置することも公知である。上記配置構成単独で又は接続抵抗と組み合わせた当該配置構成によっても出力トランジスタの確実な機能が確保され得ない。それというのは制限された逆電流のもとでは最大可能の障害電流が生じ得、該障害電流によっては出力トランジスタの阻止状態の維持がもはや確保され得ないからである。
【0003】
【発明の目的】
本発明の目的ないし課題とするところは、通常動作中の最大電位を制限すると共に誤動作を防止し、障害電流により出力トランジスタの阻止状態を維持できないという不都合を防止することにある。
【0004】
【発明の構成】
上記課題は請求項の特徴的構成要件により解決される。
【0005】
本発明の請求項1の特徴的構成要件により得られる利点とするところは当該ダイオードによって最大電位が0V(アース)を越える順方向電圧に制限され、それにより、誤動作ないし通常動作中の遮断が阻止される。変位電流は主コレクタの電圧上昇の際容量性結合により低オームにアースへ導出される。
【0006】
従属請求項に示されている手段によっては請求項1に示されている電力出力終段(回路)の有利な発展形態及び改良が可能である。
【0007】
出力トランジスタのエミッタは有利にアースにおかれ、出力トランジスタのコレクタは外部ロジック出力側に接続され、該出力側にて負荷電流限界値への到達が信号変化により指示される。
【0008】
終段トランジスタの主コレクタの反転動作中、出力トランジスタのπウェルのπn−接合部の阻止のため有利には当該πウェルの電位を低下させる付加的トランジスタが、当該πウェルと主コレクタとの間に接続されている。即ち誘導負荷(例えば点火コイルないし点火トランス変成器)での作動の際、コレクタ電圧が0V以下に低下すると(その結果終段トランジスタの反転動作が生じると)ロジック出力(側)がその阻止された状態を維持しない危険が存在する。主コレクタのそのような反転動作の際電流は終段トランジスタの切り換え区間を橋絡する反転ダイオードを介して流れ、主コレクタにおける電位をほぼ−1.1V以下へ低下させる(反転電流−Icに応じて)。それによりpn接合部ないしπn − 接合部はもはや確実には阻止されず、ロジック出力側にて信号反転により誤動作をトリガする。殊にn − πυトランジスタとして構成された付加的トランジスタの挿入接続により、当該の信号反転の際、通常であれば電位的にフローティングする(浮遊的な)πウェルがほぼ−0.9Vの電位へ追従制御される。要するに主コレクタよりわずかにより正の電位へ追従制御される。それにより出力トランジスタのπウェルのpn接合部(πn − 接合部)が確実に阻止され、主コレクタの反転動作中の誤動作が確実に阻止される。上記の付加的トランジスタはバイポーラ電力半導体プロセスの場合わずかな所要面積で集積化され得る。その際当該動作機能はパラメータ変動に大して影響を受けなくなる。本発明による手法は複数のロジック出力側へも容易に転用し得る。
【0009】
当該の付加的トランジスタは有利に別個のπウェル内に配置されている。その際上記付加的トランジスタのベースは抵抗を介してアースと接続され、コレクタは出力トランジスタのπウェルと接続され、付加的トランジスタのエミッタは主コレクタと接続されている。その際抵抗は殊に付加的トランジスタのπ領域により形成され得る。
【0010】
出力トランジスタの有利な構成によれば、出力トランジスタのエミッタはn+領域として構成され、出力トランジスタのベースはn+領域を包囲するp領域として構成され、出力トランジスタのコレクタはp領域を包囲するυ領域として構成される。
【0011】
ダイオードは有利に出力トランジスタに相応して構成され、その際υ領域に接続されたp領域はπ領域に接続されたダイオードのアノードを形成する。
【0012】
【実施例】
2つの実施例が図示されており、以下詳述する。
【0013】
図1に示す第1実施例のモノリシック集積化電力出力終段回路は実質的に3段の終段トランジスタ10からなり、この終段トランジスタのコレクタは外部コレクタ端子Cに接続され、終段トランジスタのエミッタは外部エミッタ端子Eに接続され、終段トランジスタのベースは当該電力出力段の外部ベース端子Bに接続されている。上記終段トランジスタは例えば2段構成であってもよい。電流センサ11(これは例えば終段トランジスタの最終トランジスタ段のセンスセルとして構成されている)は終段トランジスタを流れる負荷電流を検出し、詳細には図示してないロジック回路12に接続されている。このロジック回路は実質的に限界値段を有し、出力トランジスタ13に対して次のような際に出力側制御信号を生じさせる。即ち、調整された又は可調整の負荷電流限界値を負荷電流Iが上回ると出力側制御信号を生じさせる。
【0014】
説明上先ず述べるべきことは1つのπ領域は低濃度に(わずかに)ドーピングされたp領域に相応し、υ領域は1つの低濃度に(わずかに)ドーピングされたn領域に相応するということである。出力トランジスタ13は別個のπウェル内に集積化されている。その際エミッタはn+領域によって形成され、また、ベースは上記n+領域を包囲するp領域によって形成され、また、コレクタは同じように上記p領域を取り囲むυ領域により形成される(図4に示すように)。コレクタは当該電力出力段の外部ロジック出力側Sに接続されており、エミッタは当該電力出力段のエミッタ端子Eに接続されている。更に上記の別個のπ領域内にはダイオード14が集積化されており、このダイオードのカソードは出力トランジスタ13のエミッタと接続され、ダイオードのアノードはπ領域に接続されている。図4に示すように、ダイオード14は出力トランジスタ13に相応して構成されており、ここにおいて、ベースを形成するp領域はn+コンタクト領域を介して、コレクタを形成するυ領域に接続されている。更に、πウェル内にて1つの(又は複数)のコンタクトp領域への接続路が形成され、それによりそこで良好なオーミック接続が図られる。
【0015】
更に電力出力終段(回路)は終段トランジスタ10の切り換え区間を橋絡する反転ダイオード15を有する。終段トランジスタ10の第1段のコレクタは外部コレクタ端子Cと接続され、又はコレクタ抵抗16を介して別の外部端子Kと接続されている。上記端子K及びコレクタ抵抗16は勿論次のような際は省かれる。すなわち、終段トランジスタ10の第1段のコレクタが外部コレクタ端子Cと接続されている際には省かれる。2つの選択的回路態様は破線で示してある。
【0016】
図1においては他の点では詳細に示してない内燃機関用の点火装置の点火トランス17の制御ないし調整用の電力出力終段(回路)の適用例が示してある。上記点火トランス17の1次巻線は外部コレクタ端子Cと給電電圧源18の正端子との間に接続されている。点火トランス17の2次巻線はそれ自体公知の図示してない手法で点火栓に対する点火パルスを発生する。
【0017】
外部端子K及びコレクタ抵抗16が設けられており、終段トランジスタ10の第1トランジスタのコレクタと接続されている場合、上記外部端子Kは付加的に給電電圧源18の正端子と接続されている。
【0018】
負荷電流限界値を下回ると出力トランジスタ13は阻止状態におかれるべきである。ダイオード14はπウェルの最大電位を0V(アース)を上回る順方向電位に制限し、それにより、通常動作中の誤動作を阻止する。上記ダイオードは主コレクタの電圧上昇の際容量性結合により当該変位電流を低抵抗(低オーム)にアースへ導出する。
【0019】
図示の装置構成によっては点火装置にて閉成角制御を実現できる。
【0020】
図2〜図4に示す第2実施例は実質的に第1実施例に相応する。同じの又は同作用をする構成部分には同じ参照符号が付されており再度説明しない。第2実施例では付加的に出力トランジスタ13及びダイオード14を含むπウェルが、別のトランジスタ19のコレクターエミッタ区間を介して外部コレクタ端子Cと接続されている。上記の別のトランジスタ19のベースは抵抗20を介して外部エミッタ端子Eと接続されている。
【0021】
図4によれば上記の別のトランジスタ19は別個のπウェル内に集積化されており、その際コレクタはυ領域により、ベースはπ領域により、そして、エミッタは電力出力終段(回路)全体に対するn − 領域により実現される。出力トランジスタ13のπ領域へのコレクタのオーム的(オーミック)接続(路)はn+ないしp拡散部及びそれらの拡散部間の接続(路)を介して行われる。抵抗20はp拡散部(これは外部エミッタ端子Eに接続されている)のところまで延在する別のトランジスタ19のπ領域における抵抗区間により実現されている。
【0022】
図4には3段の終段トランジスタ10の最終段が示してあり、上記終段トランジスタは同様に別個のπウェル内に収容されている。ベースを形成するπ領域はp拡散部を介してベース端子21に接続されており、一方エミッタを形成するυ領域はn+拡散部を介して外部エミッタ端子Eと接続されている。
【0023】
第1実施例と関連して既に部分的に記載した出力トランジスタ13ではベースを形成するp領域はベース端子22に接続されている。更に、コレクタを形成するυ領域は2つのn+拡散部を介してコレクタ端子23に接続されている。
【0024】
その他の領域、例えばロジック回路12は図4中、簡単化のための示されていないが同様にモノリシックに集積化されている。
【0025】
図3では生じる問題を説明するために、再度、図2に示された回路の一部を示す。ここでは出力トランジスタ13は、図4中に示すように形成される付加的トランジスタによって示されている。当該回路にとっての所要(所望)のトランジスタはn+,p,υ領域間に形成されるトランジスタ13′である。但し付加的に別のトランジスタ13″がp,υ,π領域間に形成される。なお、更にυ,π,n−領域間に更なるトランジスタ13′′′が形成される。
【0026】
終段トランジスタ10の主コレクタの反転動作の際電流は導通状態の反転ダイオード15を通って流れ、主コレクタCにおける電位をほぼ−1.1Vへ低下させる。当該電位は反転電流に依存する。それにより、πn−接合部はもはや確実に阻止されず、トランジスタ13′′′を流れる電流Iaをトリガする。それにより出力側Sでは信号反転、ひいては誤動作がトリガされる。トランジスタ19によってはそのような障害の際に、通常は電位的にフローティングする(浮遊的)πウェルがほぼ−0.9Vへ追従制御せしめられ、換言すればより一層負にされ得る。それにより、出力トランジスタ13のπウェルのπn − 接合部が確実に阻止され、主コレクタの反転動作中の出力トランジスタ13の誤動作が阻止される。
【0027】
【発明の効果】
本発明によれば、当該ダイオードにより最大電位が0V(アース)を越える順方向電圧に制限され、それにより、誤動作ないし通常動作中の遮断が阻止されるという効果が奏される。
【図面の簡単な説明】
【図1】 モノリシック集積化電力出力終段回路の第1実施例の接続図である。
【図2】 付加的トランジスタを有するモノリシック集積化電力出力終段回路の第2実施例の接続図である。
【図3】 第2実施例の構成を寄生トランジスタで補完した構成を部分的に示す接続図である。
【図4】 図2に示す実施例の拡散領域の構造図である。
【符号の説明】
10 終段トランジスタ
11 電流センサ
12 ロジック回路
13 出力トランジスタ
14 ダイオード
15 反転ダイオード
Claims (8)
- 車両用の電子的点火制御装置におけるモノリシック集積化電力出力終段回路であって、
電流センサ11を有しており、当該電流センサは、終段トランジスタ10とアースの間に接続されており、当該終段トランジスタ10を流れる負荷電流を検出し、
上記終段トランジスタ(10)は複数のトランジスタから構成されており、当該トランジスタの各コレクタは主コレクタ(C)と接続されており、
ロジック回路12を有しており、当該ロジック回路は上記電流センサ11と出力トランジスタ13の間に接続されており、当該ロジック回路12には上記電流センサ11で検出された負荷電流が供給され、上記ロジック回路12によって所定の負荷電流限界値へ達したことが決定されると当該ロジック回路12は、上記出力トランジスタ13に制御信号を供給し、当該出力トランジスタ13は当該制御信号を受け取ると切り換え信号を出力し、
上記出力トランジスタ13はπウェル内に集積されており、当該πウェルは、当該πウェルの導電型とは異なる導電型を有する領域によって囲まれており、従って当該πウェルは他のπウェルとは分離されて構成されており、
上記出力トランジスタ13のπウェルは更にダイオード14を含み、当該ダイオード14は上記主コレクタ(C)と容量性結合されている、
ことを特徴とするモノリシック集積化電力出力終段回路。 - 上記出力トランジスタ(13)のエミッタがアースに接続され、上記出力トランジスタ(13)のベーが上記ロジック回路(12)に接続され、上記出力トランジスタ(13)のコレクタが外部ロジック出力側(S)に接続されている請求項1記載の回路。
- 上記終段トランジスタ(10)のコレクタに逆並列接続されている反転ダイオード(15)の動作中に上記出力トランジスタ(13)の誤動作が生じないようにするために、πn − 接合部を有する上記出力トランジスタ(13)のπウェルの電位を低下させる付加的トランジスタ(19)が設けられており、当該付加的トランジスタ(19)は前記πn − 接合部のn − 領域を上記主コレクタ(C)と共有し、前記付加的トランジスタ(19)のベースは抵抗(20)を介してアースと接続され、上記付加的トランジスタ(19)のコレクタは上記出力トランジスタ(13)のπウェルと接続され、前記付加的トランジスタ(19)のエミッタは上記主コレクタ(C)と接続されている請求項1又は2記載の回路。
- 上記の付加的トランジスタ(19)はπウェル内に集積されており、当該πウェルは、当該πウェルの導電型とは異なる導電型を有する領域によって囲まれており、当該πウェルは他のπウェルとは分離して構成されている請求項3記載の回路。
- 上記抵抗(20)は上記の付加的トランジスタ(19)のπ領域により形成されている請求項3記載の回路。
- 上記の付加的トランジスタ(19)はn−πυトランジスタとして構成されており、前記n − πυトランジスタのn − 領域は前記出力トランジスタ(13)のπウェルを包囲している、請求項3から5までのうちいずれか1項記載の回路。
- 上記出力トランジスタ(13)のエミッタはn+領域として構成され、上記出力トランジスタ(13)のベースは上記n+領域を包囲するp領域として構成され、上記出力トランジスタ(13)のコレクタは上記p領域を包囲するυ領域として構成されている請求項1から6までのうちいずれか1項記載の回路。
- 上記ダイオード(14)のカソードはn + 領域として構成され、上記ダイオード(14)のアノードは、上記n + 領域を包囲するp領域として、および前記πウェルを構成するπ領域に接続されたp領域として構成されている、請求項7記載の回路。
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Family Cites Families (7)
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US5157573A (en) * | 1989-05-12 | 1992-10-20 | Western Digital Corporation | ESD protection circuit with segmented buffer transistor |
US5286992A (en) * | 1990-09-28 | 1994-02-15 | Actel Corporation | Low voltage device in a high voltage substrate |
IT1250825B (it) * | 1991-07-29 | 1995-04-21 | St Microelectronics Srl | Amplificatore,particolarmente amplificatore integrato. |
JP2914000B2 (ja) * | 1992-04-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
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