KR101215830B1 - Ｌｄｍｏｓ 소자를 이용한 스위치 회로 - Google Patents

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Abstract

본 발명은 스위치 회로에 관한 것으로, 더욱 상세하게는 집적회로(IC) 내부에서 LDMOS 소자를 이용한 스위치 회로에 관한 것이다.
본 발명의 일 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, 전류원와 저항을 통해 LDMOS 소자의 게이트-소오스 전압(VGS)을 안정적으로 제어할 수 있으며, N형 LDMOS와 P형 LDMOS를 상보적으로 사용함으로써, 스위치로서의 특성이 양 단자(A, B) 전압과 무관하게 유지되며, 전류원에 의해 발생되는 전류가 스위치 밖으로 흐르지 않고 내부에서 상쇄되는 장점이 있다.

Description

ＬＤＭＯＳ 소자를 이용한 스위치 회로{A switch circuit using LDMOS devices}
본 발명은 스위치 회로에 관한 것으로, 더욱 상세하게는 집적회로(IC) 내부에서 LDMOS 소자를 이용한 스위치 회로에 관한 것이다.
최근, 반도체소자의 집적도 기술이 향상되고 그에 따른 설계기술이 발달하면서, 시스템을 하나의 반도체칩에 구성하려는 시도가 진행되고 있다. 이 같은 시스템의 원-칩(One-Chip)화는 시스템의 주요기능인 제어기, 메모리 및 기타 저 전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
그러나, 시스템이 더욱 경량화 및 소형화되기 위해서는, 시스템의 전원을 조절하는 입력/출력단과 주요기능을 수행하는 회로가 하나의 칩에 통합되어야 하는데, 이를 가능케 하는 기술이, 고 전압 소자와 저 전압 씨모스(CMOS) 소자 등을 하나의 칩으로 통합하는 전력 집적회로(Power IC) 기술이다.
전력 집적회로(Power IC) 기술은, 종래의 저 전압 씨모스 소자의 제조공정과 통합이 가능하면서 높은 항복 전압(breakdown voltage)을 확보하기 위하여, 드레인을 수평으로 배치하고, 드리프트 영역을 채널과 드레인 사이에 두는 수평 확산형 모스(lateral diffusion MOS : LDMOS, 이하 'LDMOS' 라 칭함) 소자를 구현하였다.
도 1은 일반적인 LDMOS 소자의 단면도이다.
도 1에 도시된 바와 같이, 일반적인 LDMOS 소자는 P형 기판(10) 내부 깊숙이 고농도 N형(N+) 매몰층(12)이 형성되고, 고농도 N형 매몰층(12) 상부에 저농도 P형 에피택셜층(14)이 일정 두께로 형성된다. 저농도 P형 에피택셜층(14) 내부의 소정 부분에 N웰(18)이 형성된다. N웰 영역(18)의 소정 부분에 게이트 절연막(20,22)을 포함하는 게이트(24)가 형성된다. 게이트 절연막(20,22)은 후막의 게이트 산화막(20)과 박막의 게이트 산화막(22)을 포함한다. 게이트(24)의 일측 P형 에피택셜층(14)에 P형의 바디 영역(26)이 형성되고, P형의 바디 영역(26)에 소오스 영역(28a) 및 고농도 P형의 콘택 영역(30)이 형성된다. 한편, 게이트(24)의 타측 N웰(18)에는 드레인 영역(28b)이 형성된다. 게이트(24)는 게이트 전극(Gate)에 연결되고, 소오스 영역(28a) 및 고농도 P형 콘택 영역(30)은 소오스 전극(Source)과 연결되고, 드레인 영역(28b)은 드레인 전극(Drain)과 연결된다.
이와 같은 일반적인 LDMOS는 드레인 전극(Drain)을 통하여 역바이어스가 인가되면, N웰(18)과 P형 에피택셜층(14) 사이의 P-N 접합 부분에서 양방향으로 디플리션(depletion) 영역이 확장되기 시작하고, 디플리션 영역의 확장이 어느 한계에 도달하면, 항복 상태가 된다. 따라서 높은 항복 전압은 에피택션층(14)의 두께에 비례하여 확보될 수 있다.
이와 같은, 고전압용 전력소자인 LDMOS 소자는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가지고 있어 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력소자에 폭넓게 이용되고 있다. 여기서, 고전압은 현실적으로 수십 볼트를 의미하나, 때로는 수백 볼트도 될 수 있다.
그러나, LDMOS 소자는 도 1에 도시된 바와 같이, 그 특성상 소스와 드레인이 대칭적으로 형성되어 있지 않아, 드레인-소오스 전압(VDS)은 높게 견딜 수 있으나, 게이트-소오스의 동작 영역 전압(VGS)은 낮게 만들어져 있다. 이에 LDMOS 소자를 플로팅 스위치(floating switch)로 사용하는 경우에는 게이트 제어가 쉽지 않은 문제점이 있다.
도 2는 입출력 이득을 조정하기 위해 집적회로(IC) 내부에서 스위치들(SW1,SW2)을 구현하는 경우 발생하는 문제점을 설명하기 위한 도면이다.
도 2의 회로는, 기준전압(VREF), 임피던스(Z1, Z21, Z22)를 통해 입력전압(VIN)과 출력전압(VOUT) 간에 입출력 이득을 조정하기 위한 회로로써, 집적회로(IC) 내부에서 전원전압(VDD)이 높은 경우에는 고전압을 다루기 위해서 고전압용 전력소자인 LDMOS 소자를 스위치(SW1, SW2)에 사용해야 한다.
그러나, 일 예로 VDD=40V, VSS=0V이고 A, B 단자전압이 거의 같은 영역에서 움직일 경우, 스위치(SW1, SW2)의 LDMOS 게이트 전압도 A, B 단자전압과 함께 움직여 주어야 하나, 이를 제어하는 것은 LDMOS 특성상 매우 어려운 일이다.
본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 본 발명은 전류원과 저항을 통해 LDMOS 소자의 게이트-소오스 전압(VGS)을 조절하여, 스위치 회로의 턴온(turn on)/턴오프(turn off)를 제어하는 LDMOS 소자를 이용한 스위치 회로를 제안한다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, 제1 단자(A)와 제2 단자(B) 사이에서 턴온/턴오프되는 스위치 회로에 있어서, 일단이 전원전압(VDD)과 연결된 제1 전류원(I1)과, 일단이 상기 제1 전류원의 타단과 연결된 제1 저항(R1)과, 각 게이트가 서로 접속되어 상기 제1 저항의 일단과 연결되고, 각 소오스가 서로 접속되어 상기 제1 저항의 타단과 연결되며, 각 드레인이 상기 제1 내지 제2 단자와 각각 연결된 제1 내지 제2 N형 LDMOS(Lateral Diffusion MOS)(MN1, MN2) 및 일단이 상기 제1 내지 제2 단자와 공통으로 연결되고, 타단이 접지전압(VSS)과 연결된 제2 전류원(I2)을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, 제1 단자(A)와 제2 단자(B) 사이에서 턴온/턴오프되는 스위치 회로에 있어서, 일단이 전원전압(VDD)과 연결된 제1 전류원(I1)과, 일단이 상기 제1 전류원의 타단과 연결된 제1 저항(R1)과, 각 게이트가 서로 접속되어 상기 제1 저항의 일단과 연결되고, 각 소오스가 서로 접속되어 상기 제1 저항의 타단과 연결되며, 각 드레인이 상기 제1 내지 제2 단자와 각각 연결된 제1 내지 제2 N형 LDMOS(Lateral Diffusion MOS)(MN1, MN2)와, 각 드레인이 상기 제1 내지 제2 단자와 각각 연결되고, 긱게이트가 서로 접속되며 각 소오스도 서로 접속된 제1 내지 제2 P형 LDMOS(MP1, MP2)와, 일단이 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 소오스와 연결된 제2 저항(R2) 및 일단이 상기 제2 저항의 타단과 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 게이트와 공통으로 연결되고, 타단이 접지전압(VSS)에 연결된 제2 전류원(I2)을 포함하는 것을 특징으로 한다.
여기서, 제 1 내지 제2 전류원은, 동일한 전류값을 가지며, 소정의 전류값(IB) 이상을 가지는 경우 스위치 회로가 턴온되는 것을 특징으로 한다.
바람직하게는, 제1 내지 제2 전류원은, 캐스코드(cascode) 형태로 구성된다.
또한, 제 1 내지 제2 저항 중 적어도 어느 하나는 가변 저항이며, 제1 내지 제2 저항은 동일한 저항값을 가지는 것이 바람직하다.
본 발명의 일 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, 전류원과 저항을 통해 LDMOS 소자의 게이트-소오스 전압(VGS)을 안정적으로 제어할 수 있는 장점이 있다.
또한, 본 발명의 일 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, N형 LDMOS와 P형 LDMOS를 상보적으로 사용함으로써, 스위치로서의 특성이 양 단자(A, B) 전압과 무관하게 유지되며, 전류원에 의해 발생되는 전류가 스위치 밖으로 흐르지 않고 내부에서 상쇄되는 장점이 있다.
도 1은 일반적인 LDMOS 소자의 단면도이다.
도 2는 입출력 이득을 조정하기 위해 집적회로(IC) 내부에서 스위치들(SW1,SW2)을 구현하는 경우 발생하는 문제점을 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 3은 본 발명의 제1 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다.
도 3을 참고하면, 본 발명의 제1 실시예에 따른 LDMOS 소자를 이용한 스위치 회로(100)는, 제1 단자(A)와 제2 단자(B) 사이에서 턴온/턴오프되는 스위치 회로로서, 제1 내지 제2 전류원(110, 120), 제1 저항(R1) 및 제1 내지 제2 N형 LDMOS(MN1, MN2)를 포함한다. 제1 단자(A)와 제2 단자(B) 사이에는 고전압, 예를 들면, 수십 V 내지 수백 V가 인가될 수 있다.
제1 전류원(110)은 일단이 전원전압(VDD)과 연결되고, 제1 저항(R1)은 일단이 제1 전류원(110)의 타단과 연결된다. 제1 내지 제2 N형 LDMOS(MN1, MN2)는 각 게이트가 서로 접속하여 제1 저항(R1)의 일단과 연결되고, 각 소오스가 서로 접속하여 제1 저항의 타단과 연결되며, 각 드레인은 스위치 회로의 양단자인 제1 내지 제2 단자(A, B)와 각각 연결된다. 제2 전류원(120)은 일단이 상기 제1 내지 제2 N형 LDMOS의 서로 접속된 소오스에 연결되고, 타단이 접지전압(VSS)과 연결된다.
제1 내지 제2 전류원(110,120)은 트랜지스터를 전류미러로 사용하는 형태를 포함하여 당업계에서 평균적인 지식을 가진 자에게 공지된 모든 형태를 포함하며, 바람직하게는, 출력 저항을 증가시키기 위해 캐스코드(cascode) 형태로 구성한다. 본 발명의 일 실시예에서는, 제1 전류원(110)은 소스 전류(source current, I1)를 제공하고, 제2 전류원(120)은 싱크 전류(sink current, I2)를 제공한다.
제1 저항(R1)은 필요에 따라 적절히 저항값을 변경할 수 있는 가변저항이 바람직하나. 이에 한정하지 않고 모든 형태의 저항을 포함한다. 또한 제1 내지 제2 N형 LDMOS(MN1, MN2)는 당업계에서 평균적인 지식을 가진 자에게 공지된 모든 형태를 포함한다. 제1 내지 제2 N형 LDMOS (MN1, MN2)는 N형 MOS와 드레인과 소스사이에 기생하는 다이오드로 등가화될 수 있다. 본 명세서에서는 설명의 편의를 위해 기생하는 다이오드는 도시하지 않았으나, 이와 같이 등가화될 수 있다는 것은 당업자에게 자명하다.
본 발명의 실시예에서는, 제1 내지 제2 전류원(110,120)을 통해 스위치 회로(100)의 턴온/턴오프를 제어한다. 즉 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류 값(IB) 이상을 가지는 경우 스위치 회로(100)가 턴온되며, 소정의 전류 값(IB) 이하인 경우 스위치 회로(100)가 턴오프되게 한다. 여기서, 소정의 전류 값(IB)은 제1 내지 제2 N형 LDMOS(MN1, MN2)를 턴온 시키는 게이트-소오스 전압(VGS)을 만들 수 있는 전류 값이다. 또한, 소스 전류(I1)와 싱크 전류(I2)는 같은 값을 가지는 것이 바람직하다.
먼저, 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류 값(IB) 이상이면, 소스 전류(I1)와 제1 저항(R1)에 의한 전압이 제1 내지 제2 N형 LDMOS(MN1, MN2)의 게이트에 인가되어 게이트 전압을 상승시킨다. 게이트 전압은 제1 단자(A)와 제2 단자(B) 사이 전압에 상응하여 제1전류원(110)을 제어함으로써 결정될 수 있다.
스위치 회로(100) 양단에 고전압이 인가되면, 제1 내지 제2 N형 LDMOS(MN1, MN2)의 게이트 전압이 고전압에 상응하여 상승되므로, 제1 내지 제2 N형 LDMOS(MN1, MN2)를 정상적으로 턴온시키는 게이트-소오스 전압(VGS)이 확보될 수 있다. 이 경우 본 실시예에 따른 스위치 회로(100)는 제1 단자(A)와 제2 단자(B) 사이에서 연결되어 턴온될 수 있다.
소스 전류(I1)는 턴온된 제1 내지 제2 N형 LDMOS(MN1, MN2)를 통해 각각 제1 내지 제2 단자(A, B)로 반분되어 흐를 수 있지만, 제2 전류원(120)에 의한 싱크전류(I2)가 소스전류(I1)와 동일하다면, 소스전류(I1)는 스위치 회로(100) 밖으로 흐르지 않고 제2 전류원(120)에 의해 내부에서 상쇄된다.
다음으로, 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이하이며, 제1 내지 제2 N형 LDMOS(MN1, MN2)가 턴오프되어 본 발명의 실시예에 따른 스위치 회로(100)는 제1 단자(A)와 제2 단자(B) 사이에서 턴오프된다.
여기서, 제1 내지 제2 전류원(110,120)뿐만 아니라 제1 저항(R1)값을 적절히 조절하여 제1 내지 제2 N형 LDMOS(MN1, MN2)의 게이트-소오스(VGS) 전압을 제어할 수 있고, 이를 통해 본 발명의 실시예에 따른 스위치 회로(100)를 턴온/턴오프할 수 있음은 상술한 설명과 도 3으로부터 자명하다.
도 4는 본 발명의 제2 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다. 여기서는, 도 3에 도시된 실시예와 동일한 구성 요소에는 동일한 부호를 병기한다.
도 4를 참고하면, 본 발명의 실시예에 따른 LDMOS 소자를 이용한 스위치 회로(200)는, 제1 단자(A)와 제2 단자(B) 사이에서 턴온/턴오프되는 스위치 회로로서, 제1 내지 제2 전류원(110, 120), 제1 저항(R1) 및 제1 내지 제2 P형 LDMOS(MP1, MP2)를 포함한다.
제1 전류원(110)은 일단이 전원전압(VDD)과 연결되고, 제1 내지 제2 P형 LDMOS(MP1, MP2)은 각 드레인이 상기 제1 내지 제2 단자(A, B)와 각각 연결되며, 각 소오스가 서로 접속되어 상기 제1 전류원(110) 타단과 연결된다. 제1 저항(R1)은 일단이 제1 내지 제2 P형 LDMOS(MP1, MP2)의 서로 접속된 소오스와 연결되고, 제2 전류원(120)는 일단이 상기 제1 저항(R1)의 타단과 상기 제1 내지 제2 P형 LDMOS(MP1, MP2)의 서로 접속된 게이트와 공통으로 연결되고, 타단이 접지전압(VSS)에 연결된다.
본 발명의 실시예에서는, 제1 내지 제2 전류원(110,120)을 통해 스위치 회로(200)의 턴온/턴오프를 제어한다. 즉 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이상을 가지는 경우 스위치 회로(200)가 턴온되며, 소정의 전류값(IB) 이하인 경우 스위치 회로(200)가 턴오프되게 한다. 여기서, 소정의 전류 값(IB)은 제1 내지 제2 P형 LDMOS(MP1, MP2)를 턴온 시키기 위한 게이트-소오스 전압(VGS)을 만들 수 있는 전류 값이다. 또한, 소스 전류(I1)와 싱크 전류(I2)는 같은 값을 가지는 것이 바람직하다.
먼저, 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이상을 가지는 경우, 싱크 전류(I2)와 제1 저항(R1)에 의한 전압이 제1 내지 제2 P형 LDMOS(MP1, MP2)를 턴온시킬 수 있는 게이트-소오스 전압(VGS)이 된다. 이 경우 본 발명의 스위치 회로는 제1 단자(A)와 제2 단자(B) 사이에서 턴온된다.
이때 소스 전류(I1)는 턴온된 제1 내지 제2 P형 LDMOS(MP1, MP2)를 통해 각각 제1 내지 제2 단자(A, B)로 반분되어 흘러 나갈 수도 있지만, 제2 전류원(120)에 의한 싱크전류(I2)가 소스전류(I1)와 동일하다면, 소스전류(I1)는 스위치 회로(200) 밖으로 흐르지 않고 내부에서 상쇄된다.
여기서, 제1 내지 제2 전류원(110,120)뿐만 아니라 제1 저항(R1)값을 적절히 조절하여 제1 내지 제2 P형 LDMOS(MP1, MP2)의 게이트-소오스(VGS) 전압을 제어할 수 있고, 이를 통해 본 발명의 실시예에 따른 스위치 회로를 턴온/턴오프할 수 있음은 상술한 설명과 도 4로부터 자명하다.
도 5는 본 발명의 제3 실시예에 따른 LDMOS 소자를 이용한 스위치 회로를 나타내는 도면이다. 여기서는, 도 3에 도시된 실시예와 동일한 구성 요소에는 동일한 부호를 병기한다.
도 5를 참고하면, 본 발명의 제3 실시예에 따른 LDMOS 소자를 이용한 스위치 회로(300)는, 제1 단자(A)와 제2 단자(B) 사이에서 턴온/턴오프되는 스위치 회로로서, 제1 내지 제2 전류원(110, 120), 제1 내지 제2 저항(R1, R2), 제1 내지 제2 N형 LDMOS(MN1, MN2) 및 제1 내지 제2 P형 LDMOS(MP1, MP2)를 포함한다.
제1 전류원(110)은 일단이 전원전압(VDD)과 연결되고, 제1 저항(R1)은 일단이 제1 전류원(110)의 타단과 연결된다. 제1 내지 제2 N형 LDMOS(MN1, MN2)는 각 게이트가 서로 접속하여 제1 저항(R1)의 일단과 연결되고, 각 소오스가 서로 접속하여 제1 저항의 타단과 연결되며, 각 드레인은 스위치 회로의 양단자인 제1 내지 제2 단자(A, B)와 각각 연결된다. 제1 내지 제2 P형 LDMOS(MP1, MP2)는 각 드레인이 제1 내지 제2 단자(A, B)에 각각 연결되고, 게이트와 소오스가 서로 접속되어 있다. 제2 저항은(R2)은 일단이 서로 접속된 제1 내지 제2 P형 LDMOS(MP1, MP2)의 소오스와 연결되고, 제2 전류원(120)은 일단이 제2 저항(R2)의 타단과 서로 접속된 제1 내지 제2 P형 LDMOS(MP1, MP2)의 게이트와 공통으로 연결되며, 타단이 접지전압(VSS)과 연결된다.
여기서, 제1 저항(R1) 및 제2 저항(R2) 중 적어도 어느 하나는 필요에 따라 적절히 저항값을 변경할 수 있는 가변저항이 바람직하나. 이에 한정하지 않고 모든 형태의 저항을 포함한다. 또한 제1 내지 제2 N형 LDMOS(MN1, MN2)와 제1 내지 제2 P형 LDMOS(MP1, MP2)는 당업계에서 평균적인 지식을 가진 자에게 공지된 모든 형태를 포함하며, 제1 내지 제2 N형 LDMOS(MN1, MN2)는 N형 MOS와 드레인과 소스사이에 기생하는 다이오드로 등가화될 수 있고, 제1 내지 제2 P형 LDMOS(MP1, MP2)는 P형 MOS와 드레인과 소스사이에 기생하는 다이오드로 등가화될 수 있다. 본 명세서에서는 설명의 편의를 위해 기생하는 다이오드는 도시하지 않았으나, 이와 같이 등가화될 수 있다는 것은 당업자에게 자명하다.
도 5에 도시된 실시예에서는, 도 3과 도 4에 도시된 실시예와 마찬가지로, 제1 내지 제2 전류원(110,120)을 통해 스위치의 턴온/턴오프를 제어할 수 있다. 즉 제1 내지 제2 전류원(110,120)에 의한 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이상을 가지는 경우 스위치 회로(300)가 턴온되며, 소정의 전류값(IB) 이하인 경우 스위치 회로(300)가 턴오프된다. 여기서, 소정의 전류 값(IB)은 제1 내지 제2 P형 LDMOS(MP1, MP2)를 턴온시키는 게이트-소오스 전압(VGS)을 만들 수 있는 전류 값이다. 또한, 소스 전류(I1)와 싱크 전류(I2)는 같은 값을 가지는 것이 바람직하다.
먼저, 제1 내지 제2 전류원(110,120)에 의한 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이상인 경우, 소스 전류(I1)와 제1 저항(R1)에 의한 전압이 제1 내지 제2 N형 LDMOS(MN1, MN2)를 턴온시킬 수 있는 게이트-소오스 전압(VGS)이 되고, 싱크 전류(I2)와 제2 저항(R2)에 의한 전압이 제1 내지 제2 P형 LDMOS(MP1, MP2)를 턴온시킬 수 있는 게이트-소오스 전압(VGS)이 된다. 이 경우 본 발명의 실시예에 따른 스위치 회로는 제1 단자(A)와 제2 단자(B) 사이에서 턴온된다.
이때 소스 전류(I1)는 턴온된 제1 내지 제2 N형 LDMOS(MN1, MN2)를 통해 각각 제1 내지 제2 단자(A, B)로 반분되어 흐르지만, 제2 전류원(120)에 의한 싱크전류(I2)가 소스전류(I1)와 동일하다면, 소스전류(I1)는 스위치 밖으로 흐르지 않고 턴온된 제1 내지 제2 P형 LDMOS(MP1, MP2)를 통해 다시 합쳐져 제2 전류원에 의해 내부에서 상쇄된다.
다음으로, 제1 내지 제2 전류원(110,120)에 의한 소스 전류(I1)와 싱크 전류(I2)가 소정의 전류값(IB) 이하인 경우 각 LDMOS(MN1, MN2, MP1, MP2)는 턴오프되고 본 발명의 실시예에 따른 스위치 회로(300)는 제1 단자(A)와 제2 단자(B) 사이에서 턴오프된다.
여기서, 제1 내지 제2 전류원(110,120)뿐만 아니라 제1 내지 제2 저항(R1, R2)값을 적절히 조절하여 각 LDMOS(MN1, MN2, MP1, MP2)의 게이트-소오스(VGS) 전압을 제어하고, 이를 통해 본 발명의 실시예에 따른 스위치 회로(300)를 턴온/턴오프할 수 있음은 상술한 설명과 도 5로부터 자명하다.
이와 같이 도 5에 도시된 본 발명에 따른 스위치 회로(300)는 도 3과 도 4에 도시된 스위치 회로(100, 200)와는 달리 N형 LDMOS와 P형 LDMOS을 상보적으로 사용한다. 이를 통해 스위치로서의 특성이 양 단자(A, B) 전압과 무관하게 유지될 수 있으며, 전류원에 의해 발생되는 전류가 스위치 밖으로 흐르지 않고 내부에서 상쇄될 수 있다.
본 실시예에 따른 LDMOS 소자를 이용한 스위치 회로는, 전력 집적회로(Power IC) 내부에서 고전압, 예를 들면, 수십 V 내지 수백 V가 인가되는 단자 사이에 배치되어 구현되어 될 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (6)

  1. 제1 단자와 제2 단자 사이에서 턴온/턴오프되는 스위치 회로에 있어서,
    일단이 전원전압과 연결된 제1 전류원;
    일단이 상기 제1 전류원의 타단과 연결된 제1 저항;
    각 게이트가 서로 접속되어 상기 제1 저항의 일단과 연결되고, 각 소오스가 서로 접속되어 상기 제1 저항의 타단과 연결되며, 각 드레인이 상기 제1 내지 제2 단자와 각각 연결된 제1 내지 제2 N형 LDMOS; 및
    일단이 상기 제1 내지 제2 N형 LDMOS의 서로 접속된 소오스에 연결되고, 타단이 접지전압과 연결된 제2 전류원;을 포함하는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로.
  2. 제1 단자와 제2 단자 사이에서 턴온/턴오프되는 스위치 회로에 있어서,
    일단이 전원전압과 연결된 제1 전류원;
    각 드레인이 상기 제1 내지 제2 단자와 각각 연결되고, 각 소오스가 서로 접속되어 상기 제1 전류원 타단과 연결되며, 각 게이트가 서로 접속된 제1 내지 제2 P형 LDMOS;
    일단이 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 소오스와 연결된 제1 저항; 및
    일단이 상기 제1 저항의 타단과 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 게이트와 공통으로 연결되고, 타단이 접지전압에 연결된 제2 전류원;을 포함하는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로.
  3. 제1 단자와 제2 단자 사이에서 턴온/턴오프되는 스위치 회로에 있어서,
    일단이 전원전압과 연결된 제1 전류원;
    일단이 상기 제1 전류원의 타단과 연결된 제1 저항;
    각 게이트가 서로 접속되어 상기 제1 저항의 일단과 연결되고, 각 소오스가 서로 접속되어 상기 제1 저항의 타단과 연결되며, 각 드레인이 상기 제1 내지 제2 단자와 각각 연결된 제1 내지 제2 N형 LDMOS;
    각 드레인이 상기 제1 내지 제2 단자와 각각 연결되고, 각 게이트가 서로 접속되며 각 소오스도 서로 접속된 제1 내지 제2 P형 LDMOS;
    일단이 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 소오스와 연결된 제2 저항; 및
    일단이 상기 제2 저항의 타단과 상기 제1 내지 제2 P형 LDMOS의 서로 접속된 게이트와 공통으로 연결되고, 타단이 접지전압에 연결된 제2 전류원; 을 포함하는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제 1 내지 제2 전류원은, 동일한 전류값을 가지는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로.
  5. 제 4 항에 있어서,
    상기 제1 내지 제2 전류원이, 소정의 전류값 이상을 가지는 경우 스위치 회로가 턴온되는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로.
  6. 제 1 항 내지 제 3 항 중 어느 하나의 항에 기재된 스위치 회로는,
    집적회로(IC) 내부에서 구현되는 것을 특징으로 하는 LDMOS 소자를 이용한 스위치 회로
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975948B2 (en) * 2012-11-15 2015-03-10 Texas Instruments Incorporated Wide common mode range transmission gate
KR102044629B1 (ko) * 2018-05-09 2019-11-13 광운대학교 산학협력단 낮은 온-저항을 갖는 cmos 스위치
KR102399472B1 (ko) * 2022-03-07 2022-05-18 단암시스템즈 주식회사 On 저항이 일정한 스위칭 회로 및 이를 포함하는 매트릭스 스위치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237744A (ja) * 2001-02-08 2002-08-23 Hioki Ee Corp Ｆｅｔスイッチおよびオートゼロ補正回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926074A (en) 1987-10-30 1990-05-15 North American Philips Corporation Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor
US7569883B2 (en) * 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device
JP5237842B2 (ja) * 2009-01-29 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237744A (ja) * 2001-02-08 2002-08-23 Hioki Ee Corp Ｆｅｔスイッチおよびオートゼロ補正回路

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