JP2004364280A - 線形および飽和領域で動作可能なパワーｍｏｓｆｅｔ用電流センス - Google Patents

Abstract

【課題】 パワーＭＯＳＦＥＴの線形および飽和の両方の動作領域でパワーＭＯＳＦＥＴを流れる電流をセンスする電流センス回路を提供する。
【解決手段】 電流センス回路は、パワーＭＯＳＦＥＴに結合しパワーＭＯＳＦＥＴの飽和動作領域でパワーＭＯＳＦＥＴを流れる電流をセンスする第１回路と、パワーＭＯＳＦＥＴに結合しＭＯＳＦＥＴの線形動作領域でＭＯＳＦＥＴを流れる電流をセンスする第２回路とを備える。
【選択図】 図１

Description

本発明は、パワーＭＯＳＦＥＴに関し、特に、パワーＭＯＳＦＥＴを流れる電流が、ＭＯＳＦＥＴ動作の線形領域および飽和領域の両方でセンスされることを可能にする、パワーＭＯＳＦＥＴ用電流センス回路に関する。

現在のところ、パワーＭＯＳＦＥＴが飽和領域にある時、すなわちそのドレイン−ソース電圧が約３〜４ボルトよりも低い時に、パワーＭＯＳＦＥＴを流れるドレイン−ソース電流をセンスする、パワーＭＯＳＦＥＴ用電流センス構造を設けることは知られている。ドレイン−ソース電圧が約３〜４ボルトよりも高い時には、ＭＯＳＦＥＴはいわゆる線形領域で動作している。現在までのところ、パワーＭＯＳＦＥＴが線形領域や飽和領域のいずれで動作している時においても、それら電流をセンスする電流センス回路はまだ提供されていない。

本発明の目的は、飽和および線形の両方の動作領域においてパワーＭＯＳＦＥＴの電流をセンスできるパワーＭＯＳＦＥＴ用電流センス回路を提供することにある。

本発明の上記目的およびその他の目的は、パワーＭＯＳＦＥＴの線形および飽和の両方の動作領域でパワーＭＯＳＦＥＴを流れる電流をセンスする回路によって達成される。この回路は、パワーＭＯＳＦＥＴに連結してパワーＭＯＳＦＥＴの飽和動作領域でパワーＭＯＳＦＥＴを流れる電流をセンスする第１の回路と、パワーＭＯＳＦＥＴに連結してパワーＭＯＳＦＥＴの線形動作領域でパワーＭＯＳＦＥＴを流れる電流をセンスする第２の回路とを具備する。

本発明のその他の特徴および利点は、添付図面を参照する本発明の以下の詳細な説明から明らかとなるであろう。

本発明は、図面を参照して、以下の説明欄においてさらに詳細に説明される。

図面を参照すると、図１はパワーＭＯＳＦＥＴ２０を図示している。このパワーＭＯＳＦＥＴ２０は、負荷電流を導通させる１つまたは複数のメインＭＯＳＦＥＴセル２０Ａと、はるかに低レベル（例えばメインＭＯＳＦＥＴ電流の１０，０００分の１の電流）で、かつそのメインＭＯＳＦＥＴ電流に比例する（この場合、１／１０，０００倍の）電流を通す１つまたは複数の電流センスセル２０Ｂとを備える。２つの電流センス回路が設けられており、その第１の回路１０は飽和領域で電流をセンスし、その第２の回路１００は線形領域で電流をセンスする。センスされた電流は、その都度、抵抗ＲＤＧの両端の電圧として検出される。

図２を参照すると、飽和動作領域で電流をセンスする図１の第１の回路１０の構成が示されている。特に、図示の回路は、パワーＭＯＳＦＥＴのドレイン−ソース電圧が約３〜４ボルトよりも低い時に動作する。パワーＭＯＳＦＥＴは２０で示され、１つまたは複数のメインＭＯＳＦＥＴセル２０Ａおよび１つまたは複数の電流センスセル２０Ｂを含む。負荷電流Ｉ Ｌｏａｄが図示のように負荷を流れる。センス電流ｉｓｅｎｓが、増幅器２２の反転入力に供給される。パワーＭＯＳＦＥＴのソースが、増幅器２２の非反転入力に与えられる。増幅器２２には、正負の電源ＶｄｄおよびＶｓｓ２が供給される。増幅器２２の出力はＦＥＴ２４（この場合、Ｐチャネルデバイス２４）に供給される。デバイス２４のドレインが診断出力負荷、例えば抵抗Ｒｄｇに接続される。抵抗Ｒｄｇを流れる電流は負荷を流れる電流Ｉｌｏａｄに比例し、抵抗Ｒｄｇの両端の電圧はその負荷電流Ｉ ｌｏａｄに比例する。

この回路は以下のように動作する。メインＭＯＳＦＥＴセル２０ＡのＶｄｓが約３〜４ボルトよりも低い時に、増幅器２２は電源Ｖｓｓ２とドレイン電圧Ｖｄｄの間にバイアスされているため、増幅器２２は、パワーＭＯＳＦＥＴのドレイン−ソース電圧が約３〜４ボルトよりも低い場合にのみ出力を供給する。したがって、抵抗Ｒｄｇを流れる電流は、パワーＭＯＳＦＥＴがオンである時にのみ、負荷を流れる電流の尺度となり、ＭＯＳＦＥＴがそのアクティブクランプ段階（active clamp stage）にある時には、またはターンオンもしくはターンオフ中の時には、すなわちＭＯＳＦＥＴがそのいわゆる線形モードにあり、ドレイン−ソース電圧が３〜４ボルトを超える時には、抵抗Ｒｄｇを流れる電流は負荷を流れる電流の尺度とはならない。

増幅器２２は、電流センスセル２０Ｂからの電流のシンク（流れ込み側）となるために、反転入力における電圧、すなわち電圧Ｖ_{ｉｓｅｎｓ}は、非反転入力における電圧Ｖｓに等しい。ひとたび反転入力および非反転入力における電圧が等しくなると、電流センスセル２０Ｂの両端の電圧は、メインパワートランジスタの電圧Ｖｄｓに等しくなる。したがって、電流Ｉｓｅｎｓは、メイントランジスタセル２０Ａに対する電流センスセル２０Ｂ内のセルの比で、メインＭＯＳＦＥＴセル２０Ａの電流に比例する。例えば、その比は１／１０，０００である。したがって、増幅器２２は、その増幅器２２の反転入力における電圧が、その増幅器２２の非反転入力における電圧に追従するように、ＰチャネルＭＯＳデバイス２４をドライブ（駆動）する。増幅器２２の反転入力に接続されたデバイス２４のソースは、電流Ｉｓｅｎｓのシンクとなる。デバイス２４を流れる電流、したがって抵抗Ｒｄｇを流れる電流が追随し、抵抗Ｒｄｇの両端の電圧は、ＭＯＳデバイス２０Ａがその飽和動作モードにある時、すなわちＶｄｓが約３〜４ボルト以下である時に、ＭＯＳデバイス２０Ａの電流の尺度となる。増幅器２２は、Ｖｓｓ２とドレイン電圧の間にバイアスされるため、電圧Ｖｄｓが約３〜４ボルトよりも低い時に、すなわちパワーＭＯＳＦＥＴがその飽和動作領域にある時にのみ、診断出力を送出する。Ｖｄｓが約３〜４ボルトを超える時には、その増幅器２２の出力はゼロである。

図３は、パワーＭＯＳＦＥＴがその線形動作領域にある時、例えばオンまたはオフに切り替わっている時でＶｄｓが約３〜４ボルトよりも高い時に、パワーＭＯＳＦＥＴを流れる電流をセンスする、パワーＭＯＳＦＥＴに連結した第２の回路１００の構成を示す。抵抗１０１はパワーＭＯＳＦＥＴの１つまたは複数の電流センスセル２０Ｂに直列に接続する。別の抵抗１０３は、抵抗１０１と共に電流分割器（current divider）を構成する。第１および第２のＭＯＳＦＥＴ１０５及び１０７とで、電流ミラー構成を備える。電流源１０９がこの電流ミラー構成に接続する。第３の抵抗１１１がトランジスタ（ＭＯＳＦＥＴ）１０７のソースに接続し、抵抗１０３を流れる電流を所定の比でミラー（映し出し）する。

増幅器１２２の反転入力が、第１の抵抗Ｒと直列に結合した電流源１２４によって与えられる電圧基準（voltage reference）を受けるように結合する。増幅器１２２の非反転入力は、トランジスタ１０７のドレインに結合し、かつ第２の抵抗Ｒを通じてメインパワーＭＯＳＦＥＴのドレイン電位Ｖｄｄに結合する。増幅器１２２の出力は、第１および第２のＰチャネルデバイス１２６および１２８に結合する。Ｐチャネルデバイス１２６および１２８のゲートは互いに結合し、それらのソースはメインパワーＭＯＳＦＥＴのドレイン電位Ｖｄｄに接続される。デバイス１２６のドレインはトランジスタ１０７のソースに結合し、第２デバイス１２８のドレインは、グラウンドへの抵抗ＲＤＧに結合した診断出力に結合する。

さらに、デバイス１２６および１２８は、デバイスを流れる電流の比が図示のような所定の比（例えば１対６０の比）になるように備えられる。

この回路は以下のように動作する。

おおよその抵抗１１１に対する抵抗１０３の抵抗値の比で、電流ｉ２は電流ｉ１比例する。トランジスタ１０５と１０７の電流ミラー構成により、抵抗１１１を流れる電流（これはｉ２にほぼ等しい）は、おおよそ、電流ｉ１にＲ１０３／Ｒ１１１を乗じたものとなる。図示の実施形態では、Ｒ１０３は１５０オーム（ohms）であり、Ｒ１１１は４３００オームである。デバイス１２８と１２６の間の電流比により、電流ＩＤＧは電流ｉ２の６０倍、すなわちＲ１０３／Ｒ１１１×ｉ１の６０倍にほぼ等しい。図示の実施形態では、これはおよそ第１の抵抗Ｒ１を流れる電流の２倍である。この２の係数の理由は、抵抗１０３の両端の電圧降下が大きく、電流Ｉ Ｌｏａｄに対する電流ｉ１の比に影響を与えるからである。この２の係数は、電流Ｉ ｓｅｎｓからソースへのオフセット効果をほとんど補正する。線形モードおよび飽和モードの期間中に同じ比にすることは、抵抗１１１の値を変えてみることによって達成することができる。安定性を高めるため、ＩＤＧは開ループでドライブされる。抵抗１０１は、その抵抗値が抵抗１０３の抵抗値に比べて相対的に高いためにほとんど影響を及ぼさず、ダイ（dies）の接続が切れる時の静電放電を防御する。

負荷への電流が増大すると、電流Ｉ ｓｅｎｓも増大する。というのは、電流センスセル２０Ｂが、ドレイン−ソース接続の両端の並列抵抗１０１および１０３と直列に接続されているからである。抵抗１０１の両端の電圧、したがって抵抗１０３の両端の電圧も同様に上昇し、デバイス１０７によってミラーされているデバイス１０５を流れる電流が増大する。トランジスタ１０７を流れる電流が増大すると、増幅器１２２の非反転入力における電圧が低下し、増幅器１２２の出力を負にドライブ（駆動）するとともに、トランジスタ１２６および１２８を正にバイアスして、電流ｉ２およびＩＤＧが増大する。電流ｉ２が増大すると、トランジスタ１０７および１０５の電流が減少して、増幅器１２２の入力における電圧が再び等しくなるまで、増幅器１２２の非反転入力の電圧レベルが低下する。こうして、抵抗ＲＤＧの両端の電圧は、メインパワーＭＯＳＦＥＴ２０Ａを流れる電流に比例する。

パワーＭＯＳＦＥＴの両端のＶｄｓが約３〜４ボルトを下回る場合には、図２のセンス回路１０がＩｓｅｎｓからの電流をセンスするため、Ｉｓｅｎｓ−ｓｋ（ソース）電圧差が０ボルトになる。したがって、抵抗１０１および１０３の両端の電圧が０になるため、トランジスタ１０５および１０７がオフになる。これにより電流ｉ２が０に降下するため、図３の回路１００の出力が止まり、その結果として図２の回路１０が、ＭＯＳＦＥＴの飽和動作領域における電流に比例する出力を生成する。

Ｖｄｓが約３〜４ボルトを上回る時には、すなわちパワーＭＯＳＦＥＴが線形領域にある時には、図２の増幅器２２は、バイアスがＶｄｄとＶｓｓ２の間にあるため出力が止まり、図３の回路が出力を供給する（線形領域）。

したがって、図２および図３に示す２つの回路が協働し、パワーＭＯＳＦＥＴの両端の電圧が約３〜４ボルト以下であり、パワーＭＯＳＦＥＴが飽和領域で動作している時には図２の回路が出力を生成し、その電圧が３〜４ボルトよりも高く、パワーＭＯＳＦＥＴが線形動作領域にある時には図３の回路が動作する。

以上、本発明について、その特定の実施形態に関して説明したが、当業者には、他の多くの変形および変更ならびに他の用途は明らかであろう。したがって、本発明は、本明細書の特定の開示によってではなく、特許請求の範囲のみによって限定されるべきである。

線形領域および飽和領域の両方でＭＯＳＦＥＴのドレイン−ソース電流をセンスする回路を含むパワーＭＯＳＦＥＴを示す図である。 飽和動作領域でパワーＭＯＳＦＥＴのドレイン−ソース電流をセンスする図１の回路の一部を示す図である。 線形動作領域でパワーＭＯＳＦＥＴのドレイン−ソース電流をセンスする図１の回路の一部を示す図である。

符号の説明

１０ 第１の回路
２０ パワーＭＯＳＦＥＴ
２０Ａ メインＭＯＳＦＥＴ
２０Ｂ 電流センスセル
２２ 増幅器
２４ Ｐチャネルデバイス（ＦＥＴ）
１００ 第２の回路
１０１ 抵抗
１０３ 抵抗
１０５ 第１のＭＯＳＦＥＴ
１０７ 第２のＭＯＳＦＥＴ
１０９ 電流源
１１１ 第３の抵抗
１２２ 増幅器
１２４ 電流源
１２６ Ｐチャネルデバイス
１２８ Ｐチャネルデバイス

Claims (12)

1. パワーＭＯＳＦＥＴを流れる電流を、該パワーＭＯＳＦＥＴの線形および飽和の両方の動作領域でセンスする電流センス回路であって、
   前記パワーＭＯＳＦＥＴに結合し、該パワーＭＯＳＦＥＴの飽和動作領域で該パワーＭＯＳＦＥＴを流れる電流をセンスする第１回路と、
   前記パワーＭＯＳＦＥＴに結合し、該ＭＯＳＦＥＴの線形動作領域で該ＭＯＳＦＥＴを流れる電流をセンスする第２回路と
   を備えたことを特徴とする電流センス回路。
2. 前記第１回路は前記パワーＭＯＳＦＥＴのドレイン−ソース電圧が特定電圧以下であることに応答し、前記第２回路は前記パワーＭＯＳＦＥＴのドレイン−ソース電圧が該特定電圧以上であることに応答することを特徴とする請求項１に記載の回路。
3. 前記特定電圧が約３〜４ボルトであることを特徴とする請求項２に記載の回路。
4. 前記パワーＭＯＳＦＥＴが、負荷電流が流れるメインセルと電流センスセルとを含み、前記第１回路が、前記メインセルおよび前記電流センスセルに結合し、第１および第２電源を有する増幅器を備えることにより、前記第１回路は前記特定電圧以下のパワーＭＯＳＦＥＴドレイン−ソース電圧に応答し、該増幅器は、抵抗を越えて出力を供給し、それにより該抵抗の両端の電圧が前記パワーＭＯＳＦＥＴメインセルの電流に比例することを特徴とする請求項２に記載の回路。
5. 前記増幅器の出力が、別のトランジスタの制御電極に接続され、該別のトランジスタの主電極が前記抵抗に直列に接続されていることを特徴とする請求項４に記載の回路。
6. 前記電流センスセルの両端の電圧降下が前記パワーＭＯＳＦＥＴのメインセルの両端の電圧降下に等しくなるように、前記増幅器が前記別のトランジスタをドライブ（駆動）することを特徴とする請求項５に記載の回路。
7. 前記第２回路が、前記電流センスセルと直列に結合した抵抗と、該抵抗に結合し電流ミラー出力を供給する電流ミラーとを備えることにより、該電流ミラー出力により得られる電流が前記電流センスセルを流れる電流に比例し、さらに前記電流ミラー出力に結合するとともに基準電圧に結合した増幅器を備え、該増幅器が前記電流ミラーからの電流に比例するとともに前記パワーＭＯＳＦＥＴのメインセルの電流に比例する出力を生成することを特徴とする請求項１に記載の回路。
8. 前記第２回路の増幅器が別のトランジスタに結合し、該別のトランジスタが抵抗と直列に結合し、該抵抗の両端に、前記パワーＭＯＳＦＥＴのメインセルを流れる電流に比例する電圧が生じることを特徴とする請求項７に記載の回路。
9. 前記第２回路が第１および第２トランジスタをさらに備え、該第１および第２トランジスタの制御電極が前記増幅器の出力に結合し、該第１トランジスタは前記増幅器にフィードバック信号を供給するために前記電流ミラーに結合し、該第２トランジスタは抵抗に結合し、該抵抗の両端に、前記パワーＭＯＳＦＥＴのメインセルの電流に比例する電圧が生じることを特徴とする請求項７に記載の回路。
10. 前記第２トランジスタが開ループで前記抵抗に結合していることを特徴とする請求項９に記載の回路。
11. 前記第１および第２トランジスタの電流の比があらかじめ設定されていることを特徴とする請求項９に記載の回路。
12. 前記第１回路の増幅器は、前記パワーＭＯＳＦＥＴのドレイン−ソース電圧が特定レベルよりも低い時に出力を供給し、該ドレイン−ソース電圧が該特定レベルよりも高い時には出力の供給を停止するようにバイアスされ、前記第２回路の増幅器は、前記ドレイン−ソース電圧が前記特定レベルよりも高い時に出力を供給し、前記ドレイン−ソース電圧が前記特定レベルよりも低い時には出力の供給を停止するように動作することを特徴とする請求項１に記載の回路。
    

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