JPH10332751A - 異常電流検出回路およびそれを用いた負荷駆動回路 - Google Patents
異常電流検出回路およびそれを用いた負荷駆動回路Info
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- JPH10332751A JPH10332751A JP9141239A JP14123997A JPH10332751A JP H10332751 A JPH10332751 A JP H10332751A JP 9141239 A JP9141239 A JP 9141239A JP 14123997 A JP14123997 A JP 14123997A JP H10332751 A JPH10332751 A JP H10332751A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch
Abstract
(57)【要約】
【課題】 出力トランジスタに流れる異常な過電流を検
出する異常電流検出回路の検出精度が製造のバラツキに
より向上するに限界があったが、製造のバラツキの影響
の無いものとする。 【解決手段】 出力トランジスタＱ1 と特性相似な第２
のトランジスタＱ2 のソース端子を接地しゲート端子を
電源Ｖccに接続して常時ＯＮ状態とし、そのドレイン端
子に定電流源３より異常とする電流に対応した定電流を
注入する。そして出力トランジスタＱ1 のドレイン端子
Ｏutとソース端子間を出力トランジスタＱ1 と同時にＯ
Ｎ−ＯＦＦする第３のトランジスタＱ3 と出力トランジ
スタＱ1と逆にＯＮ−ＯＦＦする第４のトランジスタＱ4
との直列接続回路で結び、第２のトランジＱ2 のドレ
イン端子点Ｂと第３，第４のトランジスタの接続点Ａと
の電圧を比較回路１で比較する。
出する異常電流検出回路の検出精度が製造のバラツキに
より向上するに限界があったが、製造のバラツキの影響
の無いものとする。 【解決手段】 出力トランジスタＱ1 と特性相似な第２
のトランジスタＱ2 のソース端子を接地しゲート端子を
電源Ｖccに接続して常時ＯＮ状態とし、そのドレイン端
子に定電流源３より異常とする電流に対応した定電流を
注入する。そして出力トランジスタＱ1 のドレイン端子
Ｏutとソース端子間を出力トランジスタＱ1 と同時にＯ
Ｎ−ＯＦＦする第３のトランジスタＱ3 と出力トランジ
スタＱ1と逆にＯＮ−ＯＦＦする第４のトランジスタＱ4
との直列接続回路で結び、第２のトランジＱ2 のドレ
イン端子点Ｂと第３，第４のトランジスタの接続点Ａと
の電圧を比較回路１で比較する。
Description
【０００１】
【発明の属する技術分野】この発明は出力トランジスタ
を含めて半導体集積回路構成された負荷駆動回路の出力
トランジスタがＦＥＴでドレイン端子を出力端子とし外
部電源との間に接続した負荷に流れる電流をＯＮ−ＯＦ
Ｆ制御するものにおいて、出力トランジスタに流れる異
常電流を検出する回路に関し、詳しくは製造による検出
電流値のバラツキを小さくする回路に関する。
を含めて半導体集積回路構成された負荷駆動回路の出力
トランジスタがＦＥＴでドレイン端子を出力端子とし外
部電源との間に接続した負荷に流れる電流をＯＮ−ＯＦ
Ｆ制御するものにおいて、出力トランジスタに流れる異
常電流を検出する回路に関し、詳しくは製造による検出
電流値のバラツキを小さくする回路に関する。
【０００２】
【従来の技術】従来の負荷駆動回路における異常電流検
出回路の例を説明する。図５は従来の負荷駆動回路を示
す回路図である。制御回路１は回路電源Ｖccに基づき動
作して、比較回路２よりの信号がロウ（以下Ｌと略す）
のときは入力端子Ｉn に与えられる入力信号に応じた信
号を出力して出力トランジスタＱ１のゲート端子に与え
ることにより出力トランジスタＱ1 をＯＮ−ＯＦＦ制御
し、比較回路２よりの信号がハイ（以下Ｈと略す）にな
ると入力信号によらずＬを出力し出力トランジスタＱ1
をＯＦＦとする。
出回路の例を説明する。図５は従来の負荷駆動回路を示
す回路図である。制御回路１は回路電源Ｖccに基づき動
作して、比較回路２よりの信号がロウ（以下Ｌと略す）
のときは入力端子Ｉn に与えられる入力信号に応じた信
号を出力して出力トランジスタＱ１のゲート端子に与え
ることにより出力トランジスタＱ1 をＯＮ−ＯＦＦ制御
し、比較回路２よりの信号がハイ（以下Ｈと略す）にな
ると入力信号によらずＬを出力し出力トランジスタＱ1
をＯＦＦとする。
【０００３】出力トランジスタＱ1 はＮチャンネルＭＯ
ＳＦＥＴでソース端子は接地され、ドレイン端子は出力
端子Ｏutとなり負荷ＲO を介して外部電源に接続され
る。そして、出力トランジスタＱ1 にはそれと特性相似
な（チャンネル幅当たりの特性が等しい）電流検出トラ
ンジスタＱ2 がドレイン端子及びゲート端子をそれぞれ
共通接続される。電流検出トランジスタＱ2 のソース端
子は電流検出抵抗Ｒｓを介して接地され、電流検出抵抗
Ｒｓはできるだけ小さな抵抗値とされ２個のトランジス
タはミラー構成される。
ＳＦＥＴでソース端子は接地され、ドレイン端子は出力
端子Ｏutとなり負荷ＲO を介して外部電源に接続され
る。そして、出力トランジスタＱ1 にはそれと特性相似
な（チャンネル幅当たりの特性が等しい）電流検出トラ
ンジスタＱ2 がドレイン端子及びゲート端子をそれぞれ
共通接続される。電流検出トランジスタＱ2 のソース端
子は電流検出抵抗Ｒｓを介して接地され、電流検出抵抗
Ｒｓはできるだけ小さな抵抗値とされ２個のトランジス
タはミラー構成される。
【０００４】そして、電流検出抵抗Ｒｓと電流検出トラ
ンジスタＱ2 との接続点の電圧が基準電圧Ｖrfe と比較
回路２で比較され、高ければ比較回路２はＨを、低けれ
ばＬを出力する。
ンジスタＱ2 との接続点の電圧が基準電圧Ｖrfe と比較
回路２で比較され、高ければ比較回路２はＨを、低けれ
ばＬを出力する。
【０００５】ここで電流検出抵抗Ｒｓ，電流検出トラン
ジスタＱ2 および比較回路２が異常電流検出回路を構成
する。そして、負荷ＲO や外部電源が正常で出力トラン
ジスタＱ1 に正常な電流が流れているとき電流検出トラ
ンジスタＱ2 にはミラー比で対応した電流が流れ、それ
に対応した電圧が電流検出抵抗Ｒｓと電流検出トランジ
スタＱ2 との接続点に生ずる。負荷ＲO や外部電源が異
常で出力トランジスタＱ1 に流れる電流が大きくなれば
この点の電圧も大きくなる。したがって、異常と判断す
る電流値に対応したこの点の電圧値を基準電圧Ｖref と
して設定しておけば比較回路２は出力トランジスタＱ1
の電流が異常に大きい時はＨを出力する。その信号によ
り制御回路１は出力トランジスタＱ1 のゲート電圧をＬ
とし、出力トランジスタＱ1 を遮断するように保護回路
が構成される。
ジスタＱ2 および比較回路２が異常電流検出回路を構成
する。そして、負荷ＲO や外部電源が正常で出力トラン
ジスタＱ1 に正常な電流が流れているとき電流検出トラ
ンジスタＱ2 にはミラー比で対応した電流が流れ、それ
に対応した電圧が電流検出抵抗Ｒｓと電流検出トランジ
スタＱ2 との接続点に生ずる。負荷ＲO や外部電源が異
常で出力トランジスタＱ1 に流れる電流が大きくなれば
この点の電圧も大きくなる。したがって、異常と判断す
る電流値に対応したこの点の電圧値を基準電圧Ｖref と
して設定しておけば比較回路２は出力トランジスタＱ1
の電流が異常に大きい時はＨを出力する。その信号によ
り制御回路１は出力トランジスタＱ1 のゲート電圧をＬ
とし、出力トランジスタＱ1 を遮断するように保護回路
が構成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
異常電流検出回路によれば、異常と検出される電流の下
限値の精度は電流検出抵抗の精度に依存するが抵抗の製
造によるバラツキを小さくするには限界があり、従って
異常電流検出回路の精度向上に限界があった。そこでこ
の発明は製造のバラツキによる検出限界値のバラツキを
小さくした異常電流検出回路を提供する。
異常電流検出回路によれば、異常と検出される電流の下
限値の精度は電流検出抵抗の精度に依存するが抵抗の製
造によるバラツキを小さくするには限界があり、従って
異常電流検出回路の精度向上に限界があった。そこでこ
の発明は製造のバラツキによる検出限界値のバラツキを
小さくした異常電流検出回路を提供する。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、この発明はソース端子を接地しドレイン端子を出
力端子として負荷を介して外部電源に接続した出力トラ
ンジスタと、出力トランジスタと特性相似でソース端子
が接地されゲート端子が電源に接続された第２のトラン
ジスタと、出力トランジスタに流れる電流の異常と判断
する下限値に対応して出力トランジスタと第２のトラン
ジスタとの相似比に設定された定電流を第２のトランジ
スタに流す定電流源と、出力トランジスタのドレイン端
子とソース端子間を接続し、出力トランジスタと同時に
ＯＮ−ＯＦＦする第３のトランジスタと出力トランジス
タと逆にＯＮ−ＯＦＦする第４のトランジスタとの直列
接続回路と、定電流源と前記第２のトランジスタとの接
続点を一方の入力とし、第３のトランジスタと第４のト
ランジスタとの接続点を他方の入力として比較する比較
回路とを含む異常電流検出回路である。上記の回路によ
れば、出力トランジスタがＯＮしている際は第３のトラ
ンジスタはＯＮ、第４のトランジスタはＯＦＦしている
ので両トランジスタの接続点の電圧は出力トランジスタ
のドレイン端子の電圧にほとんど等しい。出力トランジ
スタに流れる電流が大きくなるとドレイン端子の電圧が
大きくなり、従って、比較回路の他方の入力信号の電圧
が大きくなり、一定な一方入力信号の電圧より大きくな
れば比較回路は出力トランジスタに異常な過電流が流れ
ているとみなし検出信号を送出する。ここで、この異常
電流検出回路は製造のバラツキに伴い特性のバラツキや
すい電流検出抵抗を使用しておらず、出力トランジスタ
と第２のトランジスタとは特性相似であるから出力トラ
ンジスタのＯＮ抵抗が大きめに出来た場合は第２のトラ
ンジスタのＯＮ抵抗も大きめとなり比較の基準となる電
圧が高くなるので異常と判定する電流値はばらつかな
い。
めに、この発明はソース端子を接地しドレイン端子を出
力端子として負荷を介して外部電源に接続した出力トラ
ンジスタと、出力トランジスタと特性相似でソース端子
が接地されゲート端子が電源に接続された第２のトラン
ジスタと、出力トランジスタに流れる電流の異常と判断
する下限値に対応して出力トランジスタと第２のトラン
ジスタとの相似比に設定された定電流を第２のトランジ
スタに流す定電流源と、出力トランジスタのドレイン端
子とソース端子間を接続し、出力トランジスタと同時に
ＯＮ−ＯＦＦする第３のトランジスタと出力トランジス
タと逆にＯＮ−ＯＦＦする第４のトランジスタとの直列
接続回路と、定電流源と前記第２のトランジスタとの接
続点を一方の入力とし、第３のトランジスタと第４のト
ランジスタとの接続点を他方の入力として比較する比較
回路とを含む異常電流検出回路である。上記の回路によ
れば、出力トランジスタがＯＮしている際は第３のトラ
ンジスタはＯＮ、第４のトランジスタはＯＦＦしている
ので両トランジスタの接続点の電圧は出力トランジスタ
のドレイン端子の電圧にほとんど等しい。出力トランジ
スタに流れる電流が大きくなるとドレイン端子の電圧が
大きくなり、従って、比較回路の他方の入力信号の電圧
が大きくなり、一定な一方入力信号の電圧より大きくな
れば比較回路は出力トランジスタに異常な過電流が流れ
ているとみなし検出信号を送出する。ここで、この異常
電流検出回路は製造のバラツキに伴い特性のバラツキや
すい電流検出抵抗を使用しておらず、出力トランジスタ
と第２のトランジスタとは特性相似であるから出力トラ
ンジスタのＯＮ抵抗が大きめに出来た場合は第２のトラ
ンジスタのＯＮ抵抗も大きめとなり比較の基準となる電
圧が高くなるので異常と判定する電流値はばらつかな
い。
【０００８】
【発明の実施の形態】この発明における出力トランジス
タとしては、ＭＯＳ−ＦＥＴでもＪ−ＦＥＴでもよい。
出力トランジスタのソース端子を接地しドレイン端子を
出力端子として負荷を介して外部電源に接続しゲート端
子に制御信号を与えて負荷に流れる電流をＯＮ−ＯＦＦ
制御する負荷駆動回路に適用できる。
タとしては、ＭＯＳ−ＦＥＴでもＪ−ＦＥＴでもよい。
出力トランジスタのソース端子を接地しドレイン端子を
出力端子として負荷を介して外部電源に接続しゲート端
子に制御信号を与えて負荷に流れる電流をＯＮ−ＯＦＦ
制御する負荷駆動回路に適用できる。
【０００９】この発明は負荷の異常とか外部電源の異常
とかで出力トランジスタに異常な過電流が流れると出力
トランジスタが破壊するので異常電流を検出してその信
号に基づいて出力トランジスタを遮断する等の保護動作
をおこなわせるための異常電流の検出回路の改良に関す
るもので、多くの場合このような負荷駆動回路は出力ト
ランジスタも含め半導体集積回路で構成され、この発明
はそのような構成の場合に好適する。
とかで出力トランジスタに異常な過電流が流れると出力
トランジスタが破壊するので異常電流を検出してその信
号に基づいて出力トランジスタを遮断する等の保護動作
をおこなわせるための異常電流の検出回路の改良に関す
るもので、多くの場合このような負荷駆動回路は出力ト
ランジスタも含め半導体集積回路で構成され、この発明
はそのような構成の場合に好適する。
【００１０】この発明の異常電流検出回路は基準の電圧
の生成用に第２のトランジスタが用いられる。第２のト
ランジスタは出力トランジスタに特性相似である。特性
相似とは２個のトランジスタのソース端子、ドレイン端
子、ゲート端子をそれぞれ共通接続し、ドレイン端子へ
のバイアス電圧やゲート端子への制御信号電圧を変化さ
せたときそれぞれのトランジスタを流れる電流の比が常
に一定となるような関係にあるもので、例えば小寸法の
基本トランジスタを出力トランジスタは多数、第２のト
ランジスタは単数又は少数並列接続し、しかも同じ基板
に同時につくることにより良好な相似関係を得ることが
できる。特にＦＥＴの場合は他の構造は全て同一でチャ
ンネル幅のみ異ならせることにより得られる。第２のト
ランジスタのソース端子を接地し、ゲート端子は電源端
子に接続して常時ＯＮ状態としておき、ドレイン端子に
は定電流を供給する。その電流値は出力トランジスタの
過電流で異常とする下限の電流値に対し出力トランジス
タと第２のトランジスタとの相似比に対応した電流値に
設定される。そして、この第２のトランジスタのドレイ
ン端子の電圧を比較回路による比較の基準とする。
の生成用に第２のトランジスタが用いられる。第２のト
ランジスタは出力トランジスタに特性相似である。特性
相似とは２個のトランジスタのソース端子、ドレイン端
子、ゲート端子をそれぞれ共通接続し、ドレイン端子へ
のバイアス電圧やゲート端子への制御信号電圧を変化さ
せたときそれぞれのトランジスタを流れる電流の比が常
に一定となるような関係にあるもので、例えば小寸法の
基本トランジスタを出力トランジスタは多数、第２のト
ランジスタは単数又は少数並列接続し、しかも同じ基板
に同時につくることにより良好な相似関係を得ることが
できる。特にＦＥＴの場合は他の構造は全て同一でチャ
ンネル幅のみ異ならせることにより得られる。第２のト
ランジスタのソース端子を接地し、ゲート端子は電源端
子に接続して常時ＯＮ状態としておき、ドレイン端子に
は定電流を供給する。その電流値は出力トランジスタの
過電流で異常とする下限の電流値に対し出力トランジス
タと第２のトランジスタとの相似比に対応した電流値に
設定される。そして、この第２のトランジスタのドレイ
ン端子の電圧を比較回路による比較の基準とする。
【００１１】そして、出力トランジスタのドレイン端子
とソース端子間を出力トランジスタと同時にＯＮ−ＯＦ
Ｆする第３のトランジスタと出力トランジスタと逆にＯ
Ｎ−ＯＦＦする第４のトランジスタとの直列接続回路で
接続し、第３のトランジスタと第４のトランジスタとの
接続点の電圧を比較回路に与えて前述の基準電圧と比較
するようにする。このようにすれば、出力トランジスタ
がＯＮして電流が流れているときには第３のトランジス
タはＯＮ、第４のトランジスタはＯＦＦしているので第
３と第４のトランジスタの接続点の電圧は出力トランジ
スタのドレイン端子の電圧にほぼ等しい。さらに出力ト
ランジスタのゲート端子の電圧は電源電圧にほぼ等しい
電圧となっており、第２のトランジスタのゲート端子は
電源に接続されているので第２のトランジスタのゲート
端子と出力トランジスタのゲ−ト端子の電圧はほぼ等し
い状態である。この状態で負荷または外部電源の異常に
より出力トランジスタに異常に大きい電流が流れるとド
レイン端子の電圧が高くなり、従って第３と第４のトラ
ンジスタの接続点の電圧も高くなり、基準の電圧である
第２のトランジスタのドレイン端子の電圧より高くなれ
ば比較回路が異常電流であるとの信号を発する。
とソース端子間を出力トランジスタと同時にＯＮ−ＯＦ
Ｆする第３のトランジスタと出力トランジスタと逆にＯ
Ｎ−ＯＦＦする第４のトランジスタとの直列接続回路で
接続し、第３のトランジスタと第４のトランジスタとの
接続点の電圧を比較回路に与えて前述の基準電圧と比較
するようにする。このようにすれば、出力トランジスタ
がＯＮして電流が流れているときには第３のトランジス
タはＯＮ、第４のトランジスタはＯＦＦしているので第
３と第４のトランジスタの接続点の電圧は出力トランジ
スタのドレイン端子の電圧にほぼ等しい。さらに出力ト
ランジスタのゲート端子の電圧は電源電圧にほぼ等しい
電圧となっており、第２のトランジスタのゲート端子は
電源に接続されているので第２のトランジスタのゲート
端子と出力トランジスタのゲ−ト端子の電圧はほぼ等し
い状態である。この状態で負荷または外部電源の異常に
より出力トランジスタに異常に大きい電流が流れるとド
レイン端子の電圧が高くなり、従って第３と第４のトラ
ンジスタの接続点の電圧も高くなり、基準の電圧である
第２のトランジスタのドレイン端子の電圧より高くなれ
ば比較回路が異常電流であるとの信号を発する。
【００１２】この異常電流検出回路によれば電流検出抵
抗を使用しないので、製造のバラツキに伴う検出電流値
のバラツキが小さくなる。即ち出力トランジスタの製造
のバラツキに伴いＯＮ抵抗がばらつき、従って同じ電流
値でもドレイン端子の電圧はばらつくが同時に特性相似
な第２のトランジスタのＯＮ抵抗も同じように変動する
ので検出する電流値は変動しない。
抗を使用しないので、製造のバラツキに伴う検出電流値
のバラツキが小さくなる。即ち出力トランジスタの製造
のバラツキに伴いＯＮ抵抗がばらつき、従って同じ電流
値でもドレイン端子の電圧はばらつくが同時に特性相似
な第２のトランジスタのＯＮ抵抗も同じように変動する
ので検出する電流値は変動しない。
【００１３】ここで第３、第４のトランジスタは出力ト
ランジスタと特性相似である必要はなく、異なる導電型
のトランジスタであっても良い。
ランジスタと特性相似である必要はなく、異なる導電型
のトランジスタであっても良い。
【００１４】
【実施例】本発明の１実施例を図面を参照して説明す
る。図１は本発明の異常電流検出回路を使用した負荷駆
動回路の要部を示す回路図である。制御回路１は回路電
源Ｖccにもとずき動作して、比較回路２よりの信号がＬ
のときは入力端子Ｉn に与えられる入力信号に応じた信
号を出力してＭＯＳ−ＦＥＴでなる出力トランジスタＱ
１のゲート端子に与えることにより出力トランジスタＱ
1 をＯＮ−ＯＦＦ制御し、比較回路２よりの信号がＨに
なると入力信号によらずＬを出力し出力トランジスタＱ
1 をＯＦＦとする点は図５に示す従来の回路と同様であ
る。出力トランジスタＱ1 はＮチャンネルＭＯＳ−ＦＥ
Ｔでソース端子は接地され、ドレイン端子は出力端子Ｏ
utとなり負荷ＲO を介して外部電源に接続される点も従
来と同じである。
る。図１は本発明の異常電流検出回路を使用した負荷駆
動回路の要部を示す回路図である。制御回路１は回路電
源Ｖccにもとずき動作して、比較回路２よりの信号がＬ
のときは入力端子Ｉn に与えられる入力信号に応じた信
号を出力してＭＯＳ−ＦＥＴでなる出力トランジスタＱ
１のゲート端子に与えることにより出力トランジスタＱ
1 をＯＮ−ＯＦＦ制御し、比較回路２よりの信号がＨに
なると入力信号によらずＬを出力し出力トランジスタＱ
1 をＯＦＦとする点は図５に示す従来の回路と同様であ
る。出力トランジスタＱ1 はＮチャンネルＭＯＳ−ＦＥ
Ｔでソース端子は接地され、ドレイン端子は出力端子Ｏ
utとなり負荷ＲO を介して外部電源に接続される点も従
来と同じである。
【００１５】特徴的には出力トランジスタＱ1 に特性相
似な即ちチャンネル幅当たりの特性が等しくチャンネル
幅の小さい第２のトランジスタＱ2 がソース端子が接地
されゲート端子が電源Ｖccに接続されて常時ＯＮ状態で
設けられ、そのドレイン端子に定電流源３の出力電流が
注入されている。さらに、出力トランジスタＱ1 のドレ
イン端子とソース端子間を第３、第４のトランジスタと
してそれぞれＮチャンネルＭＯＳ−ＦＥＴが直列接続状
態で接続している。さらに、第２のトランジスタＱ2 の
ドレイン端子（以下点Ｂと略す）が比較回路２の１方の
入力に接続され、第３、第４のトランジスタの接続点
（以下点Ａと略す）が比較回路２の他方の入力に接続さ
れ、第３のトランジスタのゲート端子は出力トランジス
タＱ1 のゲート端子に接続され出力トランジスタＱ1 と
同時にＯＮ−ＯＦＦされる。第４のトランジスタのゲー
ト端子には出力トランジスタのゲート端子の信号がイン
バータ４を介すことにより反転してあたえられる。
似な即ちチャンネル幅当たりの特性が等しくチャンネル
幅の小さい第２のトランジスタＱ2 がソース端子が接地
されゲート端子が電源Ｖccに接続されて常時ＯＮ状態で
設けられ、そのドレイン端子に定電流源３の出力電流が
注入されている。さらに、出力トランジスタＱ1 のドレ
イン端子とソース端子間を第３、第４のトランジスタと
してそれぞれＮチャンネルＭＯＳ−ＦＥＴが直列接続状
態で接続している。さらに、第２のトランジスタＱ2 の
ドレイン端子（以下点Ｂと略す）が比較回路２の１方の
入力に接続され、第３、第４のトランジスタの接続点
（以下点Ａと略す）が比較回路２の他方の入力に接続さ
れ、第３のトランジスタのゲート端子は出力トランジス
タＱ1 のゲート端子に接続され出力トランジスタＱ1 と
同時にＯＮ−ＯＦＦされる。第４のトランジスタのゲー
ト端子には出力トランジスタのゲート端子の信号がイン
バータ４を介すことにより反転してあたえられる。
【００１６】ここで第３、第４のトランジスタＱ3 ，Ｑ
4 ，インバータ４，第２のトランジスタＱ2 ，定電流源
３および比較回路２が異常電流検出回路を構成する。そ
して、負荷ＲO や外部電源が正常で出力トランジスタＱ
1 に正常な電流が流れているとき点Ａは出力ランジスタ
Ｑ1 のドレイン端子電圧にほぼ等しい電圧であるので点
Ｂの電圧より低い。負荷ＲO か外部電源が異常で出力ト
ランジスタＱ1 に流れる電流が大きくなればこの点の電
圧も大きくなる。したがって、異常と判断する電流値に
対応した電流を定電流源３で設定しておけば比較回路２
は出力トランジスタＱ1 の電流が異常に大きい時はＨを
出力する。その信号により制御回路１は出力トランジス
タＱ1 のゲート電圧をＬとし、出力トランジスタＱ1 を
遮断するように保護回路が構成される。
4 ，インバータ４，第２のトランジスタＱ2 ，定電流源
３および比較回路２が異常電流検出回路を構成する。そ
して、負荷ＲO や外部電源が正常で出力トランジスタＱ
1 に正常な電流が流れているとき点Ａは出力ランジスタ
Ｑ1 のドレイン端子電圧にほぼ等しい電圧であるので点
Ｂの電圧より低い。負荷ＲO か外部電源が異常で出力ト
ランジスタＱ1 に流れる電流が大きくなればこの点の電
圧も大きくなる。したがって、異常と判断する電流値に
対応した電流を定電流源３で設定しておけば比較回路２
は出力トランジスタＱ1 の電流が異常に大きい時はＨを
出力する。その信号により制御回路１は出力トランジス
タＱ1 のゲート電圧をＬとし、出力トランジスタＱ1 を
遮断するように保護回路が構成される。
【００１７】しかしながら上記の構成によれば、出力ト
ランジスタＱ1 、第３のトランジスタＱ3 、第４のトラ
ンジスタＱ4 のスイッチング特性の組合せにより、点Ａ
には出力トランジスタＱ1 のスイッチング過渡期におい
て出力トランジスタＱ1 には過大な電流は流れていない
のにもかかわらず極短時間高い電圧が発生する。制御回
路１がそのような極短い時間の信号に応動すると予定ど
うりの制御ができない。その場合は極短い時間の信号は
無視してしまうような遅延回路を含ませることができ
る。
ランジスタＱ1 、第３のトランジスタＱ3 、第４のトラ
ンジスタＱ4 のスイッチング特性の組合せにより、点Ａ
には出力トランジスタＱ1 のスイッチング過渡期におい
て出力トランジスタＱ1 には過大な電流は流れていない
のにもかかわらず極短時間高い電圧が発生する。制御回
路１がそのような極短い時間の信号に応動すると予定ど
うりの制御ができない。その場合は極短い時間の信号は
無視してしまうような遅延回路を含ませることができ
る。
【００１８】図２にそのような制御回路１の例を示す。
比較回路２の信号は遅延回路５に入り、その出力信号は
ラッチ回路６に入る。また、ラッチ回路６には入力端子
Ｉｎの信号も入る。ラッチ回路の出力と入力端子Ｉｎの
信号をインバータ７で反転した信号はそれぞれＮＯＲ回
路８に入力される。
比較回路２の信号は遅延回路５に入り、その出力信号は
ラッチ回路６に入る。また、ラッチ回路６には入力端子
Ｉｎの信号も入る。ラッチ回路の出力と入力端子Ｉｎの
信号をインバータ７で反転した信号はそれぞれＮＯＲ回
路８に入力される。
【００１９】ここで遅延回路５は例として図３で示さ
れ、遅延時間ｔよりパルス幅の小さい信号は省いてしま
い、遅延時間ｔよりパルス幅の大きい信号は立ち上がり
が遅延時間ｔだけ遅れて出力されるものである。
れ、遅延時間ｔよりパルス幅の小さい信号は省いてしま
い、遅延時間ｔよりパルス幅の大きい信号は立ち上がり
が遅延時間ｔだけ遅れて出力されるものである。
【００２０】ラッチ回路６は入力端子Ｉｎの信号がＬで
は遅延回路５からの信号によらず出力の初期状態である
Ｌになり、次に、入力端子Ｉｎの信号がＨになると遅延
回路５よりの入力待ち状態となり、遅延回路５からＨの
信号が入ると出力はＨとなって以後それを入力端子Ｉｎ
の信号がＬとなるまでを維持するものである。
は遅延回路５からの信号によらず出力の初期状態である
Ｌになり、次に、入力端子Ｉｎの信号がＨになると遅延
回路５よりの入力待ち状態となり、遅延回路５からＨの
信号が入ると出力はＨとなって以後それを入力端子Ｉｎ
の信号がＬとなるまでを維持するものである。
【００２１】次にこの制御回路１の動作を図４に示す各
点の信号を示すタイムチャートにより説明する。最初に
入力端子ＩｎがＬ、従ってラッチ回路出力点（以下Ｅ点
と略す）がＬ、またインバータ７の出力点（以下Ｆ点と
略す）はＨ、よって出力トランジスタＱ1 のゲート端子
点（以下Ｇ点と略す）はＬで出力トランジスタＱ1 はＯ
ＦＦしている。その時トランジスタＱ3 もＯＦＦしてい
るのでＡ点の電圧は０Ｖである。そこで時刻Ｔ0 におい
て、入力端子Ｉｎの信号がＨにかわるとＦ点はＬにかわ
り、Ｇ点はＨにかわり出力トランジスＱ1 、第３のトラ
ンジスタＱ3 がＯＮになり、第４のトランジスタＱ4 が
ＯＦＦになる。なおトランジスタＱ1 ，Ｑ3 ，Ｑ4 のス
イチング過渡期においてＡ点には瞬時高い電圧が発生す
る場合がある。図４のようにＢ点の電圧を瞬時越えその
後出力トランジスタに正常な電流が流れるに対応した電
圧（Ｂ点の電圧より低い）に落ち着く。このとき比較回
路２の出力点（以下Ｃ点と略す）は瞬時Ｈになってすぐ
Ｌにもどるが遅延回路５の出力点（以下Ｄ点と略す）で
はこのＣ点のパルス幅が遅延回路５の遅延時間ｔより小
さいためＬを維持している。従ってＥ点もＬを維持して
いる。次に時刻Ｔ1 に負荷Ｒ0 は外部電源が異常とな
り、出力トランジスタＱ1 に過大な電流が流れると、Ａ
点にはＢ点の電圧を越える高い電圧が発生し、Ｃ点はＨ
にかわり遅延時間ｔより長くＨを維持している。そうす
るとＣ点は遅延回路５により遅延時間ｔだけ遅れてＨに
なりＥ点もＨにかわる。従ってＧ点はＬとなって出力ト
ランジスタＱ1 は遮断される。出力トランジスタＱ1 が
ＯＦＦするとＡ点の電圧は０ＶとなりＣ点はＬとなるが
Ｅ点はＨを維持する。そしてその後負荷または外部電源
の異常が続いているか正常に戻ったかに関わらずその状
態を維持する。その後入力端子ＩｎがＬにかわればラッ
チ回路出力Ｅ点はＬにかわるが同時にインバ−タ７の出
力点ＦもＨにかわるので出力トランジスタＱ1 はＯＦＦ
を維持する。そしてこの状態は説明の最初の状態であ
る。なお、最初から負荷短絡等の状態であれば、上述の
説明における時刻Ｔ0 の動作に直結して時刻Ｔ1 以後の
動作がおこなわれる。
点の信号を示すタイムチャートにより説明する。最初に
入力端子ＩｎがＬ、従ってラッチ回路出力点（以下Ｅ点
と略す）がＬ、またインバータ７の出力点（以下Ｆ点と
略す）はＨ、よって出力トランジスタＱ1 のゲート端子
点（以下Ｇ点と略す）はＬで出力トランジスタＱ1 はＯ
ＦＦしている。その時トランジスタＱ3 もＯＦＦしてい
るのでＡ点の電圧は０Ｖである。そこで時刻Ｔ0 におい
て、入力端子Ｉｎの信号がＨにかわるとＦ点はＬにかわ
り、Ｇ点はＨにかわり出力トランジスＱ1 、第３のトラ
ンジスタＱ3 がＯＮになり、第４のトランジスタＱ4 が
ＯＦＦになる。なおトランジスタＱ1 ，Ｑ3 ，Ｑ4 のス
イチング過渡期においてＡ点には瞬時高い電圧が発生す
る場合がある。図４のようにＢ点の電圧を瞬時越えその
後出力トランジスタに正常な電流が流れるに対応した電
圧（Ｂ点の電圧より低い）に落ち着く。このとき比較回
路２の出力点（以下Ｃ点と略す）は瞬時Ｈになってすぐ
Ｌにもどるが遅延回路５の出力点（以下Ｄ点と略す）で
はこのＣ点のパルス幅が遅延回路５の遅延時間ｔより小
さいためＬを維持している。従ってＥ点もＬを維持して
いる。次に時刻Ｔ1 に負荷Ｒ0 は外部電源が異常とな
り、出力トランジスタＱ1 に過大な電流が流れると、Ａ
点にはＢ点の電圧を越える高い電圧が発生し、Ｃ点はＨ
にかわり遅延時間ｔより長くＨを維持している。そうす
るとＣ点は遅延回路５により遅延時間ｔだけ遅れてＨに
なりＥ点もＨにかわる。従ってＧ点はＬとなって出力ト
ランジスタＱ1 は遮断される。出力トランジスタＱ1 が
ＯＦＦするとＡ点の電圧は０ＶとなりＣ点はＬとなるが
Ｅ点はＨを維持する。そしてその後負荷または外部電源
の異常が続いているか正常に戻ったかに関わらずその状
態を維持する。その後入力端子ＩｎがＬにかわればラッ
チ回路出力Ｅ点はＬにかわるが同時にインバ−タ７の出
力点ＦもＨにかわるので出力トランジスタＱ1 はＯＦＦ
を維持する。そしてこの状態は説明の最初の状態であ
る。なお、最初から負荷短絡等の状態であれば、上述の
説明における時刻Ｔ0 の動作に直結して時刻Ｔ1 以後の
動作がおこなわれる。
【００２２】上記実施例においては出力トランジスタＱ
1 、第２のトランジスタＱ2 はＮチャンネルＭＯＳ−Ｆ
ＥＴを使用するものについて説明したが、Ｐチャンネル
−ＦＥＴであっても電源Ｖccと外部電源を負電源とする
ことで同様に構成することができる。
1 、第２のトランジスタＱ2 はＮチャンネルＭＯＳ−Ｆ
ＥＴを使用するものについて説明したが、Ｐチャンネル
−ＦＥＴであっても電源Ｖccと外部電源を負電源とする
ことで同様に構成することができる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、電流検出抵抗を使用しないので製造のバラツキに伴
う検出値のバラツキを小さくでき精度が向上する。
ば、電流検出抵抗を使用しないので製造のバラツキに伴
う検出値のバラツキを小さくでき精度が向上する。
【図１】 この発明の１実施例の回路図である。
【図２】 その制御回路の１例のブロック図である。
【図３】 図２の制御回路内の遅延回路の１例の回路図
及びその動作を説明するタイムチャートである。
及びその動作を説明するタイムチャートである。
【図４】 図２の制御回路の動作を説明するタイムチャ
ートである。
ートである。
【図５】 従来の回路図である。
１ 制御回路 ２ 比較回路 ３ 定電流源 Ｑ1 出力トランジスタ Ｇ 出力トランジスタのゲート端子 Ｏut 出力トランジスタのドレイン端子 Ｑ2 第２のトランジスタ Ｑ3 第３のトランジスタ Ｑ4 第４のトランジスタ ＲO 負荷 ＶCC 電源 Ｇnd 接地端子 Ａ 定電流源と第２のトランジスタとの接続点 Ｂ 第３のトランジスタと第４のトランジスタとの接続
点
点
Claims (6)
- 【請求項１】ソース端子を接地しドレイン端子を出力端
子として負荷を介して外部電源に接続する出力トランジ
スタと、 この出力トランジスタと特性相似でソース端子が接地さ
れゲート端子が電源に接続された第２のトランジスタ
と、 前記出力トランジスタに流れる電流の異常と判断する下
限値に対応して前記出力トランジスタと前記第２のトラ
ンジスタとの相似比に設定された定電流を前記第２のト
ランジスタに流す定電流源と、 前記出力トランジスタのドレイン端子とソース端子間に
接続され、前記出力トランジスタと同時にＯＮ−ＯＦＦ
する第３のトランジスタと前記出力トランジスタと逆に
ＯＮ−ＯＦＦする第４のトランジスタとの直列接続回路
と、 前記定電流源と前記第２のトランジスタとの接続点を一
方の入力とし、前記第３のトランジスタと前記第４のト
ランジスタとの接続点を他方の入力として比較する比較
回路とを含む異常電流検出回路。 - 【請求項２】前記出力トランジスタ及び前記第２のトラ
ンジスタがＭＯＳ−ＦＥＴである請求項１の異常電流検
出回路。 - 【請求項３】ソース端子を接地しドレイン端子を出力端
子として負荷を介して外部電源に接続する出力トランジ
スタと、この出力トランジスタのゲート端子に信号を送
出して負荷に流れる電流をＯＮ−ＯＦＦ制御させる制御
回路と、前記出力トランジスタに流れる異常電流を検出
する電流検出回路とを備え、 前記電流検出回路は、前記出力トランジスタと特性相似
でソース端子が接地されゲート端子が電源に接続された
第２のトランジスタと、前記出力トランジスタに流れる
電流の異常と判断する下限値に対応して前記出力トラン
ジスタと前記第２のトランジスタとの相似比に設定され
た定電流を前記第２のトランジスタに流す定電流源と、
前記出力トランジスタのドレイン端子とソース端子間に
接続され、前記出力トランジスタと同時にＯＮ−ＯＦＦ
する第３のトランジスタと前記出力トランジスタと逆に
ＯＮ−ＯＦＦする第４のトランジスタとの直列接続回路
と、前記定電流源と前記第２のトランジスタとの接続点
を一方の入力とし、前記第３のトランジスタと前記第４
のトランジスタとの接続点を他方の入力として比較する
比較回路とを含むことを特徴とする負荷駆動回路。 - 【請求項４】前記出力トランジスタ及び前記第２のトラ
ンジスタがＭＯＳ−ＦＥＴである請求項３記載の負荷駆
動回路。 - 【請求項５】請求項３に記載の負荷駆動回路であって、 前記制御回路は正常に負荷を制御するための入力信号と
前記異常電流検出回路よりの信号とを受け異常のないと
きは入力信号に応じて出力トランジスタを制御すると共
に異常時には入力信号によらず前記出力トランジスタを
保護するように構成した負荷駆動回路 - 【請求項６】前記出力トランジスタ及び前記第２のトラ
ンジスタがＭＯＳ−ＦＥＴである請求項５記載の負荷駆
動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14123997A JP3219019B2 (ja) | 1997-05-30 | 1997-05-30 | 異常電流検出回路およびそれを用いた負荷駆動回路 |
| EP98109653A EP0881769A3 (en) | 1997-05-30 | 1998-05-27 | Abnormal current detection circuit and load drive circuit including the same |
| US09/087,636 US5973551A (en) | 1997-05-30 | 1998-05-29 | Abnormal current detection circuit and load drive circuit including the same |
| KR1019980019735A KR19980087505A (ko) | 1997-05-30 | 1998-05-29 | 이상 전류 검출 회로 및 이를 포함하는 부하 구동 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14123997A JP3219019B2 (ja) | 1997-05-30 | 1997-05-30 | 異常電流検出回路およびそれを用いた負荷駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10332751A true JPH10332751A (ja) | 1998-12-18 |
| JP3219019B2 JP3219019B2 (ja) | 2001-10-15 |
Family
ID=15287343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14123997A Expired - Fee Related JP3219019B2 (ja) | 1997-05-30 | 1997-05-30 | 異常電流検出回路およびそれを用いた負荷駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5973551A (ja) |
| EP (1) | EP0881769A3 (ja) |
| JP (1) | JP3219019B2 (ja) |
| KR (1) | KR19980087505A (ja) |
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| JP2000311790A (ja) * | 1999-02-26 | 2000-11-07 | Yazaki Corp | 発光素子の電源供給制御装置 |
| JP2000315588A (ja) * | 1999-02-26 | 2000-11-14 | Yazaki Corp | 電源供給制御装置 |
| JP2005303969A (ja) * | 2004-03-17 | 2005-10-27 | Nec Electronics Corp | 過電流検出回路 |
| JP2006229864A (ja) * | 2005-02-21 | 2006-08-31 | Yazaki Corp | 過電流検出装置 |
| US7180330B2 (en) | 2002-03-07 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Output circuit |
| JP2011259096A (ja) * | 2010-06-07 | 2011-12-22 | Rohm Co Ltd | 負荷駆動回路装置及びこれを用いた電気機器 |
| JP2021141443A (ja) * | 2020-03-05 | 2021-09-16 | 株式会社東芝 | 半導体集積回路装置および電流検出回路 |
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| US7443144B2 (en) * | 2003-04-16 | 2008-10-28 | Nxp B.V. | Voltage regulation system comprising operating condition detection means |
| JP3889402B2 (ja) * | 2004-01-22 | 2007-03-07 | ローム株式会社 | 過電流検出回路及びそれを備えたレギュレータ |
| JP2008041884A (ja) * | 2006-08-04 | 2008-02-21 | Rohm Co Ltd | 半導体集積回路およびそれを備えた電子機器 |
| JP2008154419A (ja) * | 2006-12-20 | 2008-07-03 | Ricoh Co Ltd | スイッチングレギュレータ及びスイッチングレギュレータを構成する半導体装置 |
| US7986149B2 (en) * | 2008-08-19 | 2011-07-26 | Infineon Technologies Austria Ag | System and method for adaptive load fault detection |
| US8325453B2 (en) * | 2009-05-28 | 2012-12-04 | Qualcomm, Incorporated | Short-circuit protection for switched output stages |
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| US9024678B2 (en) | 2013-05-22 | 2015-05-05 | Infineon Technologies Ag | Current sensing circuit arrangement for output voltage regulation |
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| US11243264B2 (en) | 2020-04-22 | 2022-02-08 | Renesas Electronics Corporation | Abnormal power supply voltage detection device and method for detecting abnormal power supply voltage |
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| JPH09191103A (ja) * | 1996-01-09 | 1997-07-22 | Nec Corp | 電流検出手段を有する半導体装置 |
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-
1997
- 1997-05-30 JP JP14123997A patent/JP3219019B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-27 EP EP98109653A patent/EP0881769A3/en not_active Withdrawn
- 1998-05-29 KR KR1019980019735A patent/KR19980087505A/ko not_active Application Discontinuation
- 1998-05-29 US US09/087,636 patent/US5973551A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| EP0881769A3 (en) | 2000-05-17 |
| US5973551A (en) | 1999-10-26 |
| JP3219019B2 (ja) | 2001-10-15 |
| EP0881769A2 (en) | 1998-12-02 |
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