JP2001257572A - スイッチング素子駆動回路装置およびそれを用いた電子機器 - Google Patents
スイッチング素子駆動回路装置およびそれを用いた電子機器Info
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- JP2001257572A JP2001257572A JP2000066278A JP2000066278A JP2001257572A JP 2001257572 A JP2001257572 A JP 2001257572A JP 2000066278 A JP2000066278 A JP 2000066278A JP 2000066278 A JP2000066278 A JP 2000066278A JP 2001257572 A JP2001257572 A JP 2001257572A
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Abstract
(57)【要約】
【課題】 ソフトスタート完了後にすみやかにスイッチ
ング素子のオン抵抗を下げることを目的とする。 【解決手段】 直流電源Ｖｄｄからの電流をスイッチン
グするＰチャネル型ＭＯＳスイッチング素子１と、この
スイッチング素子１をオンさせる制御信号ＶＧを与える
制御信号供給手段と、この制御信号の電位を検出する検
出回路３と、を備え、前記制御信号供給手段は検出手回
路３の検出出力に応じて、スイッチ６を制御し、制御信
号ＶＧの遷移速度を増大させる。
ング素子のオン抵抗を下げることを目的とする。 【解決手段】 直流電源Ｖｄｄからの電流をスイッチン
グするＰチャネル型ＭＯＳスイッチング素子１と、この
スイッチング素子１をオンさせる制御信号ＶＧを与える
制御信号供給手段と、この制御信号の電位を検出する検
出回路３と、を備え、前記制御信号供給手段は検出手回
路３の検出出力に応じて、スイッチ６を制御し、制御信
号ＶＧの遷移速度を増大させる。
Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳトラン
ジスタ等のスイッチング素子を駆動する回路に用いられ
るスイッチング素子駆動回路装置及びそれを用いた電子
機器に関する。
ジスタ等のスイッチング素子を駆動する回路に用いられ
るスイッチング素子駆動回路装置及びそれを用いた電子
機器に関する。
【０００２】
【従来の技術】従来の高圧側パワーＭＯＳトランジスタ
は、負荷と電源との間に設けられ、正電圧電源に接続さ
れたドレイン端子有するＮチャネル（ｃｈ）型ＭＯＳト
ランジスタによって形成されている。
は、負荷と電源との間に設けられ、正電圧電源に接続さ
れたドレイン端子有するＮチャネル（ｃｈ）型ＭＯＳト
ランジスタによって形成されている。
【０００３】そして、負荷の一端子は、トランジスタの
ソース端子に接続され、他の負荷端子は接地されてい
る。
ソース端子に接続され、他の負荷端子は接地されてい
る。
【０００４】ところで、このような高圧側パワーＭＯＳ
トランジスタ（ハイサイドスイッチング手段）におい
て、トランジスタをオフ状態からオン状態へ切り替えた
とき、このトランジスタの出力電流に一時的に大電流が
発生してしまう。そこで、ソフトスタート回路を設け
て、瞬間的な大電流の発生を防止することが行われてい
る。
トランジスタ（ハイサイドスイッチング手段）におい
て、トランジスタをオフ状態からオン状態へ切り替えた
とき、このトランジスタの出力電流に一時的に大電流が
発生してしまう。そこで、ソフトスタート回路を設け
て、瞬間的な大電流の発生を防止することが行われてい
る。
【０００５】例えば、特開平８−２７５３９２号公報に
は、スイッチング手段（Ｎｃｈ型ＭＯＳ）を制御する信
号のレベル変化を緩やかにするソフトスタート回路が開
示されている。このソフトスタート回路は抵抗、コンデ
ンサで構成されており、緩やかにさせる程度は抵抗、コ
ンデンサの値で固定である。
は、スイッチング手段（Ｎｃｈ型ＭＯＳ）を制御する信
号のレベル変化を緩やかにするソフトスタート回路が開
示されている。このソフトスタート回路は抵抗、コンデ
ンサで構成されており、緩やかにさせる程度は抵抗、コ
ンデンサの値で固定である。
【０００６】また、特開平８−５１３４９号公報には、
過電流を制御する調整ループを低速、高速の２系統持
ち、急速な過負荷が生じたときにすばやく高速調整ルー
プが応答する技術が開示されている。
過電流を制御する調整ループを低速、高速の２系統持
ち、急速な過負荷が生じたときにすばやく高速調整ルー
プが応答する技術が開示されている。
【０００７】
【発明が解決しようとする課題】ところで、オン抵抗が
十分低いＰｃｈ型ＭＯＳスイッチング素子において、Ｎ
ｃｈ型ＭＯＳスイッチング素子に適したソフトスタート
動作をさせた場合には、制御信号（ゲート電圧）のレベ
ル変化が完了するまでに負荷回路への電源供給は安定状
態に入る。このため、電源電圧が安定した後、すなわ
ち、ソフトスタート完了後にも制御信号のレベル変化が
完了しないため、レベル変化完了までオン抵抗が高くな
るという問題が生じる。
十分低いＰｃｈ型ＭＯＳスイッチング素子において、Ｎ
ｃｈ型ＭＯＳスイッチング素子に適したソフトスタート
動作をさせた場合には、制御信号（ゲート電圧）のレベ
ル変化が完了するまでに負荷回路への電源供給は安定状
態に入る。このため、電源電圧が安定した後、すなわ
ち、ソフトスタート完了後にも制御信号のレベル変化が
完了しないため、レベル変化完了までオン抵抗が高くな
るという問題が生じる。
【０００８】また、スイッチング素子に接続された回路
が容量性の負荷を駆動する場合などに、パルス状の電流
がスイッチング素子を流れる。上記した特開平８−５１
３４９号公報に記載の技術では、パルス状の負荷に対し
ても保護回路が働くことになる。このため、保護回路が
働いて、ゲート電圧が低下して負荷電流が正常に戻った
後は、低速ループでゲート電圧を上げていくことにな
る。この結果、パルス状の負荷が発生してからゲート電
圧がもとに戻るまでの時間、オン抵抗が高くなるという
問題がある。
が容量性の負荷を駆動する場合などに、パルス状の電流
がスイッチング素子を流れる。上記した特開平８−５１
３４９号公報に記載の技術では、パルス状の負荷に対し
ても保護回路が働くことになる。このため、保護回路が
働いて、ゲート電圧が低下して負荷電流が正常に戻った
後は、低速ループでゲート電圧を上げていくことにな
る。この結果、パルス状の負荷が発生してからゲート電
圧がもとに戻るまでの時間、オン抵抗が高くなるという
問題がある。
【０００９】この発明は、上述した従来の問題点に鑑み
なされたものにして、ソフトスタート完了後にすみやか
にスイッチング素子のオン抵抗を下げることを目的とす
る。
なされたものにして、ソフトスタート完了後にすみやか
にスイッチング素子のオン抵抗を下げることを目的とす
る。
【００１０】さらに、この発明では、パルス状の負荷に
対して動作せず、連続した過負荷に対して保護回路を動
作させ、このような問題を回避することを目的とする。
対して動作せず、連続した過負荷に対して保護回路を動
作させ、このような問題を回避することを目的とする。
【００１１】
【課題を解決するための手段】この発明は、直流電源か
らの電流をスイッチングするＰチャネル型ＭＯＳスイッ
チング素子と、このスイッチング素子をオンさせる制御
信号を与える制御信号供給手段と、この制御信号の電位
を検出する検出手段と、を備え、前記制御信号供給手段
は検出手段の検出出力に応じて、前記制御信号の遷移速
度を増大させることを特徴とする。
らの電流をスイッチングするＰチャネル型ＭＯＳスイッ
チング素子と、このスイッチング素子をオンさせる制御
信号を与える制御信号供給手段と、この制御信号の電位
を検出する検出手段と、を備え、前記制御信号供給手段
は検出手段の検出出力に応じて、前記制御信号の遷移速
度を増大させることを特徴とする。
【００１２】上記した構成によれば、スイッチング素子
がオンする途中でその制御信号の遷移時間を増すことが
でき、ソフトスタート後にすみやかにスイッチング素子
を完全にオンさせることができる。
がオンする途中でその制御信号の遷移時間を増すことが
でき、ソフトスタート後にすみやかにスイッチング素子
を完全にオンさせることができる。
【００１３】前記制御信号供給手段は、スイッチング素
子のオン時に前記制御信号のレベル変化を検出し、ゲイ
ンを増大させるように構成すると良い。
子のオン時に前記制御信号のレベル変化を検出し、ゲイ
ンを増大させるように構成すると良い。
【００１４】上記した構成によれば、アンプ構成のスイ
ッチング素子駆動回路において、ソフトスタート後にす
みやかにスイッチング素子を完全にオンさせることがで
きる。
ッチング素子駆動回路において、ソフトスタート後にす
みやかにスイッチング素子を完全にオンさせることがで
きる。
【００１５】また、前記制御信号供給手段は、定電流動
作のためのフィードバックループを備えるように構成す
ることができる。
作のためのフィードバックループを備えるように構成す
ることができる。
【００１６】上記した構成によれば、定電流回路の一部
をなすスイッチング素子駆動回路において、ソフトスタ
ート後にすみやかにスイッチング素子を完全にオンさせ
ることができる。
をなすスイッチング素子駆動回路において、ソフトスタ
ート後にすみやかにスイッチング素子を完全にオンさせ
ることができる。
【００１７】さらに、この発明は、前記制御信号供給手
段は、スイッチング素子が完全にオン状態でその状態を
維持する手段を備えるように構成するとよい。
段は、スイッチング素子が完全にオン状態でその状態を
維持する手段を備えるように構成するとよい。
【００１８】上記した構成によれば、スイッチング素子
が完全にオンした後の過電流に対して一定期間反応を遅
らせることができるので、パルス状の過電流に反応して
オン抵抗が高くなることがない。
が完全にオンした後の過電流に対して一定期間反応を遅
らせることができるので、パルス状の過電流に反応して
オン抵抗が高くなることがない。
【００１９】また、この発明の電子機器は、直流電源
と、直流電源からの電流をスイッチングするＰチャネル
型ＭＯＳスイッチング素子と、前記スイッチング素子を
介して上記電源が供給される負荷回路と、前記スイッチ
ング素子をオンさせる制御信号を与える制御信号供給手
段と、この制御信号の電位を検出する検出手段と、、前
記制御信号供給手段は検出手段の検出出力に応じて、前
記制御信号の遷移速度を増大させることを特徴とする。
と、直流電源からの電流をスイッチングするＰチャネル
型ＭＯＳスイッチング素子と、前記スイッチング素子を
介して上記電源が供給される負荷回路と、前記スイッチ
ング素子をオンさせる制御信号を与える制御信号供給手
段と、この制御信号の電位を検出する検出手段と、、前
記制御信号供給手段は検出手段の検出出力に応じて、前
記制御信号の遷移速度を増大させることを特徴とする。
【００２０】上記した電子機器によれば、ソフトスター
ト後にすみやかにスイッチング素子を完全にオンさせる
ことができる。
ト後にすみやかにスイッチング素子を完全にオンさせる
ことができる。
【００２１】
【発明の実施の形態】以下、この発明の実施形態につき
図面を参照して説明する。図１は、この発明の第１の実
施形態にかかるブロック回路図である。図１に従いこの
発明の第１の実施形態につき説明する。
図面を参照して説明する。図１は、この発明の第１の実
施形態にかかるブロック回路図である。図１に従いこの
発明の第１の実施形態につき説明する。
【００２２】高圧側のスイッチング素子（ＱＤ）１は、
負荷回路２と電源との間に設けられ、電源電圧（Ｖｄ
ｄ）に接続されたドレイン端子を有するＰチャネル（ｃ
ｈ）型ＭＯＳトランジスタ１によって形成されている。
負荷回路２と電源との間に設けられ、電源電圧（Ｖｄ
ｄ）に接続されたドレイン端子を有するＰチャネル（ｃ
ｈ）型ＭＯＳトランジスタ１によって形成されている。
【００２３】そして、負荷回路２の一端子は、Ｐ型ＭＯ
Ｓトランジスタ１のソース端子に接続され、負荷回路２
の他の端子２は接地されている。
Ｓトランジスタ１のソース端子に接続され、負荷回路２
の他の端子２は接地されている。
【００２４】Ｐ型ＭＯＳトランジスタ１のゲートには、
Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジス
タＱ１１との接続ノードから制御信号（ＶＧ）が与えら
れる。
Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジス
タＱ１１との接続ノードから制御信号（ＶＧ）が与えら
れる。
【００２５】上記したＰ型ＭＯＳトランジスタＱ１０の
一方は電源電圧（Ｖｄｄ）が与えられ、Ｎ型トランジス
タＱ１１の一端は定電流源４を介して接地されている。
一方は電源電圧（Ｖｄｄ）が与えられ、Ｎ型トランジス
タＱ１１の一端は定電流源４を介して接地されている。
【００２６】また、Ｐ型ＭＯＳトランジスタＱ１０とＮ
型ＭＯＳトランジスタＱ１１との接続ノードはＮ型ＭＯ
ＳトランジスタＱ１２とスイッチ６、定電流源５を介し
て接地されている。このスイッチ６は、制御信号（Ｖ
Ｇ）を検出する検出回路３により制御される。
型ＭＯＳトランジスタＱ１１との接続ノードはＮ型ＭＯ
ＳトランジスタＱ１２とスイッチ６、定電流源５を介し
て接地されている。このスイッチ６は、制御信号（Ｖ
Ｇ）を検出する検出回路３により制御される。
【００２７】Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯ
ＳトランジスタＱ１１及びＮ型ＭＯＳトランジスタＱ１
２のゲートにはスイッチング素子（ＱＤ）１を駆動する
ためのイネーブル信号（ＥＮ）が与えられる。
ＳトランジスタＱ１１及びＮ型ＭＯＳトランジスタＱ１
２のゲートにはスイッチング素子（ＱＤ）１を駆動する
ためのイネーブル信号（ＥＮ）が与えられる。
【００２８】上記した検出回路３の閾値をＶ１とする。
検出回路３の入力電圧（ＶＧ）対出力電圧（ＶＡ）特性
を図４に示す。また、検出回路３の一例を図２及び図３
に示す。図２に示す検出回路３は、インバータで構成さ
れ、このインバータを構成するトランジスタの閾値をＶ
１としている。また、図３に示す検出回路３は、抵抗で
分圧してコンパレータ３１の一方にＶ１を入力し、他方
にＶＧを与え、出力ＶＡを得ている。図２、図３に示す
ような検出回路３を用いることで、図４に示す入力電圧
（ＶＧ）対出力電圧（ＶＡ）を得る。
検出回路３の入力電圧（ＶＧ）対出力電圧（ＶＡ）特性
を図４に示す。また、検出回路３の一例を図２及び図３
に示す。図２に示す検出回路３は、インバータで構成さ
れ、このインバータを構成するトランジスタの閾値をＶ
１としている。また、図３に示す検出回路３は、抵抗で
分圧してコンパレータ３１の一方にＶ１を入力し、他方
にＶＧを与え、出力ＶＡを得ている。図２、図３に示す
ような検出回路３を用いることで、図４に示す入力電圧
（ＶＧ）対出力電圧（ＶＡ）を得る。
【００２９】また、スイッチ６の一例を図５、図６に示
す。このスイッチ６の動作は検出回路３からの出力ＶＡ
が”Ｌ”でオフ、”Ｈ”でオンである。
す。このスイッチ６の動作は検出回路３からの出力ＶＡ
が”Ｌ”でオフ、”Ｈ”でオンである。
【００３０】次に、第１の実施形態の動作につき説明す
る。イネーブル信号ＥＮが”Ｌ”から”Ｈ”になると、
制御信号ＶＧの電位は定電流源４の電流Ｉ１により、Ｖ
ｄｄから徐々に低下する。
る。イネーブル信号ＥＮが”Ｌ”から”Ｈ”になると、
制御信号ＶＧの電位は定電流源４の電流Ｉ１により、Ｖ
ｄｄから徐々に低下する。
【００３１】スイッチング素子（ＱＤ）１はオン抵抗を
下げるため、ゲート幅が大きく、そのためゲート容量も
大きくしている。最初、検出回路３の出力ＶＡは”Ｌ”
であるから、スイッチ６はオフで定電流源５の電流Ｉ２
は流れない。
下げるため、ゲート幅が大きく、そのためゲート容量も
大きくしている。最初、検出回路３の出力ＶＡは”Ｌ”
であるから、スイッチ６はオフで定電流源５の電流Ｉ２
は流れない。
【００３２】そして、制御信号ＶＧ、すなわち、スイッ
チング素子（ＱＤ）１のゲート電位が検出回路３の閾値
Ｖ１を下回ったときに、検出回路３３の出力ＶＡが”
Ｈ”レベルになり、スイッチ６がオンし、Ｉ２が流れ始
める。この結果、制御信号ＶＧの立ち下げが、Ｉ１から
Ｉ１＋Ｉ２で行われるようになる。すなわち、制御信号
ＶＧが検出回路３の閾値（Ｖ１）を下回る時間をソフト
スタート完了時間に設定することで、ソフトスタート完
了から完全にオンするまでの時間を短縮することができ
る。
チング素子（ＱＤ）１のゲート電位が検出回路３の閾値
Ｖ１を下回ったときに、検出回路３３の出力ＶＡが”
Ｈ”レベルになり、スイッチ６がオンし、Ｉ２が流れ始
める。この結果、制御信号ＶＧの立ち下げが、Ｉ１から
Ｉ１＋Ｉ２で行われるようになる。すなわち、制御信号
ＶＧが検出回路３の閾値（Ｖ１）を下回る時間をソフト
スタート完了時間に設定することで、ソフトスタート完
了から完全にオンするまでの時間を短縮することができ
る。
【００３３】次に、この発明の第２の実施形態につき図
７に従い説明する。図７は、この発明の第２の実施形態
にかかるブロック回路図である。
７に従い説明する。図７は、この発明の第２の実施形態
にかかるブロック回路図である。
【００３４】この第２の実施形態は、制御信号（ゲート
電位）ＶＧを与えるのにアンプ７を用いて、制御信号の
レベル変化を検出してゲインを増大させたものである。
このアンプ７自体は既知の回路構成である。アンプ７の
Ｖｒｅｆは１Ｖないし２Ｖの定電圧で、イネーブル信号
ＥＮ＜Ｖｒｅｆのときに、ＶＧ＝”Ｈ”、ＥＮ＞Ｖｒｅ
ｆのときにＶＧ＝”Ｌ”となるように構成されている。
電位）ＶＧを与えるのにアンプ７を用いて、制御信号の
レベル変化を検出してゲインを増大させたものである。
このアンプ７自体は既知の回路構成である。アンプ７の
Ｖｒｅｆは１Ｖないし２Ｖの定電圧で、イネーブル信号
ＥＮ＜Ｖｒｅｆのときに、ＶＧ＝”Ｈ”、ＥＮ＞Ｖｒｅ
ｆのときにＶＧ＝”Ｌ”となるように構成されている。
【００３５】検出回路３からの出力がＰ型ＭＯＳトラン
ジスタＱ２１に与えられる。電源電圧Ｖｄｄと定電流源
４との間には、Ｐ型ＭＯＳトランジスタＱ２０が設けら
れ、このゲートがアンプ７に接続されている。定電流源
４の他方は接地されている。また、Ｐ型ＭＯＳトランジ
スタＱ２０の一端とＮ型トランジスタＱ２１とが接続さ
れ、Ｎ型トランジスタＱ２１の他端は定電流源５を介し
て接地されている。
ジスタＱ２１に与えられる。電源電圧Ｖｄｄと定電流源
４との間には、Ｐ型ＭＯＳトランジスタＱ２０が設けら
れ、このゲートがアンプ７に接続されている。定電流源
４の他方は接地されている。また、Ｐ型ＭＯＳトランジ
スタＱ２０の一端とＮ型トランジスタＱ２１とが接続さ
れ、Ｎ型トランジスタＱ２１の他端は定電流源５を介し
て接地されている。
【００３６】この第２の実施形態の動作においては、イ
ネーブル信号ＥＮの変化から制御信号ＶＧが変化するま
での時間は、アンプ７のトランジスタＱ２２、Ｑ２３の
電流が大きいほど小さい。制御信号ＶＧが閾値電圧Ｖ１
を下回ったときに、トランジスタＱ２１がオンし、トラ
ンジスタＱ２０を流れる電流が、Ｉ１からＩ１＋Ｉ２に
なる。トランジスタＱ２２，Ｑ２３はトランジスタＱ２
０のカレントミラー構成であるから、トランジスタＱ２
０の電流増、すなわち、トランジスタＱ２２，Ｑ２３の
電流増となる。したがって図１と同様に、制御信号ＶＧ
が検出回路３の閾値（Ｖ１）を下回る時間をソフトスタ
ート完了時間に設定することで、ソフトスタート完了か
ら完全にオンするまでの時間を短縮することができる。
の効果が得られる。
ネーブル信号ＥＮの変化から制御信号ＶＧが変化するま
での時間は、アンプ７のトランジスタＱ２２、Ｑ２３の
電流が大きいほど小さい。制御信号ＶＧが閾値電圧Ｖ１
を下回ったときに、トランジスタＱ２１がオンし、トラ
ンジスタＱ２０を流れる電流が、Ｉ１からＩ１＋Ｉ２に
なる。トランジスタＱ２２，Ｑ２３はトランジスタＱ２
０のカレントミラー構成であるから、トランジスタＱ２
０の電流増、すなわち、トランジスタＱ２２，Ｑ２３の
電流増となる。したがって図１と同様に、制御信号ＶＧ
が検出回路３の閾値（Ｖ１）を下回る時間をソフトスタ
ート完了時間に設定することで、ソフトスタート完了か
ら完全にオンするまでの時間を短縮することができる。
の効果が得られる。
【００３７】次に、この発明の第３の実施形態につき図
８に従い説明する。図８は、この発明の第３の実施形態
にかかるブロック回路図である。この第３の実施形態
は、定電流動作のためのフィードバックループを持つも
のである。
８に従い説明する。図８は、この発明の第３の実施形態
にかかるブロック回路図である。この第３の実施形態
は、定電流動作のためのフィードバックループを持つも
のである。
【００３８】この第３の実施形態は、電源電圧Ｖｄｄを
過電流検出用抵抗（Ｒｓ）９で分圧した電位をコンパレ
ータ８の一方に与え、コンコンパレータ８の他方には参
照電位ＶＲが与えられている。そして、スイッチング素
子（ＱＤ）１のドレイン端子は抵抗９に接続されてい
る。コンパレータ８からの出力ＶＢは、インバータ（Ｉ
ＮＶ１）１０、インバータ（ＩＮＶ２）１１のそれぞれ
のトランジスタＱ３１，Ｑ３２に与えられている。スイ
ッチ６の出力はトランジスタＱ３２と定電流源４との接
続点に与えられ、トランジスタＱ３１と定電流源５との
接続点から制御信号ＶＧがスイッチング素子（ＱＤ）１
に与えられる。
過電流検出用抵抗（Ｒｓ）９で分圧した電位をコンパレ
ータ８の一方に与え、コンコンパレータ８の他方には参
照電位ＶＲが与えられている。そして、スイッチング素
子（ＱＤ）１のドレイン端子は抵抗９に接続されてい
る。コンパレータ８からの出力ＶＢは、インバータ（Ｉ
ＮＶ１）１０、インバータ（ＩＮＶ２）１１のそれぞれ
のトランジスタＱ３１，Ｑ３２に与えられている。スイ
ッチ６の出力はトランジスタＱ３２と定電流源４との接
続点に与えられ、トランジスタＱ３１と定電流源５との
接続点から制御信号ＶＧがスイッチング素子（ＱＤ）１
に与えられる。
【００３９】次に、この第３の実施形態の動作につき説
明する。イネーブル時に負荷電流ＩＬが設定値より少な
い場合には、ＶＳ＞ＶＲ、ＶＢ＝Ｖｄｄとなり、トラン
ジスタＱ３１，Ｑ３２はオフである。ここで、設定値と
はＲＳ×ＩＬ＝ＶＲとなるＩＬのことである。
明する。イネーブル時に負荷電流ＩＬが設定値より少な
い場合には、ＶＳ＞ＶＲ、ＶＢ＝Ｖｄｄとなり、トラン
ジスタＱ３１，Ｑ３２はオフである。ここで、設定値と
はＲＳ×ＩＬ＝ＶＲとなるＩＬのことである。
【００４０】イネーブル信号は図示せず。この場合、Ｖ
ＧはＶＧ＞Ｖ１の状態では、定電流源Ｉ１により，ＶＧ
＜Ｖ１ではＩ１＋Ｉ２により低下する。この動作は図１
の場合と同様である。
ＧはＶＧ＞Ｖ１の状態では、定電流源Ｉ１により，ＶＧ
＜Ｖ１ではＩ１＋Ｉ２により低下する。この動作は図１
の場合と同様である。
【００４１】次に、イネーブル時に設定値以上のＩＬを
流せる負荷回路２が接続されている場合を考える。負荷
電流ＩＬによりＶＳが低下し、ＶＲに近づく。するとＶ
Ｂが低下し、ＶＢ＜Ｖｄｄ−Ｖｔｐとなると、定電流Ｉ
３，Ｉ４が発生するため、制御信号ＶＧの立ち下がりは
押えられる。なお、Ｖｔｐはスイッチング素子（Ｐ型Ｍ
ＯＳトランジスタ）１の閾値である。
流せる負荷回路２が接続されている場合を考える。負荷
電流ＩＬによりＶＳが低下し、ＶＲに近づく。するとＶ
Ｂが低下し、ＶＢ＜Ｖｄｄ−Ｖｔｐとなると、定電流Ｉ
３，Ｉ４が発生するため、制御信号ＶＧの立ち下がりは
押えられる。なお、Ｖｔｐはスイッチング素子（Ｐ型Ｍ
ＯＳトランジスタ）１の閾値である。
【００４２】すなわち、フィードバックループが作用
し、負荷電流ＩＬが一定に保たれる。このときＩＬが小
さい場合は０≦ＶＧ≦Ｖ１、大きい場合は、Ｖ１＜ＶＧ
＜Ｖｄｄ−Ｖｔｐ の範囲をとりうる。図８の例では、
インバータ（ＩＮＶ１）１０，（ＩＮＶ２）１２がフィ
ードバックループ内のアンプを構成している。
し、負荷電流ＩＬが一定に保たれる。このときＩＬが小
さい場合は０≦ＶＧ≦Ｖ１、大きい場合は、Ｖ１＜ＶＧ
＜Ｖｄｄ−Ｖｔｐ の範囲をとりうる。図８の例では、
インバータ（ＩＮＶ１）１０，（ＩＮＶ２）１２がフィ
ードバックループ内のアンプを構成している。
【００４３】そして、０≦ＶＧ≦Ｖ１では高速ループと
なり、Ｖ１＜ＶＧ＜Ｖｄｄ−Ｖｔｐでは低速ループとな
る。負荷電流ＩＬが設定値内のときに所望のソフトスタ
ート動作が得られ、負荷電流ＩＬが設定値を超えるとき
に、フィードバック回路が機能して定電流（＝ＶＲ／Ｒ
Ｓ）動作をする。
なり、Ｖ１＜ＶＧ＜Ｖｄｄ−Ｖｔｐでは低速ループとな
る。負荷電流ＩＬが設定値内のときに所望のソフトスタ
ート動作が得られ、負荷電流ＩＬが設定値を超えるとき
に、フィードバック回路が機能して定電流（＝ＶＲ／Ｒ
Ｓ）動作をする。
【００４４】このように、定電流回路においても通常の
負荷（＝設定値内の負荷）に対して所望のソフトスター
ト動作をさせることができる。
負荷（＝設定値内の負荷）に対して所望のソフトスター
ト動作をさせることができる。
【００４５】次に、この発明の第４の実施形態につき図
９に従い説明する。図９は、この発明の第２の実施形態
にかかるブロック回路図である。この第４の実施形態
は、図８の回路に第２検出回路３ｂとトランジスタＱ４
３が付加されている。
９に従い説明する。図９は、この発明の第２の実施形態
にかかるブロック回路図である。この第４の実施形態
は、図８の回路に第２検出回路３ｂとトランジスタＱ４
３が付加されている。
【００４６】第２検出回路３ｂの例を図１０に示す。図
１１に第２検出回路３ｂの特性を示す。
１１に第２検出回路３ｂの特性を示す。
【００４７】図１１の閾値電圧Ｖ１は図４の閾値電圧Ｖ
１と同じ値である。また、第２検出回路３ｂはＶ２＜Ｖ
Ｇ＜Ｖ１の入力制御信号ＶＧに対して、出力ＶＣ＝”
Ｌ”となる。
１と同じ値である。また、第２検出回路３ｂはＶ２＜Ｖ
Ｇ＜Ｖ１の入力制御信号ＶＧに対して、出力ＶＣ＝”
Ｌ”となる。
【００４８】イネーブル時に負荷電流ＩＬが設定値より
小さい場合には、ＶＢ＝ＶｄｄとなるためＶＧは図８の
場合と同様に低下する。このときトランジスタＱ４３の
振る舞いはトランジスタＱ４２がオフなので関係ない。
小さい場合には、ＶＢ＝ＶｄｄとなるためＶＧは図８の
場合と同様に低下する。このときトランジスタＱ４３の
振る舞いはトランジスタＱ４２がオフなので関係ない。
【００４９】イネーブル時に設定値以上の負荷電流ＩＬ
を流せる負荷回路２が接続されている場合はフィードバ
ックループが作用し、負荷電流ＩＬが一定に保たれる動
作となり、図８と同様である。負荷電流ＩＬにより、制
御信号ＶＧのとる範囲が０≦ＶＧ＜Ｖ２、Ｖ２≦ＶＧ≦
Ｖ１、１＜ＶＧ＜Ｖｄｄ−Ｖｔｐ のいずれかとなる。
を流せる負荷回路２が接続されている場合はフィードバ
ックループが作用し、負荷電流ＩＬが一定に保たれる動
作となり、図８と同様である。負荷電流ＩＬにより、制
御信号ＶＧのとる範囲が０≦ＶＧ＜Ｖ２、Ｖ２≦ＶＧ≦
Ｖ１、１＜ＶＧ＜Ｖｄｄ−Ｖｔｐ のいずれかとなる。
【００５０】そして、ソフトスタート完了後に、負荷電
流ＩＬが設定値以内の状態であれば、ＶＧ＝０Ｖとな
る。そこで、ＩＬ＞設定値となる過電流が生じた場合を
考える。ＶＢが低下し、ＶＢ＜Ｖｄｄ−Ｖｔｐとなると
Ｉ３が流れ、ＶＧは上昇を始める。このとき、ＶＧ＜Ｖ
２なので、トランジスタＱ４３がオフで、Ｉ１＋Ｉ２に
対して、Ｉ３で制御信号ＶＧを上昇させることになる。
制御信号ＶＧを上昇させるためには、よりＶＢが低下せ
ねばならず、すなわち、より負荷電流ＩＬが増加せねば
ならない。Ｉ１＜Ｉ２に設定しているため、トランジス
タＱ４３がオフの状態でＶＧを上昇させるには時間がか
かる。ＶＧ＜Ｖ２ではＶＧの上昇は遅く、ＶＧ＞Ｖ２で
は上昇は速い。Ｖ２を適切に設定することで、過電流に
対して一定時間オン抵抗の増加を抑える回路にすること
ができる。
流ＩＬが設定値以内の状態であれば、ＶＧ＝０Ｖとな
る。そこで、ＩＬ＞設定値となる過電流が生じた場合を
考える。ＶＢが低下し、ＶＢ＜Ｖｄｄ−Ｖｔｐとなると
Ｉ３が流れ、ＶＧは上昇を始める。このとき、ＶＧ＜Ｖ
２なので、トランジスタＱ４３がオフで、Ｉ１＋Ｉ２に
対して、Ｉ３で制御信号ＶＧを上昇させることになる。
制御信号ＶＧを上昇させるためには、よりＶＢが低下せ
ねばならず、すなわち、より負荷電流ＩＬが増加せねば
ならない。Ｉ１＜Ｉ２に設定しているため、トランジス
タＱ４３がオフの状態でＶＧを上昇させるには時間がか
かる。ＶＧ＜Ｖ２ではＶＧの上昇は遅く、ＶＧ＞Ｖ２で
は上昇は速い。Ｖ２を適切に設定することで、過電流に
対して一定時間オン抵抗の増加を抑える回路にすること
ができる。
【００５１】また、図８、図９の過電流検出抵抗ＲＳ，
スイッチング素子ＱＤの代わりに、図１２の抵抗ＲＳ、
トランジスタＱ７０、Ｑ７１で示す構成の回路を用いて
もよい。
スイッチング素子ＱＤの代わりに、図１２の抵抗ＲＳ、
トランジスタＱ７０、Ｑ７１で示す構成の回路を用いて
もよい。
【００５２】この構成はトランジスタＱ７０のトランジ
スタ幅をトランジスタＱ７１より大きくしておき、抵抗
ＲＳでの電力損失を減少させるものである。ただし、負
荷電流ＩＬの設定値は、トランジスタＱ７０とＱ７１の
比を考慮してＲＳ、ＶＲを設定することで決められる。
スタ幅をトランジスタＱ７１より大きくしておき、抵抗
ＲＳでの電力損失を減少させるものである。ただし、負
荷電流ＩＬの設定値は、トランジスタＱ７０とＱ７１の
比を考慮してＲＳ、ＶＲを設定することで決められる。
【００５３】
【発明の効果】以上説明したように、この発明の請求項
１に記載のスイッチング素子の駆動回路装置によれば、
スイッチング素子がオンする途中でその制御信号の遷移
時間を増すことができるので、ソフトスタート後にすみ
やかにスイッチング素子を完全にオンさせることができ
る。
１に記載のスイッチング素子の駆動回路装置によれば、
スイッチング素子がオンする途中でその制御信号の遷移
時間を増すことができるので、ソフトスタート後にすみ
やかにスイッチング素子を完全にオンさせることができ
る。
【００５４】この発明の請求項２に記載のスイッチング
素子の駆動回路装置によれば、アンプ構成のスイッチン
グ素子駆動回路を構成し、スイッチング素子がオンする
途中でその制御信号の遷移時間を増すことができ、ソフ
トスタート後にすみやかにスイッチング素子を完全にオ
ンさせることができる。
素子の駆動回路装置によれば、アンプ構成のスイッチン
グ素子駆動回路を構成し、スイッチング素子がオンする
途中でその制御信号の遷移時間を増すことができ、ソフ
トスタート後にすみやかにスイッチング素子を完全にオ
ンさせることができる。
【００５５】この発明の請求項３に記載のスイッチング
素子の駆動回路装置によれば、定電流回路の一部をなす
スイッチング素子駆動回路を構成し、スイッチング素子
がオンする途中でその制御信号の遷移時間を増すことが
できるので、ソフトスタート後にすみやかにスイッチン
グ素子を完全にオンさせることができる。
素子の駆動回路装置によれば、定電流回路の一部をなす
スイッチング素子駆動回路を構成し、スイッチング素子
がオンする途中でその制御信号の遷移時間を増すことが
できるので、ソフトスタート後にすみやかにスイッチン
グ素子を完全にオンさせることができる。
【００５６】この発明の請求項４に記載のスイッチング
素子の駆動回路装置によれば、スイッチング素子が完全
にオンした後の過電流に対して一定期間反応を遅らせる
ことができるので、パルス状の過電流に反応してオン抵
抗が高くなることがない。
素子の駆動回路装置によれば、スイッチング素子が完全
にオンした後の過電流に対して一定期間反応を遅らせる
ことができるので、パルス状の過電流に反応してオン抵
抗が高くなることがない。
【００５７】また、この発明の請求項５に記載の電子機
器によれば、ソフトスタート後にすみやかにスイッチン
グ素子を完全にオンさせることができる。
器によれば、ソフトスタート後にすみやかにスイッチン
グ素子を完全にオンさせることができる。
【図１】この発明の第１の実施形態にかかるブロック回
路図である。
路図である。
【図２】この発明に用いられる検出回路の一例を示すブ
ロック回路図である。
ロック回路図である。
【図３】この発明に用いられる検出回路の一例を示すブ
ロック回路図である。
ロック回路図である。
【図４】この発明に用いられる検出回路の入力電圧（Ｖ
Ｇ）対出力電圧（ＶＡ）特性を示す図である。
Ｇ）対出力電圧（ＶＡ）特性を示す図である。
【図５】この発明に用いられるスイッチの一例を示すブ
ロック回路図である。
ロック回路図である。
【図６】この発明に用いられるスイッチの一例を示すブ
ロック回路図である。
ロック回路図である。
【図７】この発明の第２の実施形態にかかるブロック回
路図である。
路図である。
【図８】この発明の第３の実施形態にかかるブロック回
路図である。
路図である。
【図９】この発明の第４の実施形態にかかるブロック回
路図である。
路図である。
【図１０】この発明に用いられる第２検出回路３ｂの一
例を示すブロック図である。
例を示すブロック図である。
【図１１】第２検出回路３ｂの特性を示す図である。
【図１２】図８，図９の変形例を示すブロック回路図で
ある。
ある。
１ スイッチング素子（ＱＤ） ２ 負荷回路 ３ 検出回路 ４ 定電流源 ５ 定電流源 ６ スイッチ ＶＧ 制御信号
フロントページの続き Ｆターム(参考） 5J055 AX05 AX53 AX66 BX16 CX12 DX22 DX49 EX07 EX12 EX21 EY21 EZ03 EZ07 EZ12 FX12 FX17 FX35 GX01 GX02 GX06
Claims (5)
- 【請求項１】 直流電源からの電流をスイッチングする
Ｐチャネル型ＭＯＳスイッチング素子と、このスイッチ
ング素子をオンさせる制御信号を与える制御信号供給手
段と、この制御信号の電位を検出する検出手段と、を備
え、前記制御信号供給手段は検出手段の検出出力に応じ
て、前記制御信号の遷移速度を増大させることを特徴と
するスイッチング素子駆動回路装置。 - 【請求項２】 前記制御信号供給手段は、スイッチング
素子のオン時に前記制御信号のレベル変化を検出し、ゲ
インを増大させることを特徴とする請求項１に記載のス
イッチング素子駆動回路装置。 - 【請求項３】 前記制御信号供給手段は、定電流動作の
ためのフィードバックループを備えることを特徴とする
請求項１又は２に記載のを持つスイッチング素子駆動回
路装置。 - 【請求項４】 前記制御信号供給手段は、スイッチング
素子が完全にオン状態でその状態を維持する手段を備え
たことを特徴とする請求項３に記載のを持つスイッチン
グ素子駆動回路装置。 - 【請求項５】 直流電源と、直流電源からの電流をスイ
ッチングするＰチャネル型ＭＯＳスイッチング素子と、
前記スイッチング素子を介して上記電源が供給される負
荷回路と、前記スイッチング素子をオンさせる制御信号
を与える制御信号供給手段と、この制御信号の電位を検
出する検出手段と、、前記制御信号供給手段は検出手段
の検出出力に応じて、前記制御信号の遷移速度を増大さ
せることを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066278A JP4145462B2 (ja) | 2000-03-10 | 2000-03-10 | スイッチング素子駆動回路装置およびそれを用いた電子機器 |
| JP2006015929A JP4666636B2 (ja) | 2000-03-10 | 2006-01-25 | スイッチング素子駆動回路装置及びそれを用いた電子機器 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000066278A JP4145462B2 (ja) | 2000-03-10 | 2000-03-10 | スイッチング素子駆動回路装置およびそれを用いた電子機器 |
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| Publication Number | Publication Date |
|---|---|
| JP2001257572A true JP2001257572A (ja) | 2001-09-21 |
| JP4145462B2 JP4145462B2 (ja) | 2008-09-03 |
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| JP (2) | JP4145462B2 (ja) |
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|---|---|---|---|---|
| JP2007221863A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | ゲート駆動回路 |
| FR2927738A1 (fr) * | 2008-02-19 | 2009-08-21 | Alstom Transport Sa | Dispositif et circuit de commande d'un composant electronique de puissance, procede de pilotage et allumeur associes. |
| JP2019080131A (ja) * | 2017-10-23 | 2019-05-23 | ローム株式会社 | スイッチ装置 |
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|---|---|---|---|---|
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| JP5329497B2 (ja) * | 2010-08-30 | 2013-10-30 | 旭化成エレクトロニクス株式会社 | スイッチングトランジスタの制御回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3614519B2 (ja) * | 1995-07-25 | 2005-01-26 | 株式会社日立製作所 | 絶縁ゲート型半導体装置の駆動方法及び装置 |
| JPH10108477A (ja) * | 1996-09-30 | 1998-04-24 | Mitsutoyo Corp | インバータ回路 |
| JPH11246147A (ja) * | 1998-03-04 | 1999-09-14 | Toshiba Corp | 油圧エレベータ |
-
2000
- 2000-03-10 JP JP2000066278A patent/JP4145462B2/ja not_active Expired - Fee Related
-
2006
- 2006-01-25 JP JP2006015929A patent/JP4666636B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007221863A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | ゲート駆動回路 |
| FR2927738A1 (fr) * | 2008-02-19 | 2009-08-21 | Alstom Transport Sa | Dispositif et circuit de commande d'un composant electronique de puissance, procede de pilotage et allumeur associes. |
| EP2093868A2 (fr) * | 2008-02-19 | 2009-08-26 | Alstom Transport S.A. | Dispositif et circuit de commande d'un composant électronique de puissance, procédé de pilotage et allumeur associés. |
| EP2093868A3 (fr) * | 2008-02-19 | 2013-12-04 | ALSTOM Transport SA | Dispositif et circuit de commande d'un composant électronique de puissance, procédé de pilotage et allumeur associés. |
| JP2019080131A (ja) * | 2017-10-23 | 2019-05-23 | ローム株式会社 | スイッチ装置 |
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| JP2006148971A (ja) | 2006-06-08 |
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