JPS58221421A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
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- JPS58221421A JPS58221421A JP57098649A JP9864982A JPS58221421A JP S58221421 A JPS58221421 A JP S58221421A JP 57098649 A JP57098649 A JP 57098649A JP 9864982 A JP9864982 A JP 9864982A JP S58221421 A JPS58221421 A JP S58221421A
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- Japan
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- voltage
- vcc
- transistor
- constant
- inverter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＣＭＯ８集積回路で使用する電源電圧検出回
路に関する。
路に関する。
技術の背景
１チツプのマイクラコンビエータでは電源電圧Ｖｃｃが
一定値以下に低下するとその動作が保証されなくなる。
一定値以下に低下するとその動作が保証されなくなる。
例えばＶｃｃ ＝ ５±１ｖの範囲で動作が保証されて
いるＩＣで、一時的にしろ例えばＶｃｃ ＝ ５ Ｖに
低下するとメモリ（ＲＡＭ）の内容が消滅又は変更（１
４−＋０反転）シ、プログラムカウンタの内容が変った
りしてその後の動作が保証されない。しかも電源が一時
的な電圧低下又は瞬断であると外観的には何事もなかっ
たように動作を継続するが、プログラムカウンタの内容
が変ったシすると忽ちプログラム暴走等の事態に陥る恐
れがある。第１図は１チツプマイクロコンピユータ１０
の該当部分の概略図で、１１はプログラムを格納したメ
モリ（ＲＯＭ） 、１２はその読出しアドレスを順次更
新するプログラムカウンタ、１３は各種のレジスタ、１
４は各種のフラグ部である。
いるＩＣで、一時的にしろ例えばＶｃｃ ＝ ５ Ｖに
低下するとメモリ（ＲＡＭ）の内容が消滅又は変更（１
４−＋０反転）シ、プログラムカウンタの内容が変った
りしてその後の動作が保証されない。しかも電源が一時
的な電圧低下又は瞬断であると外観的には何事もなかっ
たように動作を継続するが、プログラムカウンタの内容
が変ったシすると忽ちプログラム暴走等の事態に陥る恐
れがある。第１図は１チツプマイクロコンピユータ１０
の該当部分の概略図で、１１はプログラムを格納したメ
モリ（ＲＯＭ） 、１２はその読出しアドレスを順次更
新するプログラムカウンタ、１３は各種のレジスタ、１
４は各種のフラグ部である。
１５はリセット用の外部端子で、ここに外部からリセッ
ト信号Ｒ８Ｔを与えると、それをインバータ１６で反転
した内部リセット信号Ｒ８Ｔによシカウンタ１２、レジ
スタ１６、フラグ１４等はイニシャライズされる。
ト信号Ｒ８Ｔを与えると、それをインバータ１６で反転
した内部リセット信号Ｒ８Ｔによシカウンタ１２、レジ
スタ１６、フラグ１４等はイニシャライズされる。
上述したプログラム暴走等の事態はＶｅｅ変動時にこれ
を内部的に検出してリセット信号Ｒ８Ｔを発生し、カウ
ンタ１２等をイニシャライズすれば防止される。１７は
この目的で設けた電源電圧検出回路で、ｖｃｃが例えば
４ｖよシ低下すると信号を発生し、該信号はインバータ
１８、オア回路１９を通してＲ８Ｔになシ、プログラム
カウンタ１２、各種レジスタ１３、フラグ類１４をリセ
ットする。
を内部的に検出してリセット信号Ｒ８Ｔを発生し、カウ
ンタ１２等をイニシャライズすれば防止される。１７は
この目的で設けた電源電圧検出回路で、ｖｃｃが例えば
４ｖよシ低下すると信号を発生し、該信号はインバータ
１８、オア回路１９を通してＲ８Ｔになシ、プログラム
カウンタ１２、各種レジスタ１３、フラグ類１４をリセ
ットする。
これによシマイコンはイニシャライズされ、最初から動
作を再開する。
作を再開する。
従来技術と問題点
Ｍ、源電圧検出回路はトランジスタの閾値などを利用し
て構成できる。例えば第２図（、）に示すＶｅｃを分割
する直列素子Ａ、Ｂと、その分割電圧Ｖａで動作するト
ランジスタＱとその負荷抵抗ＲからなるインバータＩＮ
Ｖでは、素子Ａ、Ｂにリニアな素子を用いればｖ３はＶ
ｃｃに比例して変化しくこ＼ではＶ ｅ ｃが立上る状
態を考える）、トランジスタＱの閾値電圧ｖｔｈは一定
値であるからＶａ ） ＶｔｈになるとトランジスタＱ
は導通を始め、ｖｃｃと共に上昇していたＶ ｏｕｔは
下降する。素子Ａ、Ｈの電圧分割比を変えて出力電圧Ｖ
ｏｕｔが変化を生じる時の電源電圧Ｖｃｃを選定するこ
とができる。
て構成できる。例えば第２図（、）に示すＶｅｃを分割
する直列素子Ａ、Ｂと、その分割電圧Ｖａで動作するト
ランジスタＱとその負荷抵抗ＲからなるインバータＩＮ
Ｖでは、素子Ａ、Ｂにリニアな素子を用いればｖ３はＶ
ｃｃに比例して変化しくこ＼ではＶ ｅ ｃが立上る状
態を考える）、トランジスタＱの閾値電圧ｖｔｈは一定
値であるからＶａ ） ＶｔｈになるとトランジスタＱ
は導通を始め、ｖｃｃと共に上昇していたＶ ｏｕｔは
下降する。素子Ａ、Ｈの電圧分割比を変えて出力電圧Ｖ
ｏｕｔが変化を生じる時の電源電圧Ｖｃｃを選定するこ
とができる。
この電源電圧検出回路はＮＭＯ８）ランジスタロ１抵抗
素子Ｒなどからなるが、ＣＭＯ８ＩＣに搭載するには０
Ｍ０８回路からなるのが好ましい。ＣＭＯ８回路方式で
は抵抗ＲはＰＭＯ８）ランリスタとなシ、そのゲートは
ＮＭＯ８）ランリスタＱのゲートに接続されて電圧Ｖａ
を受けることになる。また素子Ａ。
素子Ｒなどからなるが、ＣＭＯ８ＩＣに搭載するには０
Ｍ０８回路からなるのが好ましい。ＣＭＯ８回路方式で
は抵抗ＲはＰＭＯ８）ランリスタとなシ、そのゲートは
ＮＭＯ８）ランリスタＱのゲートに接続されて電圧Ｖａ
を受けることになる。また素子Ａ。
ＢもＰ、ＮＭＯ８）ランリスタで構成される。ＣＭＯＳ
インバータの閾値電圧は相手側トランジスタの導通状態
の影響を受けるので個々のトランジスタの閾値電圧とは
異なる。標準的なＣＭＯＳインバータの閾値電圧は電源
電圧の半分であシ、従って５ｖ系なら２．５ Ｖ、個々
のトランジスタの閾値電圧はＰ、Ｎ型とも約ＩＶ（Ｐ型
は−ＩＶ、Ｎ型は±１Ｖ）である。
インバータの閾値電圧は相手側トランジスタの導通状態
の影響を受けるので個々のトランジスタの閾値電圧とは
異なる。標準的なＣＭＯＳインバータの閾値電圧は電源
電圧の半分であシ、従って５ｖ系なら２．５ Ｖ、個々
のトランジスタの閾値電圧はＰ、Ｎ型とも約ＩＶ（Ｐ型
は−ＩＶ、Ｎ型は±１Ｖ）である。
閾値電圧がＶｃｅの１／２であると、これを第２図（ｂ
）に示すとＶａと同種の直線となシ、このま＼では電源
電圧検出ができない。またトランジスタにはｖｔｈ、β
などに製造ばらつきがあシ、全品同じ検出値とするには
調整機能を持たせることが必要である。
）に示すとＶａと同種の直線となシ、このま＼では電源
電圧検出ができない。またトランジスタにはｖｔｈ、β
などに製造ばらつきがあシ、全品同じ検出値とするには
調整機能を持たせることが必要である。
発明の目的
本発明の第１の目的はＣＭＯ８集積回路に適用する電源
電圧検出回路を提供することであｐｌまた第２の目的は
素子の製造ばらつきが電圧検出点を変化させないように
補償可能としようとするにある。
電圧検出回路を提供することであｐｌまた第２の目的は
素子の製造ばらつきが電圧検出点を変化させないように
補償可能としようとするにある。
発明の構成
本発明の電源電圧検出回路は、所定の電圧を発生する定
電圧発生部と前記定電圧発生部の出力が入力されるＣＭ
ＯＳインバータとを備え、前記ＣＭＯＳインバータの電
源電圧に対するスレッシュホールド電圧の変化特性と前
記定電圧発生部の出力電圧とで所望の検出電圧が設定さ
れることを特徴とするものであシ、また前記ＣＭＯＳイ
ンバータを構成する２つのトランジスタに対して、それ
ぞれ前記定電圧発生部の出力電圧を反転増幅した電圧で
制御されるトランジスタを直列に挿入してなることを特
徴とするものである。
電圧発生部と前記定電圧発生部の出力が入力されるＣＭ
ＯＳインバータとを備え、前記ＣＭＯＳインバータの電
源電圧に対するスレッシュホールド電圧の変化特性と前
記定電圧発生部の出力電圧とで所望の検出電圧が設定さ
れることを特徴とするものであシ、また前記ＣＭＯＳイ
ンバータを構成する２つのトランジスタに対して、それ
ぞれ前記定電圧発生部の出力電圧を反転増幅した電圧で
制御されるトランジスタを直列に挿入してなることを特
徴とするものである。
発明の実施例
以下、図示の実施例を参照しながら本発明の詳細な説明
する。第３図は本発明の基本構成を示す図で、Ｑ１〜Ｑ
４はｐチャネルＭＯ８）ランリスタ、ＱＩＩ〜Ｑ９はｎ
チャネルＭＯ８）ランリスタである。トランジスタＱ、
はそのゲートを接地し、第２図の素子Ａに相当する高抵
抗として使用する。トランジスタＱｓ＝Ｑｅは第２図の
素子Ｂに相当するがそれぞれゲート、ドレイン間を短絡
しＭＯＳダイオードとして使用する。トランジスタＱｓ
＝Ｑａを２個直列にしたのは後段のトランジスタＱ、を
充分に駆動するためである。このトランジスタＱ、とト
ランジスタＱ、はＣＭＯＳインバータＩＮＶ１を成し、
初段トランジスタＱ１− Ｑ１Ｑ６と共に電源電圧検出
回路を構成する。後段のトランジスタＱａ＝ＱｓおよＵ
Ｑ４ 、Ｑ＊もＣＭＯＳインバータＩＮＶ２ 、 Ｉ
ＮＶｓを構成するが、これらは波形整形用である。
する。第３図は本発明の基本構成を示す図で、Ｑ１〜Ｑ
４はｐチャネルＭＯ８）ランリスタ、ＱＩＩ〜Ｑ９はｎ
チャネルＭＯ８）ランリスタである。トランジスタＱ、
はそのゲートを接地し、第２図の素子Ａに相当する高抵
抗として使用する。トランジスタＱｓ＝Ｑｅは第２図の
素子Ｂに相当するがそれぞれゲート、ドレイン間を短絡
しＭＯＳダイオードとして使用する。トランジスタＱｓ
＝Ｑａを２個直列にしたのは後段のトランジスタＱ、を
充分に駆動するためである。このトランジスタＱ、とト
ランジスタＱ、はＣＭＯＳインバータＩＮＶ１を成し、
初段トランジスタＱ１− Ｑ１Ｑ６と共に電源電圧検出
回路を構成する。後段のトランジスタＱａ＝ＱｓおよＵ
Ｑ４ 、Ｑ＊もＣＭＯＳインバータＩＮＶ２ 、 Ｉ
ＮＶｓを構成するが、これらは波形整形用である。
第４図は電源電圧Ｖｅｅに対する各部の電圧で、Ｖｔｔ
ｔ’ｉインバータＩ ＮＶ、のスレッシェホールド電圧
であシ、Ｖｃｅ／２に設計される場合は横軸と４５″線
の中間を通る直線となる。電圧Ｖａはｖｃｃが低くトラ
ンジスタＱｓ、Ｑｓがオフしている間はトランジスタＱ
１によｐ Ｖａｃに追従して上昇するが、ｖｃｃがトラ
ンジスタＱｓ＝Ｑｓの２段分のスレッシュホールド電圧
（それぞれｖｔｈとする）を越えた辺シからＭＯＳダイ
オードの定電圧性に従う一定値をとる。
ｔ’ｉインバータＩ ＮＶ、のスレッシェホールド電圧
であシ、Ｖｃｅ／２に設計される場合は横軸と４５″線
の中間を通る直線となる。電圧Ｖａはｖｃｃが低くトラ
ンジスタＱｓ、Ｑｓがオフしている間はトランジスタＱ
１によｐ Ｖａｃに追従して上昇するが、ｖｃｃがトラ
ンジスタＱｓ＝Ｑｓの２段分のスレッシュホールド電圧
（それぞれｖｔｈとする）を越えた辺シからＭＯＳダイ
オードの定電圧性に従う一定値をとる。
この電圧Ｖａの飽和は負荷となるトランジスタＱ１が高
抵抗な程著しいので、Ｑｌとしてはｙｍの小さいものを
用いるとよい。電圧Ｖａを入力とするインバータＩ Ｎ
Ｖ、はそのスレッシュホールド電圧ｖＴがＶｅｅ依存性
を有する結果、第４図から明らかなようにＶａが一定で
もその大小関係はＶｃｃＯ値で変わる。つ−！ｊ、り、
ＶＴとＶａの交点の電圧ＶＤを境に、ｖｃｃ＜ＶＤのと
きはＶａ）７丁であシ、インバータＩＮＶ、の出力Ｖｏ
ｕｔはＬ（Ｅｌ−）となＪ） 、Ｖｅａｌ）ＶｐではＶ
７ ） Ｖ ａとなってＶｏｕｔはＨ″（ハイ）になる
。
抵抗な程著しいので、Ｑｌとしてはｙｍの小さいものを
用いるとよい。電圧Ｖａを入力とするインバータＩ Ｎ
Ｖ、はそのスレッシュホールド電圧ｖＴがＶｅｅ依存性
を有する結果、第４図から明らかなようにＶａが一定で
もその大小関係はＶｃｃＯ値で変わる。つ−！ｊ、り、
ＶＴとＶａの交点の電圧ＶＤを境に、ｖｃｃ＜ＶＤのと
きはＶａ）７丁であシ、インバータＩＮＶ、の出力Ｖｏ
ｕｔはＬ（Ｅｌ−）となＪ） 、Ｖｅａｌ）ＶｐではＶ
７ ） Ｖ ａとなってＶｏｕｔはＨ″（ハイ）になる
。
こうして電源電圧の検出ができ、該出力電圧Ｖｏｕｔを
後段２段のインバータで波形整形すればＶＤを境にステ
ップ状にり、Ｈに変る検出電圧が得られる。
後段２段のインバータで波形整形すればＶＤを境にステ
ップ状にり、Ｈに変る検出電圧が得られる。
尚、定電圧発生部の構成は第３図の構成に限らず、一定
電圧を発生するものであればよい。
電圧を発生するものであればよい。
第７図はＣＭＯＳインバータＩＮＶ、のｖＴの説明図（
縦軸は電流工）で、Ｖｔｈｎはｎチャネル側のトランジ
スタＱｙのスレッシェホール）” ！ 圧、Ｖ ｔｈｐ
ハルチャネル側のトランジスタＱ、のスレッシュホー
ルド電圧である。標準的なＣＭＯＳインバータの７丁は
ｐチャネルの電流とｎチャネルの電流が一致する点とな
り、通常は両トランジスタを同じ性能にしてＶｔｈｎと
（Ｖｅｅ −Ｖｔｈｐ ）の中間点に設定される。
縦軸は電流工）で、Ｖｔｈｎはｎチャネル側のトランジ
スタＱｙのスレッシェホール）” ！ 圧、Ｖ ｔｈｐ
ハルチャネル側のトランジスタＱ、のスレッシュホー
ルド電圧である。標準的なＣＭＯＳインバータの７丁は
ｐチャネルの電流とｎチャネルの電流が一致する点とな
り、通常は両トランジスタを同じ性能にしてＶｔｈｎと
（Ｖｅｅ −Ｖｔｈｐ ）の中間点に設定される。
ｌ Ｖ ｔｂｎ ｌと１ｖｔｈｐｌが等しく両電流曲線
の傾斜が等しｂと、Ｖｃｃが変動しても点線で示す如く
変るだけで７丁は常にＶｃｅ／２の関係を保つ。この点
が第２図のＮＭＯＳインバータとは異なる。尚、第４
・図で■８が一定値に上昇した後はｎチャネルトランジ
スタＱ７は、はぼ同じ状態の導通度を保つ（ソース、ゲ
ート間電圧が一定であるから）。これに対しＶａｃにソ
ースを接続されるｐチャネルトランジスタＱ、はＶａが
一定になりた後もＶｅｃの上昇に伴ない益々深くバイア
スされて（ソー４、ゲート間電圧が増大して）導通度を
増大させる。この結果出力ＶｏｕｔはトランジスタＱｔ
の低抵抗化按よシＬからＨにプルアップされる。しかし
９丁はオンのま＼であるからＶｏｕｔがＶｅｃになるこ
とはなく、Ｈ１Ｌ変化もなだらかである。後段のインバ
ータＩＮＶ、。
の傾斜が等しｂと、Ｖｃｃが変動しても点線で示す如く
変るだけで７丁は常にＶｃｅ／２の関係を保つ。この点
が第２図のＮＭＯＳインバータとは異なる。尚、第４
・図で■８が一定値に上昇した後はｎチャネルトランジ
スタＱ７は、はぼ同じ状態の導通度を保つ（ソース、ゲ
ート間電圧が一定であるから）。これに対しＶａｃにソ
ースを接続されるｐチャネルトランジスタＱ、はＶａが
一定になりた後もＶｅｃの上昇に伴ない益々深くバイア
スされて（ソー４、ゲート間電圧が増大して）導通度を
増大させる。この結果出力ＶｏｕｔはトランジスタＱｔ
の低抵抗化按よシＬからＨにプルアップされる。しかし
９丁はオンのま＼であるからＶｏｕｔがＶｅｃになるこ
とはなく、Ｈ１Ｌ変化もなだらかである。後段のインバ
ータＩＮＶ、。
Ｉ ＮＶ、はこの出力Ｖｏｕｔを波形整形し、例えば第
４図のｖＤを４ｖに設定すればＶｃｃの４ｖ以下への低
下に対し第８図に示すようにリセット信号Ｒ８Ｔを発生
する。
４図のｖＤを４ｖに設定すればＶｃｃの４ｖ以下への低
下に対し第８図に示すようにリセット信号Ｒ８Ｔを発生
する。
検出点ＶＤは第４図のインバータスレッシェホールド電
圧ｖ丁の傾きを変えることで任意に設定できる。例えば
、インバータＩＮＶ、のｎチャネル側のトランジスタ９
丁のサイズを大きくすれば第７図に示す如くｎチャネル
側の電流は増大する（破線で示す）ので、交点はＰ、か
らＰ、へと移動して７丁が低下する（傾きが緩やかＫな
る）。この結果第４図に示す検出点ｖＤは高くなる。逆
にｐチャネル側のトランジスタＱ、のサイズを大きくす
ればｐチャネル側の電流が増加する（１点鎖線で示す）
ので、交点Ｐ、は右に移動してＶ、は高くなる（傾きが
急にな、る）。この結果検出点ＶＤは低くなる。ＶＴ（
Ｄ設定可能範囲はＶｔｈｎ 〜（Ｖｃ ｃ −Ｖｔｈｐ
）、５ｖ系なら通常１〜４ｖであるから、所望のｖＤ
が得られるようこの範囲で７丁を設定すればよい。
圧ｖ丁の傾きを変えることで任意に設定できる。例えば
、インバータＩＮＶ、のｎチャネル側のトランジスタ９
丁のサイズを大きくすれば第７図に示す如くｎチャネル
側の電流は増大する（破線で示す）ので、交点はＰ、か
らＰ、へと移動して７丁が低下する（傾きが緩やかＫな
る）。この結果第４図に示す検出点ｖＤは高くなる。逆
にｐチャネル側のトランジスタＱ、のサイズを大きくす
ればｐチャネル側の電流が増加する（１点鎖線で示す）
ので、交点Ｐ、は右に移動してＶ、は高くなる（傾きが
急にな、る）。この結果検出点ＶＤは低くなる。ＶＴ（
Ｄ設定可能範囲はＶｔｈｎ 〜（Ｖｃ ｃ −Ｖｔｈｐ
）、５ｖ系なら通常１〜４ｖであるから、所望のｖＤ
が得られるようこの範囲で７丁を設定すればよい。
第５図は第６図の回路に素子特性の製造ばらつきを検出
する回路２０およびそれを補正する回路２１．２２を追
加したものである。ＣＭＯ８回路の製造ばらつきによる
影響は本回路ではｎ ｆ・ヤ４ルトランジスタＱｓ、Ｑ
ｓによるそれが支配的でゝ＼今る。
する回路２０およびそれを補正する回路２１．２２を追
加したものである。ＣＭＯ８回路の製造ばらつきによる
影響は本回路ではｎ ｆ・ヤ４ルトランジスタＱｓ、Ｑ
ｓによるそれが支配的でゝ＼今る。
これらのトランジスタのｖｔｈが１ｏｔｌｙ変化しても
電圧検出部の出力Ｖａが第６図に示すＶａ’の如く変化
してしまう。この場合、インバータＩＮＶ、の７丁が同
じ傾きであると、ｖａに対して希望値である検出点ｖＤ
が、ｖａ′に対してはＶＤ／に上昇してしまう。
電圧検出部の出力Ｖａが第６図に示すＶａ’の如く変化
してしまう。この場合、インバータＩＮＶ、の７丁が同
じ傾きであると、ｖａに対して希望値である検出点ｖＤ
が、ｖａ′に対してはＶＤ／に上昇してしまう。
追加された回路２０〜２２はこのような場合にインバー
タＩ ＮＶ、のスレッシユホールドをｖ丁′に上昇させ
てＶａ’との交点がＶＤになるように補正するものであ
る。製造ばらつき検出回路２０は、定電圧発生部Ｑｓ＝
Ｑｓ、Ｑｅと同一定数の直列トランジスタ列Ｑ１’
ｖ Ｑｌ’ｌ Ｑ８’を備え、その出力が該定電圧発生
部と同様になるようにしておく。その後段のｐチャネル
ＭＯＳトランジスタＱｓｏ ｈ ｎチャネルＭＯ８）ラ
ンリスタＱｌｌおよび帰還抵抗Ｒ１は反転増幅器を構成
し、そのゲインは抵抗Ｒ□で設定される。補正回路２１
はインバータＩＮＶ、におけるトランジスタＱ！のソー
スと電源Ｖｃｃとの間にｐチャネルＭＯ８）ランリスタ
Ｑｔｔを介在させ、また補正回路２２はトランジスタＱ
、のソースとアース間にｎチャネルＭＯ８）ランリスタ
Ｑ１ｍを介在させたものである。これらのトランジスタ
Ｑｌ！ ＋ ｑｔｓは検出回路２０の出力電圧で共通に
制御される。
タＩ ＮＶ、のスレッシユホールドをｖ丁′に上昇させ
てＶａ’との交点がＶＤになるように補正するものであ
る。製造ばらつき検出回路２０は、定電圧発生部Ｑｓ＝
Ｑｓ、Ｑｅと同一定数の直列トランジスタ列Ｑ１’
ｖ Ｑｌ’ｌ Ｑ８’を備え、その出力が該定電圧発生
部と同様になるようにしておく。その後段のｐチャネル
ＭＯＳトランジスタＱｓｏ ｈ ｎチャネルＭＯ８）ラ
ンリスタＱｌｌおよび帰還抵抗Ｒ１は反転増幅器を構成
し、そのゲインは抵抗Ｒ□で設定される。補正回路２１
はインバータＩＮＶ、におけるトランジスタＱ！のソー
スと電源Ｖｃｃとの間にｐチャネルＭＯ８）ランリスタ
Ｑｔｔを介在させ、また補正回路２２はトランジスタＱ
、のソースとアース間にｎチャネルＭＯ８）ランリスタ
Ｑ１ｍを介在させたものである。これらのトランジスタ
Ｑｌ！ ＋ ｑｔｓは検出回路２０の出力電圧で共通に
制御される。
定電圧発生部の出力電圧Ｖａが製造ばらつきによＦ）
Ｖａ’になったとすると、検出回路２０の検出部の出力
電圧も同じ変化をし、そしてこの検出回路２０の出力段
はインバータであるのでＶａとは逆に変化する電圧ｖｂ
が生じる。この電圧ｖｂは補正用のトランジスタＱ１ｔ
ｔ （ｌｌｂｓに５．加わシ、トランジスタＱＩＳの
導通度を下げ、トランジスタＱｔｔの導通度を上げる。
Ｖａ’になったとすると、検出回路２０の検出部の出力
電圧も同じ変化をし、そしてこの検出回路２０の出力段
はインバータであるのでＶａとは逆に変化する電圧ｖｂ
が生じる。この電圧ｖｂは補正用のトランジスタＱ１ｔ
ｔ （ｌｌｂｓに５．加わシ、トランジスタＱＩＳの
導通度を下げ、トランジスタＱｔｔの導通度を上げる。
この結果インバータＩ ＮＶｌではｐチャネル側の抵抗
が減シ（電流曲線の勾配が大にな！０）、ｎチャネル側
の抵抗が増える（同勾配が小になる）°ので、第７図か
ら明らかなようにその交点は右側へ移動する。こうして
インバータＩＮＶ。
が減シ（電流曲線の勾配が大にな！０）、ｎチャネル側
の抵抗が増える（同勾配が小になる）°ので、第７図か
ら明らかなようにその交点は右側へ移動する。こうして
インバータＩＮＶ。
のスレッシ３ホールドＶＴからＶＴ ／へ上昇する（第
６図）ので、検出点ｖＤの安定化が図られる。このとき
ＶＴをｖ丁′へ上昇させる度合は検出回路２００反転反
転器のゲインまたはトランジスタＱｓｘ ＊ Ｑｓｓの
パラメータによｐ調整できる。なおりｔｈ等の変動はイ
ンバータＩＮＶ、を構成するトランジスタにも生じ、こ
れによりｖＴの勾配が変るが（これはＶａ変変動程合な
影響は与えないが）、抵抗Ｒ１の調整等はこの変化をも
考慮して行なうとよい。
６図）ので、検出点ｖＤの安定化が図られる。このとき
ＶＴをｖ丁′へ上昇させる度合は検出回路２００反転反
転器のゲインまたはトランジスタＱｓｘ ＊ Ｑｓｓの
パラメータによｐ調整できる。なおりｔｈ等の変動はイ
ンバータＩＮＶ、を構成するトランジスタにも生じ、こ
れによりｖＴの勾配が変るが（これはＶａ変変動程合な
影響は与えないが）、抵抗Ｒ１の調整等はこの変化をも
考慮して行なうとよい。
実施例ではダミー回路Ｑｔ’＋ Ｑ！ｌ’ｌ Ｑ６’に
よシＶａ変化を検出するようにしたが、これは検出部Ｑ
ｔ ＩＱＢ−Ｑａの出力Ｖａを直接利用し、インバータ
Ｑｉｏ＋Ｑ１１で反転して補正用トランジスタＱｔｔ
＋ ＱＣｓに加えるようにしてもよい。またインバータ
Ｉ ＮＶ、のＶＴ変化を検出してＶａを変える方式も考
えられる。
よシＶａ変化を検出するようにしたが、これは検出部Ｑ
ｔ ＩＱＢ−Ｑａの出力Ｖａを直接利用し、インバータ
Ｑｉｏ＋Ｑ１１で反転して補正用トランジスタＱｔｔ
＋ ＱＣｓに加えるようにしてもよい。またインバータ
Ｉ ＮＶ、のＶＴ変化を検出してＶａを変える方式も考
えられる。
発明の効果
以上述べたように本発明によれば、０Ｍ９Ｓ構成で電源
電圧の変動を検出することができ、ＣＭＯ８集積回路に
適用して有効である。また素子特性に製造ばらつきがあ
っても検出点を設計値通りに実現できる利点がある。
電圧の変動を検出することができ、ＣＭＯ８集積回路に
適用して有効である。また素子特性に製造ばらつきがあ
っても検出点を設計値通りに実現できる利点がある。
第１図は１チツプマイクロコンビエータの概略図、第２
図はＮＭＯ８回路の電源電圧検出回路の説明図、第６図
は本発明の一実施例を示す回路図、第４図はその動作特
性図、第５図は本発明の他の実施例を示す回路図、第６
図はその動作特性図、第７ 図は０ＭＯｓインバータの
スレッシ二ホールドの説明図、第８図は電源電圧低下時
の検出出力の波形図である。 図中、１７は電圧発生部、Ｑｕ ｔ Ｑｔｓは補正用ト
ランジスタ、Ｑ＋＋ Ｑｓ＋ Ｑａは定電圧発生部を構
成する素子、ＩＮＶ、はＣＭＯＳインバータ、Ｑｔｏ
ｔ ＱＨｖ馬は反転増幅器を構成する素子である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 ｎ 第２図 ｔａ＋ Ｃ’Ｄ）１７
ｖｔｌ−。
図はＮＭＯ８回路の電源電圧検出回路の説明図、第６図
は本発明の一実施例を示す回路図、第４図はその動作特
性図、第５図は本発明の他の実施例を示す回路図、第６
図はその動作特性図、第７ 図は０ＭＯｓインバータの
スレッシ二ホールドの説明図、第８図は電源電圧低下時
の検出出力の波形図である。 図中、１７は電圧発生部、Ｑｕ ｔ Ｑｔｓは補正用ト
ランジスタ、Ｑ＋＋ Ｑｓ＋ Ｑａは定電圧発生部を構
成する素子、ＩＮＶ、はＣＭＯＳインバータ、Ｑｔｏ
ｔ ＱＨｖ馬は反転増幅器を構成する素子である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 ｎ 第２図 ｔａ＋ Ｃ’Ｄ）１７
ｖｔｌ−。
Claims (2)
- （１）所定の電圧を発生する定電圧発生部と前記定電圧
発生部の出力が入力されるＣＭＯＳインバータとを備え
、前記ＣＭＯＳインバータの電源電圧に対するスレッシ
ュホールド電圧の変化特性と前記定電圧発生部の出力電
圧とで所望の検出電圧が設定されることを特徴とする電
源電圧検出回路。 - （２）前記ＣＭＯＳインバータを構成する２つのトラン
ジスタに対して、それぞれ前記定電圧発生部の出力電圧
を反転増幅した電圧で制御されるトランジスタを直列に
挿入してなることを特徴とする特許請求の範囲第１項記
載の電源電圧検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098649A JPS58221421A (ja) | 1982-06-09 | 1982-06-09 | 電源電圧検出回路 |
| DE8383303140T DE3373759D1 (en) | 1982-06-09 | 1983-06-01 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| EP83303140A EP0096531B1 (en) | 1982-06-09 | 1983-06-01 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| IE1358/83A IE54444B1 (en) | 1982-06-09 | 1983-06-09 | One-chip semicunductor device incorporating a power-seuuply-potential detecting circuit with reset function |
| US06/502,591 US4551841A (en) | 1982-06-09 | 1983-06-09 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098649A JPS58221421A (ja) | 1982-06-09 | 1982-06-09 | 電源電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58221421A true JPS58221421A (ja) | 1983-12-23 |
Family
ID=14225343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098649A Pending JPS58221421A (ja) | 1982-06-09 | 1982-06-09 | 電源電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221815A (ja) * | 1984-04-18 | 1985-11-06 | Toshiba Corp | 半導体集積回路 |
| JP2013118550A (ja) * | 2011-12-05 | 2013-06-13 | Rohm Co Ltd | 電圧検出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149879A (en) * | 1978-09-05 | 1980-11-21 | Motorola Inc | Fet voltage level detection circuit |
| JPS5748463B2 (ja) * | 1977-08-25 | 1982-10-16 |
-
1982
- 1982-06-09 JP JP57098649A patent/JPS58221421A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748463B2 (ja) * | 1977-08-25 | 1982-10-16 | ||
| JPS55149879A (en) * | 1978-09-05 | 1980-11-21 | Motorola Inc | Fet voltage level detection circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221815A (ja) * | 1984-04-18 | 1985-11-06 | Toshiba Corp | 半導体集積回路 |
| JP2013118550A (ja) * | 2011-12-05 | 2013-06-13 | Rohm Co Ltd | 電圧検出回路 |
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