JPH06232348A

JPH06232348A - 半導体集積回路装置

Info

Publication number: JPH06232348A
Application number: JP5015236A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Kiyoo Ito; 清男伊藤; Shinji Horiguchi; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-02
Filing date: 1993-02-02
Publication date: 1994-08-19
Anticipated expiration: 2015-05-29
Also published as: JP3047659B2

Abstract

(57)【要約】【構成】ｌ個のワードドライバからなるブロックをｊ
・ｋ個設けマトリクス状に配置し、それらをｋ個に分
け、ｊ個のセクタとする。各ブロックの給電線Ｐ_B1〜Ｐ
_Bkを、ブロック選択トランジスタＱ_B1〜Ｑ_Bkを介してセ
クタの給電線（例えばＰ_S1）に接続し、各セクタの給電
線Ｐ_S1〜Ｐ_Sjをセクタ選択トランジスタＱ_S1〜Ｑ_Sjを介
して給電線Ｐに接続する。Ｐを動作または待機モードに
選択するトランジスタＱを介して、ワード電圧Ｖ_CHの給
電線に接続する。動作時には、ＱとＱ_S1及びＱ_B1をオン
にして、選択ワードドライバ＃１を含むブロックＢ₁及
セクタＳ₁に対応した給電線Ｐ_B1，Ｐ_S1にＶ_CHを供給す
る。【効果】非選択ブロックの貫通電流は、セクタ選択も
しくはブロック選択トランジスタで制限され、動作時の
半導体装置の貫通電流を大幅に低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。

【０００２】

【従来の技術】１９８９インターナショナルシンポ
ジウムオンブイ・エル・エス・アイテクノロジ
ー，システムズアンドアプリケーションズ、プロシ
ーディングズオブテクニカルペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。この場合に、
高速動作を維持するためには、動作電圧の低下に見合っ
てＭＯＳトランジスタのしきい電圧（Ｖ_T）も低下させ
る必要がある。これは、動作速度は、ＭＯＳトランジス
タの実効ゲート電圧、すなわち動作電圧からＶ_Tを差し
引いた値で支配され、この値が大きいほど高速だからで
ある。例えば、実効チャネル長が０．１５μｍ以下、チ
ップ内部の標準的動作電圧が１Ｖ、昇圧されたワード線
の電圧が１．７５Ｖ程度と予想される１６ギガビットＤ
ＲＡＭでは、トランジスタのＶ_T（チャネル幅μｍ，ド
レイン電流１０ｎＡで定義、接合温度２５℃の標準条
件、簡単のためにＰＭＯＳトランジスタのＶ_Tは符号を
反転させて示す）は−０．０４Ｖともなる。しかし、動
作電圧が２Ｖ程度以下になり、Ｖ_Tを０．４Ｖ程度以下
にせざるを得なくなると、以下に述べるように、ＭＯＳ
トランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。

【０００３】図６に示す従来のＣＭＯＳインバータにつ
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても出力
電圧が確定した状態では電流が流れることはない。しか
し、ＭＯＳトランジスタのＶ_Tが低くなると、サブスレ
ッショルド特性を無視することができなくなる。

【０００４】図７に示すように、サブスレッショルド領
域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電圧
Ｖ_GSの指数関数に比例し、次式で表される。

【０００５】

【数１】

【０００６】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流

【０００７】

【数２】

【０００８】が流れる。図６のＣＭＯＳインバータでオ
フ状態のトランジスタはＶ_GS＝０であるから、非動作時
において高電源電圧Ｖ_CCから接地電位である低電源電圧
Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。こ
のサブスレッショルド電流は、図７に示すように、しき
い電圧をＶ_TからＶ_T'に低下させると、Ｉ_LからＩ_L'に指
数関数的に大きくなる。数２の上式から明らかなよう
に、サブスレッショルド電流を低減するためには、Ｖ_T
を大きくするかＳを小さくすればよい。しかし、前者は
実効ゲート電圧の低下による速度の低下を招く。特に、
耐圧の点から微細化とともに動作電圧を低くしていく
と、速度低下は顕著になり、微細化の利点を生かせなく
なるので好ましくない。また後者は、室温動作を前提と
する限り、次の理由により困難である。テーリング係数
Ｓは、ゲート絶縁膜の容量Ｃ_OXとゲート下の空乏層の容
量Ｃ_Dにより、次のように表される。

【０００９】

【数３】

【００１０】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では６０ｍＶ以下にすることは困難である。

【００１１】

【発明が解決しようとする課題】以上述べた現象のため
に、多数のＭＯＳトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、Ｖ_Tが低くＳが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。

【００１２】この問題を、代表的な半導体集積回路であ
るメモリを用いてさらに説明する。メモリＬＳＩ、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）では図８に示すように、メモリアレーＭＡ内の任意
のメモリセルＭＣを選択するために、行線（ワード線Ｗ
Ｌ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）と
ワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の
信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを
駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を
選択するＹデコーダ（ＹＤＥＣ）から構成される。さら
にこれらの回路を制御するための周辺回路（ＰＲ）が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のＣＭＯＳ論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧Ｖ
_T（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの絶対値は等しく、Ｖ_Tと仮定する。）
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。例えば、デコ
ーダやドライバについてみると、アドレス信号によって
多数の同じ形式の回路の中から少数の特定の回路を選択
し駆動する。Ｖ_Tが十分大きければ、多数の非選択回路
は完全にカットして、すなわち貫通電流を実質的に零に
したまま、この選択・駆動がなされる。一般にメモリの
記憶容量が増加すると、このデコーダやドライバの数は
増えるが、非選択回路に貫通電流が流れない限り、記憶
容量が増大しても全体の電流が増えることはない。しか
し、これが可能なのはＶ_Tが大きい場合だけで、上述の
ように低くなると貫通電流は激増する。同様にチップ全
体が非選択（待機状態）の場合、従来はチップ内のほと
んどの回路をオフにして、電源電流を極力小さくできて
いたが、もはやこれは不可能となる。この問題はメモリ
ＬＳＩに限らず、メモリを内蔵するＣＭＯＳ論理回路を
基本にした全ての半導体集積回路で共通である。

【００１３】従って本発明の目的とするところは、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ，デコーダなどの貫通電流を低減することに
ある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも１個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。

【００１５】

【作用】トランジスタのしきい値電圧が低くても、非選
択回路に流れる貫通電流を最小化できる。

【００１６】

【実施例】まず、本発明をＤＲＡＭのワードドライバ
（図８中ＷＤ）に適用した例について説明する。ワード
線が選択され所要のワード電圧Ｖ_CHがワード線に印加さ
れた後の状態を例にとると、図９に示す従来の構成で
は、Ｖ_Tが十分高くありさえすれば、すべてのＣＭＯＳ
ドライバには貫通電流が流れない。しかし、Ｖ_Tが０．
４Ｖ程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
（ｒ）が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計Ｉ_Aは、

【００１７】

【数４】

【００１８】と表せる。ここで、図２に示すようにＶ_T
は電流値Ｉ₀で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源Ｖ_CHは通常、外部電源
をチップ内部で昇圧して供給されるので、電流駆動能力
には限界があり、Ｉ_Aが大きくなると処理できなくな
る。これを解決する方法として、（１）ワードドライバ
の給電線に所要の電圧を所望の期間だけ印加する方法、
（２）ワードドライバ群を複数のドライバからなる多数
のブロックに分けて、所要の電圧を選択したい特定ブロ
ックにのみ印加する方法、（３）両者を組み合わせた方
法、がある。

【００１９】図１０は、ワードドライバの給電線に所要
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図１１に示す動
作タイミングに従い、ワードドライバを構成するＰＭＯ
Ｓトランジスタの電圧関係に着目して、動作を説明す
る。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）か
らなる周知のＤＲＡＭ用メモリセルの場合、非選択状態
のすべてのワード線の電圧はＶ_SS（０Ｖ）でなければな
らないために、選択しようとするワードドライバを含む
全てのワードドライバ内の該ＰＭＯＳトランジスタのゲ
ート電圧はＶ_CHである。次に選択動作が始まると選択ド
ライバ（＃１）のＰＭＯＳトランジスタのゲートＮ_X1だ
けが０Ｖとなる。このとき、その他のワードドライバ
（＃２〜＃ｒ）ではＶ_CHのままであり、これですべての
ワードドライバのＰＭＯＳトランジスタのゲート電圧が
確定する。今、ＰＭＯＳトランジスタのソースが接続さ
れた共通給電線Ｐ_Bの電圧を、上述したＰＭＯＳトラン
ジスタのゲート電圧が確定する前までは、該ＰＭＯＳト
ランジスタのサブスレッショルド電流が無視できる程度
に、Ｖ_CHよりも低いある電圧以下、極端な場合には０Ｖ
に設定しておく。ここで、ある電圧とは、ＰＭＯＳトラ
ンジスタのＶ_Tに対して、Ｖ_CH−（０．４Ｖ−Ｖ_T）程度
である。なぜなら、ＰＭＯＳトランジスタのサブスレッ
ショルド電流を無視できる程度に小さくするためには、
ゲート−ソース間の電圧からＶ_Tを引いた実効ゲート電
圧が、前述したように０．４Ｖ程度必要だからである。
例えば、１６ギガビットＤＲＡＭでは、前述したように
Ｖ_CH＝１．７５Ｖ，Ｖ_T＝−０．０４Ｖ程度なので、こ
こでいうある電圧は、１．３１Ｖ程度である。ゲート電
圧確定後に共通給電線Ｐ_BをＶ_CHに上げると、選択ワー
ド線には対応したＰＭＯＳトランジスタからＶ_CHの電圧
が印加される。所望の期間印加した後、すべてのワード
ドライバでＰＭＯＳトランジスタのゲート電圧をＶ_CHに
すると、選択ワード線は対応するＮＭＯＳトランジスタ
によって０Ｖに放電する。その後に、共通給電線Ｐ_Bの
電圧を再び上述したある電圧以下に降下させる。このよ
うな駆動法によって、共通駆動線にＶ_CHが印加されてい
る期間中には非選択ワードドライバのＰＭＯＳトランジ
スタにはサブスレッショルド電流は依然として流れ続け
るという問題点があるが、それ以外の時間帯には外電流
が流れることはない。なお、共通給電線に所要のワード
電圧を印加した後にドライバの論理入力が確定しても、
ワード線には正常な電圧が得られる。この場合には、給
電線にワード電圧を印加してからドライバの論理入力が
確定するまでの期間は、すべてのワードドライバにサブ
スレッショルド電流が無駄に流れる。これに対して、論
理入力が確定してから共通給電線にワード電圧を印加す
る方法では、この期間の無駄な電流は削減できる。ただ
し、やや低速な動作となる。共通給電線の寄生容量が大
きいために、この部分での立ち上がり時間が長く必要と
なり、その分だけアクセス時間が遅くなるためである。

【００２０】図１２ならびに図１３は、上述した問題点
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図１２は、ｎ個のワードドライバからなる
ブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝
ｒ）で、図１０に示した実施例に比べて１／ｍだけサブ
スレッショルド電流を小さくできる。図１３は、ｌ（小
文字のエル）個のワードドライバからなるブロックをｋ
（以下ではボルツマン定数ではない）個だけ行方向に、
またｊ個だけ列方向に２次元（マトリクス）配置したも
の（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、
図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブ
スレッショルド電流を小さくできる。図１２の１次元配
置は図１３の２次元配置についての説明から自明となる
ので、以下では２次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。

【００２１】図１４は２次元配置の代表的選択方式の実
施例で、図１５はその動作タイミング図である。選択し
たいブロック、例えばＢ_1,1に対応する行線（Ｐ_S1）に
所要のワード電圧Ｖ_CHを印加し、対応する列線（Φ_B1）
には０Ｖを印加する。ブロック選択ＰＭＯＳトランジス
タＱ_1,1はオンとなり、Ｂ_1,1に属する給電線（Ｐ_1,1）
はＶ_CHに充電される。Ｂ_1,1に属するワードドライバを
構成するＰＭＯＳトランジスタのゲート電圧は既に確定
しているので、それに応じて選択されたワード線にＶ_CH
が印加される。もちろん前述したように、Ｐ_1,1にＶ_CH
を印加した後に上述のゲート電圧が確定してもワード線
を正常に駆動できる。所望の期間だけ印加した後、Ｐ₁₁
はそれに接続されているＮＭＯＳトランジスタで０Ｖに
放電される。非選択ブロックに属する給電線は０Ｖのま
まである。ここで簡単のために、ブロック選択ＰＭＯＳ
トランジスタならびに給電線放電用ＮＭＯＳトランジス
タのＶ_Tを充分高く（０．４Ｖ程度）選んだ場合を考え
る。非選択ブロックの給電線は常に０Ｖなので、非選択
ブロック中のワードドライバにはサブスレッショルド電
流は流れない。したがって、全体の貫通電流を、ほぼ選
択ブロック内のｌ個のワードドライバの貫通電流だけと
大幅に低減できる。また、給電線が分割され、分割され
た寄生容量の小さい給電線を駆動すれば良いので、図１
０に示した実施例に比べて高速に動作できる。

【００２２】図１は、２次元配置の選択方式の他の実施
例である。図１４に示した実施例と同様に、行の給電線
（例えばＰ_S1）と列の制御線（例えばΦ_B1）で交点のブ
ロックだけを選択する。図４に示した実施例と異なる点
は以下の通りである。図４では、選択されていない状態
における各ブロックの給電線の電圧は０Ｖで、ブロック
の選択動作が開始されてからも非選択ブロックの給電線
は全て０Ｖである。いずれかひとつのブロックを選択す
るとき、その給電線の電圧を０ＶからＶ_CHまで充電しな
ければならないため、低速でかつ過渡電流が大きくなる
欠点がある。これを解決するためには、あるブロックが
非選択状態から選択状態になるとき、その給電線の電圧
変化ができるだけ小さく、なおかつ他の非選択ブロック
のサブスレッショルド電流が無視できるほど小さく抑え
られていることが望ましい。図１に示す実施例は、これ
を実現するもので、以下の二つの特長を持つ。（１）ドライバをブロックに分けた階層型給電線：それ
ぞれｌ個のワードドライバからなるブロックをｊ・ｋ個
設けて、マトリクス状に配置する。それらをｋ個ずつに
分け、ｊ個のセクタとする。各ブロックの給電線Ｐ_B1〜
Ｐ_Bkを、ブロック選択トランジスタＱ_B1〜Ｑ_Bkを介し
て、セクタの給電線（例えばＰ_S1）に接続する。また、
各セクタの給電線Ｐ_S1〜Ｐ_Sjを、セクタ選択トランジス
タＱ_S1〜Ｑ_Sjを介して、給電線Ｐに接続する。さらに、
Ｐを動作モードと待機モードを選択するトランジスタＱ
を介して、ワード電圧Ｖ_CHの給電線に接続する。（２）階層的なゲート幅の設定：ブロック選択トランジ
スタのゲート幅（ｄ・Ｗ）を、ブロック内のワードドラ
イバトランジスタのゲート幅の合計（ｌ・Ｗ）よりも十
分小さく選んでおく（ｄ≪ｌ）。また、セクタ選択トラ
ンジスタのゲート幅（ｅ・Ｗ）を、セクタ内のブロック
選択トランジスタのゲート幅の合計（ｋ・ｄ・Ｗ）より
も十分小さく選んでおく（ｅ≪ｋ・ｄ）。さらに、Ｑの
ゲート幅（ｆ・Ｗ）を、全セクタ選択トランジスタのゲ
ート幅の合計（ｊ・ｅ・Ｗ）よりも十分小さく選んでお
く（ｆ≪ｊ・ｅ）。

【００２３】動作時には、ＱとＱ_S1及びＱ_B1をオンにし
て、選択ワードドライバ（＃１）を含むブロックＢ₁及
びＢ₁を含むセクタＳ₁に対応した給電線Ｐ_B1及びＰ_S1に
Ｖ_CHを供給する。ここで、すべてのトランジスタのＶ_T
は、同じ低い値と仮定する。この構成により、非選択セ
クタ（Ｓ₂〜Ｓ_j）のそれぞれ全体の貫通電流は、対応し
たセクタ選択トランジスタ（Ｑ_S2〜Ｑ_Sj）１個のサブス
レッショルド電流に等しくなる。また、選択セクタ（Ｓ
₁）内の非選択ブロック（Ｂ₂〜Ｂ_k）の各々の貫通電流
は、対応したブロック選択トランジスタ（Ｑ_B2〜Ｑ_Bk）
１個のサブスレッショルド電流に等しくなる。なぜな
ら、サブスレッショルド電流はトランジスタのゲート幅
に比例するから、例えばＳ₁内の非選択ブロックで仮に
ｌ・ｉの電流が流れようとしても、結局は全体の貫通電
流は、ブロック選択トランジスタのサブスレッショルド
電流（ｄ・ｉ）に制限されるためである。したがって、
全貫通電流Ｉ_Aは、表１に示すようにほぼ（ｌ＋ｋ・ｄ
＋ｊ・ｅ）ｉとなる。Ｉ_Aを小さくするためには、ｌと
（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのが
よい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列
トランジスタ（Ｑ，Ｑ_S1，Ｑ_B1）の速度並びにチップ面
積に与える影響は小さくできる。

【００２４】例えば待機時には、Ｑ，Ｑ₁〜Ｑ_kをすべて
ほとんどオフの状態にする。全体の貫通電流Ｉ_SはＱの
サブスレッショルド電流と等しくなり、従来に比べｆ／
ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電線
の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング係
数によって定まるΔＶだけＶ_CHから下がり、図２に示す
ようになる。

【００２５】表１には、数値例として１６ギガビットＤ
ＲＡＭを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが
流れる電圧で定義したしきい値電圧Ｖ_Tが−０．１２
Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度
Ｔが７５℃，実効ゲート長Ｌ_effが０．１５μｍ，ゲー
ト酸化膜厚Ｔ_OXが４ｎｍ，ワード電圧Ｖ_CHが１．７５
Ｖ，電源電圧Ｖ_CCが１Ｖである。本発明により、サブス
レッショルド電流が従来の約７００ｍＡから、動作時で
は約３５０分の１の約２ｍＡに、待機時では約３３００
０分の１の約２０μＡに低減できる。

【００２６】

【表１】

【００２７】図３は、動作波形の模式図である。待機時
（Φ，Φ_S1〜Φ_Sj，Φ_B1〜Φ_Bk：Ｖ _CH）には、ＱとＱ_S1
〜Ｑ_Sj及びＱ_B1〜Ｑ_Bkがほとんどオフになっているの
で、ＰはＶ_CHよりも低い電圧Ｖ_CH−ΔＶ"になってお
り、Ｐ_S1〜Ｐ_Sjはより低い電圧Ｖ_CH−ΔＶ'に、Ｐ_B1〜
Ｐ_Bkはそれよりもさらに低い電圧Ｖ_CH−ΔＶになってい
る。すべてのワード線は、Ｐ_B1〜Ｐ_Bkの電圧と無関係に
Ｖ_SSに固定されている。外部クロック信号／ＲＡＳ（こ
こで「／」はバー信号を示す）がオンになると、まずΦ
でＱがオンになり、Ｐの寄生容量Ｃをｔ₁時間充電しＶ
_CHにする。次に、Φ_S1でＱ_S1がオンになり、Ｐ_S1の寄生
容量Ｃ_S1をｔ₂時間充電しＶ_CHにする。また、Φ_B1でＱ
_B1がオンになり、Ｐ_B1の寄生容量Ｃ_B1をｔ₃時間充電し
Ｖ_CHにする。このとき、Ｑ_S2〜Ｑ_Sj及びＱ_B2〜Ｑ_Bkはほ
とんどオフのままである。その後、Ｘデコーダ出力信号
Ｘ₁によりワードドライバ＃１が選択され、ワード線が
駆動される。／ＲＡＳがオフになると、ＱとＱ_S1及びＱ
_B1はオフになる。Ｐ，Ｐ_S1，Ｐ_B1は、長時間が経過する
と、それぞれＶ_CH−ΔＶ"，Ｖ_CH−ΔＶ'，Ｖ_CH−ΔＶと
なる。ここで、アクセス時間を損なうことなく、給電線
（Ｐ，Ｐ₁）をＶ_CHに充電できる。なぜなら、Ｃが大き
くてもΔＶ"は数百ｍＶ程度と小さく、しかも／ＲＡＳ
がオンした直後からＰの充電時間（ｔ₁）を十分とれる
からである。また、セクタやブロックに分割されている
のでＣ_S1，Ｃ_B1が比較的小さいため、Ｐ_S1，Ｐ_B1の充電
時間（ｔ₂，ｔ₃）は短くできるからである。

【００２８】以上の説明では、トランジスタのサブスト
レート（基板）の接続に触れなかったが、ＰＭＯＳトラ
ンジスタのサブストレートを全てＶ_CHに接続するのが望
ましい。その方が、ドレインを接続する給電線にサブス
トレートも接続するよりも、給電線の充電に要する電荷
が小さく充電時間が短くなる。前述のように非選択ブロ
ックの給電線はＶ_CHからΔＶだけ低下したときに、基板
バイアス効果により非選択ブロック内のＰＭＯＳトラン
ジスタのしきい電圧が高くなるためである。ソースがゲ
ートよりも低い電圧になる上に、しきい電圧が高くなる
ことによって、サブストレートがドレインと同じ電圧の
場合に比べ、小さなΔＶで同じ電流低減効果が得られ
る。

【００２９】なお、ワード電圧Ｖ_CHは電源電圧Ｖ_CCから
昇圧されているので、ワードドライバのＭＯＳトランジ
スタには他の回路よりも大きな振幅の電圧がゲートに入
力される。そこで、その分だけＶ_Tを高くしてさらに低
電流化することもできる。ただし、動作速度がやや遅く
なるという欠点がある。

【００３０】この欠点は、ワードドライバ内のトランジ
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図１のＱとＱ_S1〜Ｑ_Sj及びＱ
_B1〜Ｑ_Bkのしきい電圧をワードドライバ内のトランジス
タよりも高くし、ｄ，ｅ，ｆを大きく設定することによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのに対し、
オン抵抗には１次関数でしか影響しないためである。ゲ
ート幅に伴いゲート容量が大きくなっても、図３での充
電時間ｔ₁，ｔ₂，ｔ₃が確保できれば、動作速度の点で
問題ない。したがって、動作速度を劣化させることなく
貫通電流をさらに低減できる。レイアウト面積の点で
も、比較的個数が少ないため問題ない。場合によって
は、Ｑだけにしきい電圧の高いトランジスタを用いて
も、待機電流の低減に有効である。

【００３１】本実施例では、スイッチとして１個のＰＭ
ＯＳトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。（１）スイッチが選択された場合：該スイッチを
短絡したと仮定したときに該スイッチの負荷（例えばブ
ロック選択用スイッチでは、ｌ個のワードドライバ）で
流れる動作電流（サブスレッショルド電流及び選択され
たワード線の充電電流）よりも、該スイッチの電流駆動
能力が大きい。（２）スイッチが非選択の場合：該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
（サブスレッショルド電流）よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。

【００３２】図３に示した動作では、／ＲＡＳが０Ｖと
なっている活性期間中は、Φ，Φ_Ｓ１，Φ_Ｂ１を下げた
ままにして、Ｑ，Ｑ_S1，Ｑ_B1をオンに保っていた。これ
は、／ＲＡＳにより発生される活性時と待機時の動作モ
ードを指定する信号によりΦを制御し、その信号とアド
レス信号との組み合わせ信号によりΦ_S1，Φ_B1を制御す
ることにより実現される。さらに、／ＲＡＳの立ち下が
りからワード線の駆動が終了するまでの期間を指定する
信号を用いて、ワード線駆動後はΦ，Φ_S1，Φ_B1をＶ_CH
にしてＱ，Ｑ_S1，Ｑ_B1をオフにすることも可能である。
これによりワード線駆動後の貫通電流を、活性時であっ
ても待機電流Ｉ_Sと同程度に低減できる。この効果は、
／ＲＡＳが０Ｖとなっている活性期間が長いほど大き
い。ただし、この場合、メモリセルの再書込みのため
に、／ＲＡＳの立上りから一定期間、Φ，Φ_S1，Φ_B1を
下げてＱ，Ｑ_S1，Ｑ_B1をオンにする必要がある。

【００３３】図４は、５１２個のワードドライバを４個
のブロックに分けた例である。データ線対あたり５１２
個のメモリセル（ＭＣ₁〜ＭＣ₅₁₂）が設けられ、５１２
本のワード線により選択される。メモリセルを高密度に
配置するために、このワード線の線幅と間隔は最小加工
寸法と同程度である。そのため、ワードドライバをワー
ド線と同ピッチでレイアウトすることはできず、一般に
４段程度に分けてレイアウトされる。レイアウト上の各
段をそのままワードドライバのブロック（Ｂ₁〜Ｂ₄）と
したのが図４であり、各ブロックの給電線を別にするこ
とにより、レイアウト面積が増加することはない。この
ように、ｌの値を、データ対線あたりのメモリセル数よ
りも小さくできる。逆に大きくすることが可能なのは自
明であり、ｌの値の自由度は大きい。したがって、動作
時の貫通電流Ｉ_Aが最も小さくなるようにｌと（ｋ・
ｄ）及び（ｊ・ｅ）を設定することができる。

【００３４】以上本発明をワードドライバに適用した実
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。

【００３５】図５に、図１の階層型給電線方式をデコー
ダに適用した例を示す。ＮＡＮＤ回路とインバータのＣ
ＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した
例で、Ｖ_CCとＶ_SSの両側に階層型給電線を用いることが
特徴である。ＮＡＮＤ回路は、待機時ではすべてＶ_CCを
出力し、動作時に少数が０Ｖを出力する。貫通電流はＶ
_SS側のＮＭＯＳトランジスタで定まるので、Ｖ_SS側に階
層型給電線を用いる。反対に、インバータは、待機時で
はすべて０Ｖを出力し、動作時に少数がＶ_CCを出力す
る。貫通電流はＰＭＯＳトランジスタで定まるので、Ｖ
_CC側に階層型給電線を用いる。このように、Ｖ_CCとＶ_SS
の両側に階層型給電線を用いることにより、多段の論理
回路であっても、動作を不安定にすること無く、貫通電
流を低減できる。なお、図１０から図１５に示したよう
な方式のいずれも、同様にデコーダなどの多段の回路に
適用できる。

【００３６】センスアンプ駆動回路のようにＶ_CC／２を
中心に動作を行う回路でも、Ｖ_CCとＶ_SSの両側に本発明
を適用することにより、貫通電流を低減できる。待機時
に同じ電圧を出力し、動作時に少数が動作する回路群で
あれば、本発明を適用できる。そのとき、全ての回路が
同一のトランジスタサイズである必要はなく、構成が異
なっていても良い。また、ブロック内の回路数やセクタ
内のブロック数が異なっていても良い。

【００３７】複数の回路が同時に動作する場合、１個の
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。

【００３８】本発明は、ＤＲＡＭだけでなく、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用
できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳ
Ｉでは、効果が著しい。特に、動作電圧２Ｖ程度以下で
は動作速度の点から０．２Ｖ程度のしきい電圧が必要に
なり、あるいはゲート長０．２μｍ程度以下ではスケー
リング則により０．２Ｖ程度のしきい電圧となるので、
そのようなＬＳＩでは非常に効果が大きく、電池動作な
ども始めて可能となる。

【００３９】

【発明の効果】以上に述べた実施例で明らかなように、
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。

【図面の簡単な説明】

【図１】ワードドライバに適用した実施例を示す図であ
る。

【図２】ワードドライバのＰＭＯＳトランジスタの動作
点を示す図である。

【図３】図１に示した実施例の動作タイミング図であ
る。

【図４】５１２個のワードドライバを４個のブロックに
分けた例を示す図である。

【図５】デコーダに適用した実施例である。

【図６】従来のＣＭＯＳインバータの回路図である。

【図７】トランジスタのサブスレッショルド特性を示す
図である。

【図８】メモリのブロック図である。

【図９】ワードドライバの従来の給電線を示す図であ
る。

【図１０】サブスレッショルド電流の流れる時間を限定
した実施例を示す図である。

【図１１】図１０に示した実施例の制御タイミング図で
ある。

【図１２】ブロックを１次元配置した実施例を示す図で
ある。

【図１３】ブロックを２次元配置した実施例を示す図で
ある。

【図１４】２次元配置の代表的選択方式の実施例であ
る。

【図１５】図１４に示した実施例の制御タイミング図で
ある。

【符号の説明】ＷＤ…ワードドライバ、ＷＬ…ワード線、ＸＤＥＣ…Ｘ
デコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥ
Ｃ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ
…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、
Ｖ_CH…ワード電圧、Ｖ_CC…電源電圧、Ｖ_SS…接地電圧
（０Ｖ）、Ｓ₁〜Ｓ_j…セクタ、Ｂ₁〜Ｂ_k…ブロック、ｊ
…セクタ数、ｋ…セクタ１個あたりのブロック数、ｌ…
ブロック１個あたりの回路数、Ｐ…給電線、Ｑ…動作モ
ードと待機モードを選択するトランジスタ、Ｐ_S1〜Ｐ_Sk
…セクタの給電線、Ｑ_S1〜Ｑ_Sj…セクタ選択トランジス
タ、Ｐ_B1〜Ｐ_Bk…ブロックの給電線、Ｑ_B1〜Ｑ_Bk…ブロ
ック選択トランジスタ。

Claims

【特許請求の範囲】

【請求項１】複数の行線と、該行線と交わるように配置された列線と、２次元に配置された複数の回路ブロックとを有し、該行線と該列線により選択された特定の回路ブロックに
所要の動作電圧が供給され、他の回路ブロックには上記
所要の動作電圧の供給を停止することを特徴とする半導
体集積回路装置。
【請求項２】上記行線及び上記列線の選択動作は、アド
レス信号に従うことを特徴とする請求項１に記載の半導
体集積回路装置。
【請求項３】上記行線は、給電線であり、上記列線により制御されるスイッチを介して、上記回路
ブロックに接続されることを特徴とする請求項１に記載
の半導体集積回路装置。
【請求項４】上記スイッチは、ＭＯＳトランジスタによ
り構成されることを特徴とする請求項３に記載の半導体
集積回路装置。
【請求項５】上記複数の回路ブロックは、ＣＭＯＳ回路
により構成されることを特徴とする請求項１から請求項
４までのいずれかに記載の半導体集積回路装置。