JP2001006364A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001006364A JP2001006364A JP2000163139A JP2000163139A JP2001006364A JP 2001006364 A JP2001006364 A JP 2001006364A JP 2000163139 A JP2000163139 A JP 2000163139A JP 2000163139 A JP2000163139 A JP 2000163139A JP 2001006364 A JP2001006364 A JP 2001006364A
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Abstract
(57)【要約】
【課題】Ｖｃｃ／２プリチャージ方式のセンスアンプ駆
動回路の貫通電流を低減する。 【解決課題】正の電源電位Ｖｃｃとグランド電位との中
間電位を中心に動作を行う回路（駆動回路）に対して、
回路と正の電源電位との間及び回路とグランド電位との
間に回路に流れるサブスレッショルド電流を制御するた
めのスイッチ手段ＱP、ＱNを設け、上記スイッチ手段は
選択機能を有する。
動回路の貫通電流を低減する。 【解決課題】正の電源電位Ｖｃｃとグランド電位との中
間電位を中心に動作を行う回路（駆動回路）に対して、
回路と正の電源電位との間及び回路とグランド電位との
間に回路に流れるサブスレッショルド電流を制御するた
めのスイッチ手段ＱP、ＱNを設け、上記スイッチ手段は
選択機能を有する。
Description
【０００１】
【発明の属する技術分野】本発明は微細ＭＯＳトランジ
スタで構成された半導体集積回路に係り、特に高速・低
電力動作に適した回路に関する。
スタで構成された半導体集積回路に係り、特に高速・低
電力動作に適した回路に関する。
【０００２】
【従来の技術】１９８９ インターナショナル シンポ
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。
【０００３】この場合に、高速動作を維持するために
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（ＶT）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶTを差し引いた値で支配され、この
値が大きいほど高速だからである。しかし、ＶTを０．
４Ｖ程度以下にすると、以下に述べるように、ＭＯＳト
ランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（ＶT）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶTを差し引いた値で支配され、この
値が大きいほど高速だからである。しかし、ＶTを０．
４Ｖ程度以下にすると、以下に述べるように、ＭＯＳト
ランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。
【０００４】図６に示す従来のＣＭＯＳインバータにつ
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶSS）の時はＮチャネルＭＯＳトランジスタＭNが
オフ、ＩＮが高レベル（＝ＶCC）の時はＰチャネルＭＯ
ＳトランジスタＭPがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶSS）の時はＮチャネルＭＯＳトランジスタＭNが
オフ、ＩＮが高レベル（＝ＶCC）の時はＰチャネルＭＯ
ＳトランジスタＭPがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。
【０００５】図７に示すように、サブスレッショルド領
域におけるドレイン電流ＩDSは、ゲート・ソース間電圧
ＶGSの指数関数に比例し、次式で表される。
域におけるドレイン電流ＩDSは、ゲート・ソース間電圧
ＶGSの指数関数に比例し、次式で表される。
【０００６】
【数１】
【０００７】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ0、Ｗ0はＶTを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（ＶGS-log ＩDS特性の傾
きの逆数）である。したがって、ＶGS＝０でもサブスレ
ッショルド電流
ル幅、Ｉ0、Ｗ0はＶTを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（ＶGS-log ＩDS特性の傾
きの逆数）である。したがって、ＶGS＝０でもサブスレ
ッショルド電流
【０００８】
【数２】
【０００９】が流れる。図６のＣＭＯＳインバータでオ
フ状態のトランジスタはＶGS＝０であるから、非動作時
において高電源電圧ＶCCから接地電位である低電源電圧
ＶSSに向かって上記の電流ＩLが流れることになる。
フ状態のトランジスタはＶGS＝０であるから、非動作時
において高電源電圧ＶCCから接地電位である低電源電圧
ＶSSに向かって上記の電流ＩLが流れることになる。
【００１０】このサブスレッショルド電流は、図７に示
すように、しきい電圧をＶTからＶT'に低下させると、
ＩLからＩL'に指数関数的に大きくなる。
すように、しきい電圧をＶTからＶT'に低下させると、
ＩLからＩL'に指数関数的に大きくなる。
【００１１】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、ＶTを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。
ッショルド電流を低減するためには、ＶTを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。
【００１２】テーリング係数Ｓは、ゲート絶縁膜の容量
ＣOXとゲート下の空乏層の容量ＣDにより、次のように
表される。
ＣOXとゲート下の空乏層の容量ＣDにより、次のように
表される。
【００１３】
【数３】
【００１４】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、ＣOX
およびＣDの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。
度、ｑは素電荷である。上式から明らかなように、ＣOX
およびＣDの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。
【００１５】以上述べた現象のために、多数のＭＯＳト
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。特に高温動作時には、Ｖ
Tが低くＳが大きくなるため、この問題はさらに深刻に
なる。低電力化が重要である今後のコンピュータ等のダ
ウンサイジング時代においては、このサブスレッショル
ド電流の増大は本質的な問題である。
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。特に高温動作時には、Ｖ
Tが低くＳが大きくなるため、この問題はさらに深刻に
なる。低電力化が重要である今後のコンピュータ等のダ
ウンサイジング時代においては、このサブスレッショル
ド電流の増大は本質的な問題である。
【００１６】この問題を、代表的な半導体集積回路であ
るメモリを用いてさらに説明する。メモリは図８に示す
ように、メモリアレーＭＡ内の任意のメモリセルＭＣを
選択するために、行線（ワード線Ｗ）を選択・駆動する
ためのＸデコーダ（ＸＤＥＣ）とワードドライバ（Ｗ
Ｄ）ならびに列線（データ線Ｄ）の信号を増幅するセン
スアンプ（ＳＡ）とセンスアンプを駆動するセンスアン
プ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ
（ＹＤＥＣ）から構成される。さらにこれらの回路を制
御するための周辺回路（ＰＲ）が内蔵されている。これ
らの回路の主要部は、動作時や待機時あるいは電池バッ
クアップ時の低消費電力化のために、上述のＣＭＯＳ論
理回路を基本にした回路構成になっている。しかし、ト
ランジスタのしきい値電圧ＶT（以下、簡単のためにＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は
等しく、ＶTと仮定する。）が低下してくると、上述の
理由で貫通電流が激増してくる。特にデコーダとドライ
バあるいは周辺回路部でそれが顕著になる。これらを構
成する回路数が圧倒的に多く、しかも特殊な機能をもつ
ためである。
るメモリを用いてさらに説明する。メモリは図８に示す
ように、メモリアレーＭＡ内の任意のメモリセルＭＣを
選択するために、行線（ワード線Ｗ）を選択・駆動する
ためのＸデコーダ（ＸＤＥＣ）とワードドライバ（Ｗ
Ｄ）ならびに列線（データ線Ｄ）の信号を増幅するセン
スアンプ（ＳＡ）とセンスアンプを駆動するセンスアン
プ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ
（ＹＤＥＣ）から構成される。さらにこれらの回路を制
御するための周辺回路（ＰＲ）が内蔵されている。これ
らの回路の主要部は、動作時や待機時あるいは電池バッ
クアップ時の低消費電力化のために、上述のＣＭＯＳ論
理回路を基本にした回路構成になっている。しかし、ト
ランジスタのしきい値電圧ＶT（以下、簡単のためにＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は
等しく、ＶTと仮定する。）が低下してくると、上述の
理由で貫通電流が激増してくる。特にデコーダとドライ
バあるいは周辺回路部でそれが顕著になる。これらを構
成する回路数が圧倒的に多く、しかも特殊な機能をもつ
ためである。
【００１７】例えば、デコーダやドライバについてみる
と、アドレス信号によって多数の同じ形式の回路の中か
ら少数の特定の回路を選択し駆動する。ＶTが十分大き
ければ、多数の非選択回路は完全にカットして、すなわ
ち貫通電流を実質的に零にしたまま、この選択・駆動が
なされる。一般にメモリの記憶容量が増加すると、この
デコーダやドライバの数は増えるが、非選択回路に貫通
電流が流れない限り、記憶容量が増大しても全体の電流
が増えることはない。しかし、これが可能なのはＶTが
大きい場合だけで、上述のように低くなると貫通電流は
激増する。同様にチップ全体が非選択（待機状態）の場
合、従来はチップ内のほとんどの回路をオフにして、電
源電流を極力小さくできていたが、もはやこれは不可能
となる。この問題はメモリに限らず、ＣＭＯＳ論理回路
を基本にした全ての半導体集積回路で共通である。
と、アドレス信号によって多数の同じ形式の回路の中か
ら少数の特定の回路を選択し駆動する。ＶTが十分大き
ければ、多数の非選択回路は完全にカットして、すなわ
ち貫通電流を実質的に零にしたまま、この選択・駆動が
なされる。一般にメモリの記憶容量が増加すると、この
デコーダやドライバの数は増えるが、非選択回路に貫通
電流が流れない限り、記憶容量が増大しても全体の電流
が増えることはない。しかし、これが可能なのはＶTが
大きい場合だけで、上述のように低くなると貫通電流は
激増する。同様にチップ全体が非選択（待機状態）の場
合、従来はチップ内のほとんどの回路をオフにして、電
源電流を極力小さくできていたが、もはやこれは不可能
となる。この問題はメモリに限らず、ＣＭＯＳ論理回路
を基本にした全ての半導体集積回路で共通である。
【００１８】
【発明が解決しようとする課題】本発明の目的は、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体装
置を提供すること、特にメモリあるいはメモリを内蔵す
る半導体装置において問題となるワードドライバ，デコ
ーダ，センスアンプ駆動回路などの貫通電流を低減する
ことにある。
Ｓトランジスタを微細化しても高速・低電力の半導体装
置を提供すること、特にメモリあるいはメモリを内蔵す
る半導体装置において問題となるワードドライバ，デコ
ーダ，センスアンプ駆動回路などの貫通電流を低減する
ことにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、多数の同種の回路から構成されており、動作時は少
数の回路だけが選択的に動作し、残りは非選択状態を保
つような半導体集積回路において、上記多数の回路を複
数のブロックに分け、各ブロックに対応して給電線を設
け、この給電線をスイッチを介して他の給電線に接続
し、そのスイッチに選択機能をもたせる。その選択機能
は、アドレス信号、活性時と待機時などの動作モードを
指定する信号あるいは活性時間帯内でのある特定時間帯
を指定する信号、もしくはそれらの組み合わせ信号によ
り実現される。
に、多数の同種の回路から構成されており、動作時は少
数の回路だけが選択的に動作し、残りは非選択状態を保
つような半導体集積回路において、上記多数の回路を複
数のブロックに分け、各ブロックに対応して給電線を設
け、この給電線をスイッチを介して他の給電線に接続
し、そのスイッチに選択機能をもたせる。その選択機能
は、アドレス信号、活性時と待機時などの動作モードを
指定する信号あるいは活性時間帯内でのある特定時間帯
を指定する信号、もしくはそれらの組み合わせ信号によ
り実現される。
【００２０】トランジスタのしきい値電圧が低くても、
非選択回路に流れる貫通電流を最小化できる。
非選択回路に流れる貫通電流を最小化できる。
【００２１】
【発明の実施の形態】まず、本発明をダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）のワードドライ
バ（図８中ＷＤ）に適用した例を図１に示す。ワード線
が選択された後の状態を例にとると、従来の回路（ａ）
では、ＶTが十分高くありさえすれば、すべてのＣＭＯ
Ｓドライバには貫通電流が流れない。しかし、ＶTが低
くなると、ワードドライバに貫通電流が流れるようにな
り、大容量化（ｍ・ｎ大）と共にこの大きさは無視でき
なくなる。この貫通電流の合計ＩAは、
ンダム・アクセス・メモリ（ＤＲＡＭ）のワードドライ
バ（図８中ＷＤ）に適用した例を図１に示す。ワード線
が選択された後の状態を例にとると、従来の回路（ａ）
では、ＶTが十分高くありさえすれば、すべてのＣＭＯ
Ｓドライバには貫通電流が流れない。しかし、ＶTが低
くなると、ワードドライバに貫通電流が流れるようにな
り、大容量化（ｍ・ｎ大）と共にこの大きさは無視でき
なくなる。この貫通電流の合計ＩAは、
【００２２】
【数４】
【００２３】と表せる。ここで、ＶTは図２に示すよう
に電流値Ｉ0で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶCHは、外部電源をチ
ップ内部で昇圧して供給されるので、電流駆動能力には
限界があり、ＩAが大きくなると処理できなくなる。
に電流値Ｉ0で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶCHは、外部電源をチ
ップ内部で昇圧して供給されるので、電流駆動能力には
限界があり、ＩAが大きくなると処理できなくなる。
【００２４】これに対して、本発明の階層型給電線方式
（ｂ）の特徴は、次の二点である。 ドライバをブロックに分けた階層型電源線：ｎ個のワ
ードドライバからなるブロックをｍ個設け、各ブロック
の給電線Ｐ1〜Ｐmを、ブロック選択トランジスタＱ1〜
Ｑmを介して、給電線Ｐに接続する。さらに、Ｐを動作
モードと待機モードを選択するトランジスタＱを介し
て、ワード電圧ＶCHの給電線に接続する。階層的なゲ
ート幅の設定：ブロック選択トランジスタのゲート幅
（ａ・Ｗ）を、ブロック内のワードドライバトランジス
タのゲート幅の合計（ｎ・Ｗ）よりも十分小さく選んで
おく（ａ≪ｎ）。また、Ｑのゲート幅（ｂ・Ｗ）を、全
ブロックトランジスタのゲート幅の合計（ｍ・ａ・Ｗ）
よりも十分小さく選んでおく（ｂ≪ｍ・ａ）。
（ｂ）の特徴は、次の二点である。 ドライバをブロックに分けた階層型電源線：ｎ個のワ
ードドライバからなるブロックをｍ個設け、各ブロック
の給電線Ｐ1〜Ｐmを、ブロック選択トランジスタＱ1〜
Ｑmを介して、給電線Ｐに接続する。さらに、Ｐを動作
モードと待機モードを選択するトランジスタＱを介し
て、ワード電圧ＶCHの給電線に接続する。階層的なゲ
ート幅の設定：ブロック選択トランジスタのゲート幅
（ａ・Ｗ）を、ブロック内のワードドライバトランジス
タのゲート幅の合計（ｎ・Ｗ）よりも十分小さく選んで
おく（ａ≪ｎ）。また、Ｑのゲート幅（ｂ・Ｗ）を、全
ブロックトランジスタのゲート幅の合計（ｍ・ａ・Ｗ）
よりも十分小さく選んでおく（ｂ≪ｍ・ａ）。
【００２５】動作時には、ＱとＱ1をオンにして、選択
ワードドライバ（＃１）を含むブロック（Ｂ1）に対応
した給電線（Ｐ1）にＶCHを供給する。ここで、すべて
のトランジスタのＶTは、同じ低い値と仮定すると、こ
の構成により、非選択ブロック（Ｂ2〜Ｂm）のそれぞれ
全体の貫通電流は、対応したブロック選択トランジスタ
（Ｑ2〜Ｑm）１個のサブスレッショルド電流に等しくな
る。なぜなら、サブスレッショルド電流はトランジスタ
のゲート幅に比例するから、仮にｎ・ｉの電流が流れよ
うとしても、結局は全体の貫通電流は、ブロック選択ト
ランジスタのサブスレッショルド電流（ａ・ｉ）に制限
されるためである。そのとき、非選択ブロックの給電線
Ｐ2〜Ｐmの電圧はほぼ待機時のままΔＶだけ下がってい
る。なぜなら、Ｐ2〜Ｐmを充電するＱ2〜Ｑmのサブスレ
ッショルド電流は比較的小さいためである。したがっ
て、全貫通電流ＩAは、表１に示すようにほぼ（ｎ＋ｍ
・ａ）ｉとなる。ＩAを小さくするためには、ｎと（ｍ
・ａ）を同程度の値に設定するのがよい。ここで、ａを
４程度にしておけば、直列トランジスタ（Ｑ，Ｑ1）の
速度並びにチップ面積に与える影響は小さくできる。
ワードドライバ（＃１）を含むブロック（Ｂ1）に対応
した給電線（Ｐ1）にＶCHを供給する。ここで、すべて
のトランジスタのＶTは、同じ低い値と仮定すると、こ
の構成により、非選択ブロック（Ｂ2〜Ｂm）のそれぞれ
全体の貫通電流は、対応したブロック選択トランジスタ
（Ｑ2〜Ｑm）１個のサブスレッショルド電流に等しくな
る。なぜなら、サブスレッショルド電流はトランジスタ
のゲート幅に比例するから、仮にｎ・ｉの電流が流れよ
うとしても、結局は全体の貫通電流は、ブロック選択ト
ランジスタのサブスレッショルド電流（ａ・ｉ）に制限
されるためである。そのとき、非選択ブロックの給電線
Ｐ2〜Ｐmの電圧はほぼ待機時のままΔＶだけ下がってい
る。なぜなら、Ｐ2〜Ｐmを充電するＱ2〜Ｑmのサブスレ
ッショルド電流は比較的小さいためである。したがっ
て、全貫通電流ＩAは、表１に示すようにほぼ（ｎ＋ｍ
・ａ）ｉとなる。ＩAを小さくするためには、ｎと（ｍ
・ａ）を同程度の値に設定するのがよい。ここで、ａを
４程度にしておけば、直列トランジスタ（Ｑ，Ｑ1）の
速度並びにチップ面積に与える影響は小さくできる。
【００２６】待機時には、Ｑ，Ｑ1〜Ｑmをすべてほとん
どオフの状態にする。全体の貫通電流ＩSはＱのサブス
レッショルド電流と等しくなり、従来に比べａ／ｍ・ｎ
だけ小さくできる。ブロックの給電線の電圧は、ｍ・ｎ
・Ｗとａ・Ｗの比とテーリング係数によって定まるΔＶ
だけＶCHから下がる。
どオフの状態にする。全体の貫通電流ＩSはＱのサブス
レッショルド電流と等しくなり、従来に比べａ／ｍ・ｎ
だけ小さくできる。ブロックの給電線の電圧は、ｍ・ｎ
・Ｗとａ・Ｗの比とテーリング係数によって定まるΔＶ
だけＶCHから下がる。
【００２７】
【表１】
【００２８】図３は、動作波形の模式図である。待機時
（Φ，Φ1〜Φm：ＶCH）には、Ｑ及びＱ1〜Ｑmがほとん
どオフになっているので、ＰはＶCHよりも低い電圧ＶCH
−ΔＶ'になっており、Ｐ1〜Ｐmはそれよりもさらに低
い電圧になっている。すべてのワード線は、Ｐ1〜Ｐmの
電圧と無関係にＶSSに固定されている。外部クロック信
号／ＲＡＳ（ここで“／”はバー信号を示す）がオンに
なると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ
1時間充電しＶCHにする。次に、Φ1でＱ1がオンにな
り、Ｐ1の寄生容量Ｃ1をｔ2時間充電しＶCHにする。こ
のとき、Ｑ2〜Ｑmはほとんどオフのままである。その
後、Ｘデコーダ出力信号Ｘ1によりワードドライバ＃１
が選択され、ワード線が駆動される。／ＲＡＳがオフに
なると、Ｑ及びＱ1はオフになる。Ｐ，Ｐ1は、前述した
機構により長時間が経過すると、それぞれＶCH−Δ
Ｖ'，ＶCH−ΔＶとなる。ここで、アクセス時間を損な
うことなく、給電線（Ｐ，Ｐ1）をＶCHに充電できる。
なぜなら、Ｃが大きくてもΔＶ'は数百ｍＶ程度と小さ
く、しかも／ＲＡＳがオンした直後からＰの充電時間
（ｔ1）を十分とれるからである。また、ブロックに分
割されているのでＣ1が比較的小さいため、Ｐ1の充電時
間（ｔ2）は短くできるからである。
（Φ，Φ1〜Φm：ＶCH）には、Ｑ及びＱ1〜Ｑmがほとん
どオフになっているので、ＰはＶCHよりも低い電圧ＶCH
−ΔＶ'になっており、Ｐ1〜Ｐmはそれよりもさらに低
い電圧になっている。すべてのワード線は、Ｐ1〜Ｐmの
電圧と無関係にＶSSに固定されている。外部クロック信
号／ＲＡＳ（ここで“／”はバー信号を示す）がオンに
なると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ
1時間充電しＶCHにする。次に、Φ1でＱ1がオンにな
り、Ｐ1の寄生容量Ｃ1をｔ2時間充電しＶCHにする。こ
のとき、Ｑ2〜Ｑmはほとんどオフのままである。その
後、Ｘデコーダ出力信号Ｘ1によりワードドライバ＃１
が選択され、ワード線が駆動される。／ＲＡＳがオフに
なると、Ｑ及びＱ1はオフになる。Ｐ，Ｐ1は、前述した
機構により長時間が経過すると、それぞれＶCH−Δ
Ｖ'，ＶCH−ΔＶとなる。ここで、アクセス時間を損な
うことなく、給電線（Ｐ，Ｐ1）をＶCHに充電できる。
なぜなら、Ｃが大きくてもΔＶ'は数百ｍＶ程度と小さ
く、しかも／ＲＡＳがオンした直後からＰの充電時間
（ｔ1）を十分とれるからである。また、ブロックに分
割されているのでＣ1が比較的小さいため、Ｐ1の充電時
間（ｔ2）は短くできるからである。
【００２９】デコーダにも階層型給電線を適用すること
により、貫通電流を大幅に低減できる。
により、貫通電流を大幅に低減できる。
【００３０】図４，図５に、センスアンプ駆動回路（図
８中ＳＡＤ）に適用した階層型給電線方式ならびに、１
個のトランジスタと１個のキャパシタから成るメモリセ
ルによるメモリアレーの要部を示す。よく知られたＶCC
／２プリチャージ方式を用いているため、このセンスア
ンプ駆動回路はＶCC／２を中心に動作を行う。このた
め、ＶCCとＶSSの両方に階層型給電線を用いていること
が特徴である。ここでＰＭＯＳトランジスタＱPとＮＭ
ＯＳトランジスタＱNのコンダクタンスが等しいとす
る。サブアレー内のＣＭＯＳセンスアンプ（ＳＡ）群は
対応するセンスアンプ駆動回路で選択的に駆動される
が、この時給電線ＶCC，ＶSSに流れる電流ＩA'は、多数
の非選択駆動回路の貫通電流で支配される。例えば、図
中のトランジスタＱP，ＱNのゲートをそれぞれＶCC，０
にして非選択状態にしても、センスアンプ駆動線ＣＰ，
ＣＮがＶCC／２なので、サブスレッショルド電流がＰ'1
からＰ''1へ流れる。これを阻止するためには、両側に
適用することが不可欠である。もし、前述したようにＶ
CCだけに階層型給電線を適用すると、ＶCC／２から新た
にＱNのサブスレッショルド電流がＰ''1へ流れるように
なり、ＶCC／２のレベル低下を招く。なぜなら、チップ
に内蔵されたＶCC／２の供給回路の電流駆動能力は小さ
いためである。
８中ＳＡＤ）に適用した階層型給電線方式ならびに、１
個のトランジスタと１個のキャパシタから成るメモリセ
ルによるメモリアレーの要部を示す。よく知られたＶCC
／２プリチャージ方式を用いているため、このセンスア
ンプ駆動回路はＶCC／２を中心に動作を行う。このた
め、ＶCCとＶSSの両方に階層型給電線を用いていること
が特徴である。ここでＰＭＯＳトランジスタＱPとＮＭ
ＯＳトランジスタＱNのコンダクタンスが等しいとす
る。サブアレー内のＣＭＯＳセンスアンプ（ＳＡ）群は
対応するセンスアンプ駆動回路で選択的に駆動される
が、この時給電線ＶCC，ＶSSに流れる電流ＩA'は、多数
の非選択駆動回路の貫通電流で支配される。例えば、図
中のトランジスタＱP，ＱNのゲートをそれぞれＶCC，０
にして非選択状態にしても、センスアンプ駆動線ＣＰ，
ＣＮがＶCC／２なので、サブスレッショルド電流がＰ'1
からＰ''1へ流れる。これを阻止するためには、両側に
適用することが不可欠である。もし、前述したようにＶ
CCだけに階層型給電線を適用すると、ＶCC／２から新た
にＱNのサブスレッショルド電流がＰ''1へ流れるように
なり、ＶCC／２のレベル低下を招く。なぜなら、チップ
に内蔵されたＶCC／２の供給回路の電流駆動能力は小さ
いためである。
【００３１】周辺回路（図８中ＰＲ）部には上述した貫
通電流が流れないと仮定し、ワードドライバ，デコーダ
ならびにセンスアンプ駆動回路に本発明を適用した効果
を、図９に示す。例題として１６ギガビットＤＲＡＭを
とりあげた。そこで用いたパラメータは、ゲート幅５μ
ｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧
ＶTが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄ
ｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌeffが
０．１５μｍ，ゲート酸化膜厚ＴOXが４ｎｍ，ワード電
圧ＶCHが１．７５Ｖ，電源電圧ＶCCが１Ｖ，サイクル時
間が１８０ｎｓ，リフレッシュサイクル数が１２８ｋ，
チップサイズが２３ｍｍ×４５ｍｍ，１サイクルで充放
電するデータ線の総容量が１７ｎＦである。本発明によ
り、動作電流が従来の約１．０５Ａから約１０分の１の
１０９ｍＡに低減できる。これは、貫通電流が従来の約
０．９７Ａから約３０分の１の３４ｍＡに著しく低減で
きるためである。
通電流が流れないと仮定し、ワードドライバ，デコーダ
ならびにセンスアンプ駆動回路に本発明を適用した効果
を、図９に示す。例題として１６ギガビットＤＲＡＭを
とりあげた。そこで用いたパラメータは、ゲート幅５μ
ｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧
ＶTが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄ
ｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌeffが
０．１５μｍ，ゲート酸化膜厚ＴOXが４ｎｍ，ワード電
圧ＶCHが１．７５Ｖ，電源電圧ＶCCが１Ｖ，サイクル時
間が１８０ｎｓ，リフレッシュサイクル数が１２８ｋ，
チップサイズが２３ｍｍ×４５ｍｍ，１サイクルで充放
電するデータ線の総容量が１７ｎＦである。本発明によ
り、動作電流が従来の約１．０５Ａから約１０分の１の
１０９ｍＡに低減できる。これは、貫通電流が従来の約
０．９７Ａから約３０分の１の３４ｍＡに著しく低減で
きるためである。
【００３２】以上本発明を、ワードドライバやセンスア
ンプ駆動回路に適用した実施例を示しながら説明してき
たが、本発明の趣旨を逸脱しないかぎり、これまでに述
べた実施例に限定されるものではない。以下に本発明の
変形例を示す。
ンプ駆動回路に適用した実施例を示しながら説明してき
たが、本発明の趣旨を逸脱しないかぎり、これまでに述
べた実施例に限定されるものではない。以下に本発明の
変形例を示す。
【００３３】図１０に、デコーダに適用した階層構成電
源線方式の例を示す。ＮＡＮＤ回路とインバータのＣＭ
ＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例
で、センスアンプ駆動回路のようにＶCC／２を中心に動
作を行う回路でなくても、ＶCCとＶSSの両側に階層型給
電線を用いることが特徴である。ＮＡＮＤ回路は、待機
時ではすべてＶCCを出力し、動作時に少数が０Ｖを出力
する。貫通電流はＶSS側のＮＭＯＳトランジスタで定ま
るので、ＶSS側に階層型給電線を用いる。反対に、イン
バータは、待機時ではすべて０Ｖを出力し、動作時に少
数がＶCCを出力する。貫通電流はＰＭＯＳトランジスタ
で定まるので、ＶCC側に階層型給電線を用いる。
源線方式の例を示す。ＮＡＮＤ回路とインバータのＣＭ
ＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例
で、センスアンプ駆動回路のようにＶCC／２を中心に動
作を行う回路でなくても、ＶCCとＶSSの両側に階層型給
電線を用いることが特徴である。ＮＡＮＤ回路は、待機
時ではすべてＶCCを出力し、動作時に少数が０Ｖを出力
する。貫通電流はＶSS側のＮＭＯＳトランジスタで定ま
るので、ＶSS側に階層型給電線を用いる。反対に、イン
バータは、待機時ではすべて０Ｖを出力し、動作時に少
数がＶCCを出力する。貫通電流はＰＭＯＳトランジスタ
で定まるので、ＶCC側に階層型給電線を用いる。
【００３４】待機時に同じ電圧を出力し、動作時に少数
が動作する回路群であれば、本発明を適用できる。その
とき、全ての回路が同一のトランジスタサイズである必
要はなく、構成が異なっていてもよい。
が動作する回路群であれば、本発明を適用できる。その
とき、全ての回路が同一のトランジスタサイズである必
要はなく、構成が異なっていてもよい。
【００３５】図１１は、本発明をワードドライバに適用
した別の実施例で、２メガ個のワードドライバの内１６
個が同時に動作する場合の例を示している。図１に示し
た実施例での給電線を複数に分割しても受けた例であ
る。５１２個のワードドライバでブロックを構成し、５
１２個のブロック（Ｂ1,1〜Ｂ1,256，Ｂ2,1〜Ｂ2,256）
からなる８個のセクタ（Ｓ1〜Ｓ8）を設けている。各セ
クタ内で、２個のブロック（例えばＢ1,1とＢ2,1）が給
電線（例えばＰ1）を共有している。給電線Ｐ1〜Ｐ256
を、ブロック選択トランジスタＱ1〜Ｑ256を介して、１
２８本ずつ給電線ＰL，ＰRに接続する。給電線ＰL，ＰR
は８個のセクタに共通である。さらに、ＰL，ＰRをトラ
ンジスタＱL，ＱRを介して、ＶCHの給電線に接続する。
Ｑ1〜Ｑ２５６のゲート幅を、２個のブロック内のワー
ドドライバ、すなわち１キロ個のワードドライバのトラ
ンジスタのゲート幅の合計よりも十分小さく選んでお
く。また、ＱＬ，ＱRのゲート幅を、給電線ＰL，ＰRに
それぞれ接続されているブロック選択トランジスタ、す
なわち（８×１２８）個のブロック選択トランジスタの
ゲート幅の合計よりも十分小さく選んでおく。動作時に
は、８個のセクタは同じ動作をする。例えば、ＱL，ＱR
と各セクタ内のＱ1をオンにして、選択ワードドライバ
（＃１）を含む２個のブロック（Ｂ1,1とＢ2,1）にＶCH
を供給する。貫通電流は、図１に示した実施例でｍを２
５６，ｎを４キロとしたときと同じになる。このよう
に、複数の回路が同時に動作する場合、複数のブロック
を同時に選択すればよい。また、スイッチとして動作す
るトランジスタを複数に分割して配置することにより、
給電線を短くして配線抵抗の影響を軽減でき、選択ブロ
ックの給電線（Ｐ1）を短時間で充電できる。
した別の実施例で、２メガ個のワードドライバの内１６
個が同時に動作する場合の例を示している。図１に示し
た実施例での給電線を複数に分割しても受けた例であ
る。５１２個のワードドライバでブロックを構成し、５
１２個のブロック（Ｂ1,1〜Ｂ1,256，Ｂ2,1〜Ｂ2,256）
からなる８個のセクタ（Ｓ1〜Ｓ8）を設けている。各セ
クタ内で、２個のブロック（例えばＢ1,1とＢ2,1）が給
電線（例えばＰ1）を共有している。給電線Ｐ1〜Ｐ256
を、ブロック選択トランジスタＱ1〜Ｑ256を介して、１
２８本ずつ給電線ＰL，ＰRに接続する。給電線ＰL，ＰR
は８個のセクタに共通である。さらに、ＰL，ＰRをトラ
ンジスタＱL，ＱRを介して、ＶCHの給電線に接続する。
Ｑ1〜Ｑ２５６のゲート幅を、２個のブロック内のワー
ドドライバ、すなわち１キロ個のワードドライバのトラ
ンジスタのゲート幅の合計よりも十分小さく選んでお
く。また、ＱＬ，ＱRのゲート幅を、給電線ＰL，ＰRに
それぞれ接続されているブロック選択トランジスタ、す
なわち（８×１２８）個のブロック選択トランジスタの
ゲート幅の合計よりも十分小さく選んでおく。動作時に
は、８個のセクタは同じ動作をする。例えば、ＱL，ＱR
と各セクタ内のＱ1をオンにして、選択ワードドライバ
（＃１）を含む２個のブロック（Ｂ1,1とＢ2,1）にＶCH
を供給する。貫通電流は、図１に示した実施例でｍを２
５６，ｎを４キロとしたときと同じになる。このよう
に、複数の回路が同時に動作する場合、複数のブロック
を同時に選択すればよい。また、スイッチとして動作す
るトランジスタを複数に分割して配置することにより、
給電線を短くして配線抵抗の影響を軽減でき、選択ブロ
ックの給電線（Ｐ1）を短時間で充電できる。
【００３６】図１２に本発明をＮＭＯＳドライバに適用
した実施例を示す。トランジスタのドレイン側に階層型
給電線を用いているのが特徴である。各ドライバは２個
のＮＭＯＳトランジスタで構成されたプッシュ・プル回
路である。非選択のドライバは０Ｖを出力し、選択され
たドライバはＶCC−ＶTを出力する。トランジスタのド
レイン側、すなわちＶCC側に階層型給電線を用いること
により、非選択のドライバの出力を変化させることな
く、図１に示した実施例と同様に貫通電流を低減でき
る。例えば、図１２に示すようにブロック選択トランジ
スタＱ2〜Ｑmがオフのとき、サブスレッショルド電流に
対するドレイン電圧の影響が小さくても、Ｐ2〜Ｐmの電
圧が大きく低下して、ワードドライバトランジスタに電
流が流れなくなる。このように、本発明はＣＭＯＳ以外
の論理回路にも適用できる。
した実施例を示す。トランジスタのドレイン側に階層型
給電線を用いているのが特徴である。各ドライバは２個
のＮＭＯＳトランジスタで構成されたプッシュ・プル回
路である。非選択のドライバは０Ｖを出力し、選択され
たドライバはＶCC−ＶTを出力する。トランジスタのド
レイン側、すなわちＶCC側に階層型給電線を用いること
により、非選択のドライバの出力を変化させることな
く、図１に示した実施例と同様に貫通電流を低減でき
る。例えば、図１２に示すようにブロック選択トランジ
スタＱ2〜Ｑmがオフのとき、サブスレッショルド電流に
対するドレイン電圧の影響が小さくても、Ｐ2〜Ｐmの電
圧が大きく低下して、ワードドライバトランジスタに電
流が流れなくなる。このように、本発明はＣＭＯＳ以外
の論理回路にも適用できる。
【００３７】以上の説明では、トランジスタのサブスト
レートの接続に触れなかったが、いずれの実施例でも、
電源に接続するのが望ましい。その方が、ドレインを接
続する給電線にサブストレートも接続するよりも、給電
線の充電に要する電荷が小さく充電時間が短くなる。例
えば、図１に示した実施例では、ＰＭＯＳトランジスタ
のサブストレートを全てＶCHに接続することにより、前
述のように非選択ブロックの給電線はＶCHからΔＶだけ
低下したときに、基板バイアス効果により非選択ブロッ
ク内のＰＭＯＳトランジスタのしきい値電圧が高くな
る。ソースがゲートよりも低い電圧になる上に、しきい
値電圧が高くなることによって、サブストレートがドレ
インと同じ電圧の場合に比べ、小さなΔＶで同じ電流低
減効果が得られる。
レートの接続に触れなかったが、いずれの実施例でも、
電源に接続するのが望ましい。その方が、ドレインを接
続する給電線にサブストレートも接続するよりも、給電
線の充電に要する電荷が小さく充電時間が短くなる。例
えば、図１に示した実施例では、ＰＭＯＳトランジスタ
のサブストレートを全てＶCHに接続することにより、前
述のように非選択ブロックの給電線はＶCHからΔＶだけ
低下したときに、基板バイアス効果により非選択ブロッ
ク内のＰＭＯＳトランジスタのしきい値電圧が高くな
る。ソースがゲートよりも低い電圧になる上に、しきい
値電圧が高くなることによって、サブストレートがドレ
インと同じ電圧の場合に比べ、小さなΔＶで同じ電流低
減効果が得られる。
【００３８】トランジスタのしきい値電圧は全て同じと
して説明したが、スイッチとして用いるトランジスタの
しきい値電圧を他のトランジスタよりも高くすることに
より、貫通電流をさらに低減できる。例えば、図１のＱ
及びＱ1〜Ｑmのしきい値電圧をワードドライバ内のトラ
ンジスタよりも高くし、ａ及びｂを大きく選ぶことによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのにたい
し、オン抵抗には１次関数でしか影響しないためであ
る。ゲート幅に伴いゲート容量が大きくなっても、図３
での充電時間ｔ1，ｔ2が確保できれば、動作速度の点で
問題ない。また、レイアウト面積の点でも、比較的個数
が少ないため問題ない。場合によっては、Ｑだけにしき
い値電圧の高いトランジスタを用いても、待機電流の低
減に有効である。
して説明したが、スイッチとして用いるトランジスタの
しきい値電圧を他のトランジスタよりも高くすることに
より、貫通電流をさらに低減できる。例えば、図１のＱ
及びＱ1〜Ｑmのしきい値電圧をワードドライバ内のトラ
ンジスタよりも高くし、ａ及びｂを大きく選ぶことによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのにたい
し、オン抵抗には１次関数でしか影響しないためであ
る。ゲート幅に伴いゲート容量が大きくなっても、図３
での充電時間ｔ1，ｔ2が確保できれば、動作速度の点で
問題ない。また、レイアウト面積の点でも、比較的個数
が少ないため問題ない。場合によっては、Ｑだけにしき
い値電圧の高いトランジスタを用いても、待機電流の低
減に有効である。
【００３９】図３に示したタイミング図では、／ＲＡＳ
が０Ｖとなっている活性期間中は、Φ及びΦ1を下げた
ままにして、Ｑ及びＱ1をオンに保っていた。これは、
／ＲＡＳにより発生される活性時と待機時の動作モード
を指定する信号によりΦを制御し、その信号とアドレス
信号との組み合わせ信号によりΦ1を制御することによ
り実現される。さらに、／ＲＡＳの立ち下がりからワー
ド線の駆動が終了するまでの期間を指定する信号を用い
て、ワード線駆動後はΦ及びΦ1をＶCHにしてＱ及びＱ1
をオフにすることも可能である。これによりワード線駆
動後の貫通電流を、活性時であっても待機電流ＩSと同
程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっ
ている活性期間が長いほど大きい。ただし、この場合、
メモリセルの再書込みのために、／ＲＡＳの立上りから
一定期間、Φ及びΦ1を下げてＱ及びＱ1をオンにする必
要がある。例えば図１０に示したデコーダに適用した実
施例についても、同様に出力確定後の貫通電流をさらに
低減可能である。
が０Ｖとなっている活性期間中は、Φ及びΦ1を下げた
ままにして、Ｑ及びＱ1をオンに保っていた。これは、
／ＲＡＳにより発生される活性時と待機時の動作モード
を指定する信号によりΦを制御し、その信号とアドレス
信号との組み合わせ信号によりΦ1を制御することによ
り実現される。さらに、／ＲＡＳの立ち下がりからワー
ド線の駆動が終了するまでの期間を指定する信号を用い
て、ワード線駆動後はΦ及びΦ1をＶCHにしてＱ及びＱ1
をオフにすることも可能である。これによりワード線駆
動後の貫通電流を、活性時であっても待機電流ＩSと同
程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっ
ている活性期間が長いほど大きい。ただし、この場合、
メモリセルの再書込みのために、／ＲＡＳの立上りから
一定期間、Φ及びΦ1を下げてＱ及びＱ1をオンにする必
要がある。例えば図１０に示したデコーダに適用した実
施例についても、同様に出力確定後の貫通電流をさらに
低減可能である。
【００４０】本発明は、ＤＲＡＭだけでなく、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）などのメモリおよびメ
モリ内蔵論理ＬＳＩにも適用できる。本発明は、しきい
値電圧が小さくなるほど効果が大きく、動作電流におい
て貫通電流が支配的となってくるしきい値電圧０．２Ｖ
程度以下のＬＳＩでは、効果が著しい。動作電圧２Ｖ程
度以下では動作速度の点からその程度のしきい値電圧が
必要になり、あるいはゲート長０．２μｍ程度以下では
スケーリング則によりそのようなしきい値電圧となるの
で、特に効果が大きい。
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）などのメモリおよびメ
モリ内蔵論理ＬＳＩにも適用できる。本発明は、しきい
値電圧が小さくなるほど効果が大きく、動作電流におい
て貫通電流が支配的となってくるしきい値電圧０．２Ｖ
程度以下のＬＳＩでは、効果が著しい。動作電圧２Ｖ程
度以下では動作速度の点からその程度のしきい値電圧が
必要になり、あるいはゲート長０．２μｍ程度以下では
スケーリング則によりそのようなしきい値電圧となるの
で、特に効果が大きい。
【００４１】
【発明の効果】以上に述べた実施例で明らかなように、
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
【図１】ワードドライバに適用した実施例を示す図であ
る。
る。
【図２】ワードドライバのＰＭＯＳトランジスタの動作
点を示す図である。
点を示す図である。
【図３】図１に示した実施例の動作タイミング図であ
る。
る。
【図４】センスアンプ駆動回路に適用した実施例を示す
図である。
図である。
【図５】メモリアレー要部の構成例を示す図である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す
図である。
図である。
【図８】メモリのブロック図である。
【図９】本発明の効果を示す図である。
【図１０】デコーダに適用した実施例である。
【図１１】ワードドライバに適用した別の実施例であ
る。
る。
【図１２】ＮＭＯＳドライバに適用した実施例を示す図
である。
である。
ＷＤ…ワードドライバ、Ｗ…ワード線、ＸＤＥＣ…Ｘデ
コーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ
…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＣＮ，
ＣＰ…センスアンプ駆動線、ＭＣ…メモリセル、ＭＡ…
メモリアレー、ＰＲ…周辺回路、ＶCH…ワード電圧、Ｖ
CC…電源電圧、ＶSS…接地電圧（０Ｖ）、ｍ，ｍ’…ブ
ロック数、ｎ…ブロック内の回路数、Ｂ1〜Ｂm，Ｂ’1'
〜Ｂ’m'…ブロック、Ｐ1〜Ｐm，Ｐ’1'〜Ｐ’m'，Ｐ”
1'〜Ｐ”m'…ブロックの給電線、Ｑ1〜Ｑm，Ｑ’1'〜
Ｑ’m'，Ｑ”1'〜Ｑ”m'…ブロック選択トランジスタ、
Ｐ，Ｐ’，Ｐ”…第２の給電線、Ｑ，Ｑ’，Ｑ”…動作
モードと大気モードを選択するトランジスタ。
コーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ
…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＣＮ，
ＣＰ…センスアンプ駆動線、ＭＣ…メモリセル、ＭＡ…
メモリアレー、ＰＲ…周辺回路、ＶCH…ワード電圧、Ｖ
CC…電源電圧、ＶSS…接地電圧（０Ｖ）、ｍ，ｍ’…ブ
ロック数、ｎ…ブロック内の回路数、Ｂ1〜Ｂm，Ｂ’1'
〜Ｂ’m'…ブロック、Ｐ1〜Ｐm，Ｐ’1'〜Ｐ’m'，Ｐ”
1'〜Ｐ”m'…ブロックの給電線、Ｑ1〜Ｑm，Ｑ’1'〜
Ｑ’m'，Ｑ”1'〜Ｑ”m'…ブロック選択トランジスタ、
Ｐ，Ｐ’，Ｐ”…第２の給電線、Ｑ，Ｑ’，Ｑ”…動作
モードと大気モードを選択するトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/18 Ｇ１１Ｃ 11/34 ３６２Ｈ 17/00 ３０６
Claims (14)
- 【請求項１】正の電源電位とグランド電位との中間電位
を中心に動作を行う回路に対して、上記回路と上記正の
電源電位との間及び上記回路と上記グランド電位との間
に上記回路に流れるサブスレッショルド電流を制御する
ためのスイッチ手段を設け、上記スイッチ手段は選択機
能を有することを特徴とする半導体集積回路。 - 【請求項２】複数の回路ブロックと、 上記複数の回路ブロックに動作電圧を供給するための第
１ノード及び第２ノードと、 上記第１ノードと上記複数の回路ブロックの各々との間
に接続された複数の第１の電流制御手段と、 上記第２ノードと上記複数の回路ブロックの各々との間
に接続された複数の第２の電流制御手段とを具備し、 上記複数の回路ブロックの各回路ブロックはゲート電圧
とソース電圧が等しい条件でもドレインとソース間にサ
ブスレッショルド電流が流れるＭＯＳトランジスタを含
み、上記第１の電流制御手段は該上記第１の電流制御手
段に対応する回路ブロックの電流量を制御し、 上記複数の回路ブロックに含まれる一つの回路ブロック
と他の回路ブロックとは、上記一つの回路ブロックが対
応する上記第１電流制御手段によりそのサブスレッショ
ルド電流を制限するように制御されているときに、上記
他の回路ブロックは対応する上記第１電流制御手段によ
りそのサブスレッショルド電流が流れるのを許容するよ
うに制御されることを特徴とする半導体集積回路。 - 【請求項３】請求項２に記載の半導体集積回路におい
て、 上記複数の回路ブロックの各々は、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとを含むＣＭＯＳ論理回路に
より構成されることを特徴とする半導体集積回路。 - 【請求項４】請求項２または３に記載の半導体集積回路
において、 上記複数の回路ブロックの各々は、上記第１のノードの
電位と上記第２のノードの電位との間の中間の電位を中
心に動作する回路であることを特徴とする半導体集積回
路。 - 【請求項５】請求項２乃至４のいずれかに記載の半導体
集積回路において、 少なくとも１個の上記第１の電流制御手段及び上記第２
の電流制御手段を選択することにより、第１の動作電圧
及び第２の動作電圧がそれぞれ該第１の電流制御手段及
び第２の電流制御手段を通じて対応する回路ブロックに
供給され、 上記一つの回路ブロックが対応する上記第１電流制御手
段及び上記第２電流制御手段によりそのサブスレッショ
ルド電流を制限するように制御され、上記他の回路ブロ
ックが対応する上記第１電流制御手段及び上記第２電流
制御手段によりそのサブスレッショルド電流が流れるの
を許容するように制御されている期間において、上記一
つの回路ブロックに入力信号を与えるノードは上記第１
の動作電圧及び上記第２の動作電圧のいずれか一方が選
択されており、上記他の回路ブロックに入力信号を与え
るノードは上記第１の動作電圧及び上記第２の動作電圧
の上記一方から他方に変化することを特徴とする半導体
集積回路。 - 【請求項６】請求項２乃至５のいずれかに記載の半導体
集積回路において、 第３ノードと、 上記第１ノードと上記第３ノードとの間に設けられた第
３の電流制御手段とを具備し、 上記第３の電流制御手段を通じて上記第１ノードに上記
第１の動作電圧を供給し、少なくとも１個の上記第１の
電流制御手段を選択することにより、上記第１の動作電
圧が該第１の電流制御手段を通じて対応する回路ブロッ
クに供給されることを特徴とする半導体集積回路。 - 【請求項７】請求項２乃至６のいずれかに記載の半導体
集積回路において、 第４ノードと、 上記第２ノードと上記第４ノードとの間に設けられた第
４の電流制御手段とを具備し、 上記第４の電流制御手段を通じて上記第２ノードに上記
第２の動作電圧を供給し、少なくとも１個の上記第２の
電流制御手段を選択することにより、上記第２の動作電
圧が該第２の電流制御手段を通じて対応する回路ブロッ
クに供給されることを特徴とする半導体集積回路。 - 【請求項８】そのゲートに第１の電圧から第２の電圧ま
での電圧が印加され、上記ゲートに上記第１の電圧が印
加されるときよりも上記第２の電圧が印加されるときに
そのドレイン電流が大きくなり、そのゲート電圧が上記
第１の電圧のときにそのドレイン・ソース間にリーク電
流が流れる複数のＭＯＳトランジスタを具備する半導体
集積回路において、 複数の行線と、 上記複数の行線と交差する複数の列線と、 上記複数の行線と上記複数の列線の交点に配置された複
数のメモリセルと、 上記複数の列線に対応して設けられ、各々が対応する上
記列線上の信号を増幅する複数のセンスアンプと、 第１の動作電圧が与えられている第１のノードと、 第２の動作電圧が与えられている第２のノードと、 それぞれが第３のノードと第４のノードとを有し、その
ソース・ドレイン経路が上記第３のノードと上記第４の
ノードとの間に接続された少なくとも１個の上記ＭＯＳ
トランジスタとを有する複数の回路ブロックと、 それぞれが上記第１のノードと対応する回路ブロックの
上記第３のノードとの間に設けられた複数の第１の電流
制限手段と、 それぞれが上記第２のノードと対応する回路ブロックの
上記第４のノードとの間に設けられた複数の第２の電流
制限手段と、 上記複数の第１の電流制限手段及び上記複数の第２の電
流制限手段の各々を第１の状態若しくは第２の状態に制
御する制御回路とを具備し、 上記複数の回路ブロックは、上記複数のセンスアンプを
駆動するセンスアンプ駆動回路群を構成し、 上記複数の第１の電流制限手段及び上記複数の第２の電
流制御手段の各々は、上記第１の状態であるとき、対応
する回路ブロックを通じて流れる電流を第１の絶対値に
制限し、 上記複数の第１の電流制限手段及び上記複数の第２の電
流制御手段の各々は、上記第２の状態であるとき、対応
する回路ブロックを通じて上記第１の絶対値よりも大き
い絶対値の電流が流れることを許容せしめ、 上記制御回路は、上記複数の第１の電流制限手段及び上
記複数の第２の電流制限手段の少なくとも一つが上記第
１の状態で、かつ、他の少なくとも一つが上記第２の状
態となるよう制御可能であることを特徴とする半導体集
積回路。 - 【請求項９】請求項８に記載の半導体集積回路におい
て、 第５のノードと第６のノードと、 上記第１のノードと上記第５のノードとの間に設けられ
た第１の共通電流制限手段と、 上記第２のノードと上記第６のノードとの間に設けられ
た第２の共通電流制限手段とをさらに具備することを特
徴とする半導体集積回路。 - 【請求項１０】請求項８または９記載の半導体集積回路
において、 上記複数の第１の電流制限手段の各々は、上記第１のノ
ードと対応する回路ブロックの上記第３のノードとの間
にそのソース・ドレイン経路が接続された少なくとも１
個のＭＯＳトランジスタを有し、 上記複数の第２の電流制限手段の各々は、上記第２のノ
ードと対応する回路ブロックの上記第４のノードとの間
にそのソース・ドレイン経路が接続された少なくとも１
個のＭＯＳトランジスタを有することを特徴とする半導
体集積回路装置。 - 【請求項１１】請求項８乃至１０の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれるリーク電流が
流れる上記ＭＯＳトランジスタのしきい値電圧は、０．
２Ｖ以下であり、 上記しきい値電圧は、ゲート幅と実効ゲート長の比が５
／０．１５のときに絶対値が１０ｎＡのドレイン電流が
流れるゲート・ソース間電圧で定義した定電流しきい値
電圧であることを特徴とする半導体集積回路。 - 【請求項１２】請求項８乃至１１の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれるリーク電流が
流れる上記ＭＯＳトランジスタのゲート酸化膜厚は、４
ｎｍであることを特徴とする半導体集積回路。 - 【請求項１３】請求項８乃至１２の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれるリーク電流が
流れる上記ＭＯＳトランジスタのゲート長は、０．２μ
ｍ以下であることを特徴とする半導体集積回路。 - 【請求項１４】請求項８乃至１３の何れかに記載の半導
体集積回路において、 外部から印加される電源電圧の絶対値は２ボルト以下で
あることを特徴とする半導体集積回路。
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-
2000
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