KR20080001037A - 오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치 - Google Patents

오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 발명은 전원전압의 변동에 따라 펄스의 폭이 조절되는 오버드라이빙 펄스발생기와, 이를 포함하는 메모리 장치를 제공하고자 하는 것으로, 이를 위한 본 발명의 메모리 장치는, 비트라인 쌍의 전압차를 증폭하기 위한 비트라인센스앰프; 상기 비트라인센스앰프의 인에이블을 위하여 상기 비트라인센스앰프의 구동전원을 공급하는 센스앰프구동부; 및 상기 센스앰프구동부가 공급하는 오버드라이빙을 위한 고전압의 공급 구간의 크기를 전원전압의 변동에 따라 조절하기 위한 오버드라이빙 제어부를 포함하며, 오버드라이빙 제어부는 전원전압변동에 따라 펄스폭이 달라지는 오버드라이빙 펄스발생기를 포함하여 펄스폭에 의해서 비트라인 센싱시의 오버드라이빙 구간(고전압공급 구간)의 크기를 결정한다.
오버드라이빙, 전원전압 변동, 펄스 폭, 비트라인 센스 앰프

Description

오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치{Over Driving Pulse Generator and Memory device which include Pulse Generator}
도 1은 오버드라이빙 펄스의 동작을 나타내기 위한 타이밍도
도 2a는 종래기술에 따른 오버드라이빙 펄스 발생기의 회로도
도 2b는 도 2a의 신호 파형도
도 3은 메모리장치 코어의 구조를 나타낸 회로도
도 4는 본 발명에 따른 오버드라이빙 펄스발생기의 일실시예 구성도
도 5는 도 4의 오버드라이빙 펄스발생기의 다른 실시예 구성도
*도면의 주요 부분에 대한 부호의 설명
211, 212, 213: 펄스들 205: 오버드라이빙 펄스
202: 인버터
410: 지연회로부 420: 전원전압검출부
430: 지연량조절수단 440: 출력부
본 발명은 메모리장치에 관한 것으로, 더욱 자세하게는 비트라인 센스앰프 구동시에 오버드라이빙 스킴을 사용하는 메모리 장치에 관한 것이다.
잘 알려진 바와 같이, DRAM에서 메모리 셀에 저장된 데이터를 읽을 때 비트라인 센스 앰프를 통해 신호를 증폭하게 되며, 비트라인 센스앰프의 인에이블 초기 구간에서 오버드라이빙 스킴(over driving scheme)을 적용하고 있다.
도 1은 오버드라이빙 스킴을 설명하기 위한 통상적인 비트라인 센싱 파형도로서, 이를 통해 비트라인 센스 증폭 과정 및 오버드라이빙 동작을 살펴본다.
선택된 메모리 셀의 워드라인(WL)이 활성화되면 셀에 저장된 데이터와 프리차지되었던 비트라인 사이에 전하공유(charge sharing)가 일어나, 정비트라인(BL)과 부비트라인(BLB) 사이에 미세한 전압차 dV가 생성된다. 그 구간이 도면 부호 "102"로서 표시되어 있다.
이후, 비트라인 센스앰프는 인에이블되어 정비트라인(BL)과 부비트라인(BLB)은 코어전압(VCORE)과 접지전압(VSS)으로 벌어진다. 비트라인 센스앰프의 인에이블은 센스앰프의 구동전원라인(rto, sb)에 전원을 인가하는 것에 의해 이루어 진다. 즉, rto 라인에 코어전압(VCORE)을 인가하고 sb 라인에 접지전압(VSS)을 인가하는 것에 의해 센스앰프는 구동되어 비트라인 쌍의 신호를 증폭하는 것이다.
한편, 앞서 언급한 바와 같이 센스앰프의 인에이블 초기 구간에서 rto 라인 에 코어전압 이상의 고전압을 인가하여 오버드라이빙하고 있으며, 도면에서 오버드라이빙 구간을 "103"으로 표시하였다. 오버 드라이빙 구간의 크기는 오버 드라이빙 펄스의 펄스폭에 의해 결정된다.
도 2a는 종래기술에 따른 오버드라이빙 펄스 발생기의 회로도이고, 도 2b는 이의 신호 파형도이다.
도 2a에 도시된 바와 같이, 종래의 오버드라이빙 펄스 발생기는 입력신호를 지연시키기 위해 인버터가 복수개 직렬 연결된 지연회로부(201)와, 입력신호 및 지연된 신호를 입력받는 NAND게이트(202), 및 NAND게이트(202)의 출력신호를 인가받아 오버드라이빙펄스 신호를 출력하는 인버터(203)로 구성된다. 지연회로부(201)는 홀수개의 인버터를 구비하고 있다.
도 2b를 참조하면, 노드 A에 입력신호(211)가 입력되면(이 입력신호는 액티브명령(Active)에 의해서 활성화되고 프리차지명령(Precharge)에 의해 비활성화되는 신호로서, 액티브명령후 비트라인 센스앰프 동작시까지의 시간만큼 딜레이를 준 신호이다.) 지연회로부(201)에 의해서 입력신호는 지연된다(212).
입력신호(211)와 딜레이된 신호(212)는 NAND게이트(202)와 인버터(203)를 통해 논리 조합되어 최종적인 오버드라이빙 펄스 신호(213)로 생성된다.
상술한 바와 같이, 종래기술의 펄스 발생기는 세팅된 펄스폭을 가진 오버 드라이빙 펄스 신호를 발생시키는 것만이 가능하다. 즉, 미리 설정된 인버터의 딜레이 값에 의해서 펄스 폭이 결정되는 신호를 생성할 수 밖에 없다.
그러나 만일 전원전압(VDD)이 높을 때 오버드라이빙 펄스의 폭이 크다면, 코 어전압(VCORE)의 레벨은 상당히 올라가게 되고 이 레벨을 낮게 하기 위해 코어전압 방전 로직(VCORE discharge logic: VCORE의 레벨을 감지하여 일정 레벨과 비교한 후 GND로 방전시키는 로직)을 사용하게 되어 쓸데없이 전력을 소비하는 문제점이 있다. 또한 비트라인프리차지전압(VBLP)은 코어전압(VCORE)을 이용해 만들어지기 때문에 코어전압(VCORE)이 높아지면 비트라인프리차지전압(VBLP)의 레벨이 증가하게 되고, 이는 액티브가 된 후 워드라인이 인에이블되고 전하교환(charge sharing)이 이루어질 때 논리 '하이' 데이터 센싱시 dV를 제한하게 되어 페일(fail)을 유발시킨다는 문제점도 있다.
DDR2 SDRAM과 같이 전원전압(VDD)이 낮은(VDD=1.8V, VCORE=1.6V) 경우에는 오버 드라이빙 펄스의 폭이 작다면 코어전압(VCORE)의 파워가 부족해 지는 현상(VCORE power hungry)이 일어나게 되며 코어전압(VCORE)의 파워가 완전히 회복되기 전에 다음의 액티브명령이 들어오는 경우 페일을 유발시키는 문제점이 있다. 또한 AC 파라메타 특히 tRCD(RAS to CAS Delay)의 열화로 페일을 유발시킨다는 문제점도 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 전원전압(VDD)의 변동에 따라 펄스의 폭이 조절되는 오버드라이빙 펄스발생기를 제공하는데 그 목적이 있다.
또한, 전원전압(VDD)의 변동에 따라 비트라인 센싱시의 오버 드라이빙 구간 의 크기가 조절되는 메모리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 입력신호를 지연시키기 위한 지연회로부; 전원전압(VDD)의 전압 레벨을 검출하는 전원전압검출부; 상기 전원전압검출부의 출력신호에 응답하여 상기 지연회로부의 지연량을 조절하는 지연량조절수단; 및 상기 입력신호와 상기 지연회로부의 출력신호를 논리 조합하여, 상기 전원전압의 레벨 변동에 따라 조절된 펄스폭을 갖는 펄스신호를 출력하는 출력부를 포함하는 오버 드라이빙 펄스발생기를 제공한다.
또한, 비트라인 쌍의 전압차를 증폭하기 위한 비트라인센스앰프; 상기 비트라인센스앰프의 인에이블을 위하여 상기 비트라인센스앰프의 구동전원을 공급하는 센스앰프구동부; 및 상기 센스앰프구동부가 공급하는 오버드라이빙을 위한 고전압의 공급 구간의 크기를 전원전압(VDD)의 변동에 따라 조절하기 위한 오버드라이빙 제어부를 포함하는 메모리 장치를 제공한다.
본 발명의 메모리 장치에서 오버드라이빙 제어부는 전원전압변동에 따라 펄스폭이 달라지는 펄스 발생기를 포함하여, 펄스폭에 의해서 오버드라이빙 구간의 크기를 결정한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 DRAM의 코어 구조를 나타낸 회로도이다.
도 3에 도시된 바와 같이 메모리 장치의 코어는 비트라인 센스앰프부(310)와, 센스앰프 구동부(320), 및 오버드라이빙 제어부(330)를 포함한다.
비트라인 센스앰프부(310)는 정비트라인(BL)과 부비트라인(BLB)의 전압차를 증폭하는 역할을 하는 래치타입의 센스앰프(312)와, 정비트라인(BL)과 부비트라인(BLB)을 이퀄라이징 및 프리차지하는 프리차지부(314)를 포함한다. 센스앰프(312)는 구동전원라인 rto 및 sb를 통해 전원을 인가받는다.
센스앰프구동부(320)는 제어신호 sap 및 san가 활성화되었을때 트랜지스터 T1 및 T2를 각각 턴온되고 구동전원라인 rto에는 코어전압 VCORE를 공급하고, 구동전원라인 sb에는 접지전압 VSS를 공급한다. 센스앰프의 인에이블 초기에는 오버드라이빙펄스신호에 제어되는 트랜지스터 T3에 의해 전원전압(VDD) 공급단과 코어전압(VCORE) 공급단을 접속시키므로써 구동전원라인 rto에 고전압이 공급되도록 한다. 고전압이 구동전원라인 rto에 공급되는 구간(오버드라이빙 구간)은 오버드라이빙펄스신호의 펄스폭에 의해 결정된다.
오버드라이빙제어부(330)가 오버드라이빙펄스신호를 생성한다. 오버드라이빙제어부(330)는 펄스 발생기로 구성되고 종래와 다르게 전원전압(VDD)의 변동에 따라 조절된 펄스 폭을 갖는다. 특히, 전원전압이 상대적으로 고레벨이면 펄스폭은 적어지고 상대적으로 저 레벨이면 펄스폭은 커진다. 펄스폭이 상대적으로 적다는 것은 트랜지스터 T3의 턴온 구간이 짧아진다는 것이며 이에 의해 오버드라이빙 구 간의 크기는 적어진다.
도 4는 본 발명의 일 실시예에 따른 오버드라이빙제어부(330), 즉 오버드라이빙 펄스 발생기의 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 펄스 발생기는 입력신호(IN)(이 입력신호는 액티브명령(Active)에 의해서 활성화되고 프리차지명령(Precharge)에 의해 비활성화되는 신호로서, 액티브명령후 비트라인 센스앰프 동작시까지의 시간만큼 딜레이를 준 신호이다.)를 지연시키기 위한 지연회로부(410)와, 전원전압(VDD)의 전압 레벨을 검출하는 전원전압검출부(420)와, 전원전압검출부(420)의 출력신호에 응답하여 지연회로부(410)의 지연량을 조절하는 지연량조절부(430), 및 입력신호(IN)와 지연회로부(410)의 출력신호에 응답하여 전원전압의 레벨 변동에 따라 조절된 펄스폭을 갖는 펄스 신호를 출력하는 출력부(440)로 구성되어 있다.
전원전압검출부(420)는 전원전압공급단(VDD)과 접지전압공급단(VSS) 사이에 직렬 연결된 2개의 저항(R1, R2)을 포함하며 상기 저항들의 접속노드가 전원전압 검출부(420)의 출력단(421)이 되어 전원전압공급단(VDD)과 접지전압공급단(VSS)의 전압을 분배하여 출력한다. 이때 각 저항(R1, R2)들의 저항비는 이후 언급될 전류싱크 트랜지스터의 특성에 맞게 설정하면 된다. 전원전압이 상대적으로 고전압이면 출력단(421)의 전압레벨은 상대적으로 고 레벨이되고 전원전압이 상대적으로 낮으면 출력단의 전압레벨은 상대적으로 저 레벨이된다. 또한 본 실시예에서의 전원전압검출부(420)는 두개의 저항이 사용되었으나, 본 발명의 기술분야에서 알려진 바와 같이 저항 이외에 다이오드 접속된 트랜지스터 등을 사용하는 것이 가능하며 (도 5 참조), 복수의 저항을 사용하는 등 일반적인 전압분배기로서 구성하는 것이 가능하다. 또한, 메모리장치의 내부에는 전원전압공급단이 많이 존재하며 전원전압(VDD)의 전압이 분배되어 있는 노드가 다수 존재하므로 상기 전원전압검출부(420)를 구현함에 있어서 기존의 내부에 있는 노드를 활용하는 것도 가능하다.
지연회로부(410)는 입력신호(IN)의 입력단(a node)과 자신의 출력단 사이에 직렬로 연결된 복수개의 인버터로 구성되어 있으며, 인버터들의 딜레이 값에 의해서 입력신호를 딜레이 시킨다.
또한, 상기 지연회로부(410)의 딜레이 값은 지연량조절부(430)에 의해서 조절된다. 본 실시예에서 지연량조절부(430)는 지연회로부(410)을 구성하는 인버터들에 연결된 전류 싱크 트랜지스터들로서 구성되었고, 전류 싱크 트랜지스터들은 전원전압검출부의 출력(421)을 게이트로 인가받는다. 따라서, 전압전원(VDD)의 레벨에 따라 전류싱크 트랜지스터의 자신의 게이트-소스 전압(VGS)이 결정된다.
결국, 전압전원(VDD)의 레벨이 상대적으로 낮은 경우에는 전류 싱크 트랜지스터가 턴온 되기는 하지만 (앞서 설명한 바와 같이 낮은 VDD값을 갖는 DDR2 SDRAM의 경우도 VDD값은 1.8V이기 때문에 VDD가 낮은 경우에도 트랜지스터를 동작시킬 수 있다.) 전류가 충분히 싱크되지 못하기 때문에 지연회로부(410)의 인버터들의 동작이 늦어진다. 따라서 지연회로부(410)의 딜레이가 상대적으로 커진다.
한편, 출력부(440)는 입력신호(IN, A 노드)와 상기 지연회로부(410)의 출력신호를 입력받는 낸드(NAND)게이트(441), 및 낸드게이트(421)의 출력신호를 인가받 아 오버드라이빙 펄스신호를 출력하는 인버터(442)로 구성되어 있다.
오버 드라이빙 펄스신호의 펄스 폭은 지연회로부(410)의 딜레이 값에 의해서 결정되기 때문에, 결국 본 실시에에 따른 펄스 발생기는 전원전압의 변동에 따라 조절된 펄스 폭을 갖는 펄스 신호를 생성하게 된다.
본 실시예는 비트라인 센스증폭시의 오버드라이빙 스킴에 대해서 설명하고 있으나, 본 실시예에 따른 펄스 발생기(도 4 참조)는 비트라인 센싱시의 오버드라이빙 구간 설정 이외에 다른 목적으로 사용될 수도 있으며, 본 실시예의 펄스 발생기에서 인버터 지연회로를 사용하고 있으나, 이 이외에 RC 지연회로 등을 적용하는 것이 가능하고 또한 전류싱크 트랜지스터를 사용하는 이외의 방법으로 전압전압의 변동을 검출하여 지연회로의 지연량을 조절하는 방법도 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 전원전압(VDD)의 레벨에 관계없이 일정한 폭의 펄스를 발생시키는 종래의 펄스 발생기 또는 이를 사용하는 메모리 장치와는 다르게, 전원전압(VDD)의 레벨이 낮은 경우에는 오버드라이빙 구간의 크기를 상대적으로 크게하고, 전원전압(VDD)의 레벨이 높은 경우에는 오버드라이빙 구간의 크기를 상대적으로 크게하므 로써, 높은 전원전압(VDD) 동작시의 전력소비와 페일이 일어나는 문제 및 낮은 전원전압(VDD)동작시의 코어(CORE)의 파워부족과 페일이 발생하는 문제를 해결할 수 있는 장점이 있다.

Claims (19)

  1. 비트라인 쌍의 전압차를 증폭하기 위한 비트라인 센스앰프;
    상기 비트라인센스앰프의 인에이블을 위하여 상기 비트라인 센스앰프에 구동전원을 공급하는 센스앰프구동부; 및
    상기 센스앰프구동부가 공급하는 오버드라이빙을 위한 고전압의 공급 구간의 크기를 전원전압의 변동에 따라 조절하기 위한 오버드라이빙 제어부
    를 포함하는 메모리장치.
  2. 제 1항에 있어서,
    상기 오버드라이빙 제어부는,
    상기 전원전압의 레벨 변동에 따라 조절된 펄스폭을 갖는 펄스신호를 생성하기 위한 오버드라이빙 펄스 발생수단을 구비하는 것을 특징으로 하는 메모리장치.
  3. 제 2항에 있어서,
    상기 센스앰프 구동부는,
    상기 펄스신호에 응답하여 상기 고전압으로 상기 구동전원을 공급하는 오버드라이빙 전원 공급부를 구비하는 것을 특징으로 하는 메모리장치.
  4. 제 2항에 있어서,
    상기 오버드라이빙 펄스 발생수단은,
    입력신호를 지연시키기 위한 지연회로부;
    전원전압의 전압 레벨을 검출하는 전원전압검출부;
    상기 전원전압검출부의 출력신호에 응답하여 상기 지연회로부의 지연량을 조절하는 지연량조절수단; 및
    상기 입력신호와 상기 지연회로부의 출력신호를 논리 조합하여 상기 펄스신호를 출력하는 출력부
    를 포함하는 것을 특징으로 하는 메모리장치.
  5. 제 4항에 있어서,
    상기 지연회로부는,
    입력신호의 입력노드와 자신의 출력노드 사이에 직렬접속된 복수의 인버터를 포함하는 것을 특징으로 하는 메모리장치.
  6. 제 5항에 있어서,
    상기 지연량 조절수단은,
    상기 인버터에 연결된 전류싱크 트랜지스터로 구성되는 것을 특징으로 하는 메모리장치.
  7. 제 6항에 있어서,
    상기 전류싱크 트랜지스터는,
    상기 전압전압검출부의 출력신호를 게이트로 인가받아 상기 전원전압의 레벨에 따라 자신의 게이트-소스간 전압(VGS)이 결정되는 것을 특징으로 하는 메모리장치.
  8. 제 4항에 있어서,
    상기 전원전압검출부는,
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 저항을 포함하고, 상기 저항들의 접속노드에서 출력신호를 제공하는 것을 특징으로 하는 메모리장치.
  9. 제 4항에 있어서,
    상기 전원전압검출부는
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 다이오드 접속 트랜지스터을 포함하고, 상기 다이오드 접속 트랜지스터들의 접속노드에서 출력신호를 제공하는 것을 특징으로 하는 메모리장치.
  10. 제 6항에 있어서,
    상기 전원전압검출부는
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 저항을 포함하고 상기 저항들의 접속노드에서 출력신호를 제공하며,
    상기 저항들은 상기 전류싱크 트랜지스터의 특성에 맞게 조절된 저항비를 갖는 것을 특징으로 하는 메모리장치.
  11. 제 4항에 있어서,
    상기 출력부는,
    상기 입력신호와 상기 지연회로부의 출력신호를 입력받는 낸드(NAND)게이트; 및
    상기 낸드(NAND)게이트 출력신호를 인가받아 상기 펄스신호를 출력하는 인버터
    를 포함하는 것을 특징으로 하는 메모리장치.
  12. 입력신호를 지연시키기 위한 지연회로부;
    전원전압의 전압 레벨을 검출하는 전원전압검출부;
    상기 전압검출부의 출력신호에 응담하여 상기 지연회로부의 지연량을 조절하는 지연량조절수단; 및
    상기 입력신호와 상기 지연회로부의 출력신호에 응답하여, 상기 전원전압의 레벨 변동에 따라 조절된 펄스폭을 갖는 펄스신호를 출력하는 출력부
    를 포함하는 오버드라이빙 펄스발생기.
  13. 제 12항에 있어서,
    상기 지연회로부는,
    상기 입력신호의 입력노드와 자신의 출력노드 사이에 직렬접속된 복수의 인버터를 포함하는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  14. 제 13항에 있어서,
    상기 지연량조절수단은,
    상기 인버터에 연결된 전류싱크 트랜지스터로 구성되는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  15. 제 14항에 있어서,
    상기 전류싱크 트랜지스터는,
    상기 전원전압검출부의 출력신호를 게이트에 인가받아 상기 전원전압의 레벨에 따라 자신의 게이트-소스 전압(VGS)이 결정되는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  16. 제 12항에 있어서,
    상기 전원전압검출부는,
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 저항을 포함하고, 상기 저항들의 접속노드에서 출력신호를 제공하는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  17. 제 12항에 있어서,
    상기 전원전압검출부는,
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 다이오드 접속 트랜지스터를 포함하고, 상기 다이오드 접속 트랜지스터들의 접속노드에서 출력신호를 제공하는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  18. 제 15항에 있어서,
    상기 전원전압검출부는,
    전원전압공급단과 접지전압공급단 사이에 직렬 연결된 복수의 저항을 포함하고 상기 저항들의 접속노드에서 출력신호를 제공하며,
    상기 저항들은 상기 전류싱크 트랜지스터의 특성에 맞게 조절된 저항비를 갖는 것을 특징으로 하는 오버드라이빙 펄스발생기.
  19. 제 12항에 있어서,
    상기 출력부는,
    상기 입력신호와 상기 지연회로부의 출력신호를 입력받는 낸드게이트; 및
    상기 낸드게이트 출력신호를 인가받아 상기 펄스신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 오버드라이빙 펄스발생기.
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