JPH10254578A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】所定のクロックを遅延してなる、所定のクロッ
クに対して所定の位相差を有するクロックを必要とする
回路を備える半導体集積回路に関し、プロセス条件や温
度変化や電源電圧の値に関わらず、位相精度の高いクロ
ック伝達を行うことができるようにする。 【解決手段】固定遅延回路２２のｎ−ｍ段目のゲート回
路２３−（ｍ＋１）から出力されるクロックＣ２２Ｂを
クロック伝達回路３の初段のゲート回路４−ｍに供給す
ることにより、メインクロックＭＣを遅延してなるメイ
ンクロックＭＣと同相のクロックＱＣを供給すべき回路
２に対して、メインクロックＭＣを遅延してなるメイン
クロックＭＣと同相のクロックＱＣを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のクロックを
遅延してなる所定のクロックに対して所定の位相差を有
するクロックを必要とする回路を備える半導体集積回路
に関する。

【０００２】

【従来の技術】例えば、外部から供給されるメインクロ
ックを遅延してなるメインクロックと所定の位相差を有
するクロックを必要とする回路を備える従来の半導体集
積回路は、位相同期ループ回路を備え、この位相同期ル
ープ回路を構成する電圧制御発振器から出力されるクロ
ックを、ゲート回路を複数個縦列接続してなるクロック
伝達回路を介して、メインクロックを遅延してなるメイ
ンクロックと所定の位相差を有するクロックを必要とす
る回路に供給するように構成されていた。

【０００３】

【発明が解決しようとする課題】このような従来の半導
体集積回路においては、プロセス条件や温度変化や電源
電圧の値によりクロック伝達回路の遅延時間が異なって
しまい、メインクロックを遅延してなるメインクロック
と所定の位相差を有するクロックを必要とする回路に対
して、位相精度の高いクロック伝達を行うことができな
い場合があるという問題点があった。

【０００４】本発明は、かかる点に鑑み、所定のクロッ
クを遅延してなる所定のクロックに対して所定の位相差
を有するクロックを必要とする回路に対して、プロセス
条件や温度変化や電源電圧の値に関わらず、位相精度の
高いクロック伝達を行うことができるようにした半導体
集積回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、第１のクロック
を遅延してなる、第１のクロックと所定の位相差を有す
る第２のクロックを必要とする回路を備えると共に、第
２のクロックを必要とする回路へのクロック伝送路に遅
延時間をＴＡとするゲート回路をｍ段接続してなるクロ
ック伝達回路を有する半導体集積回路において、可変遅
延回路と、遅延時間をＴＡとするゲート回路をｎ段接続
し（但し、ｎ、ｍは、ｎ＞ｍを満足する正の整数であ
る。）、初段のゲート回路の入力端を可変遅延回路の出
力端に接続してなる固定遅延回路とを有し、可変遅延回
路の出力端又は固定遅延回路のｎ−ｍ段目のゲート回路
の出力端をクロック伝達回路の入力端に接続し、第１の
クロックを遅延させる遅延回路と、固定遅延回路の終段
のゲート回路の出力端に得られる第３のクロックが第２
のクロックに要求される位相となるように可変遅延回路
の遅延時間を制御する遅延時間制御回路とを有する遅延
同期ループ回路を備えているというものである。

【０００６】本発明中、第１の発明によれば、固定遅延
回路のｎ−ｍ−１段目のゲート回路から固定遅延回路の
終段のゲート回路までのゲート回路数は、クロック伝達
回路のゲート回路数と同数のｍ段とされ、しかも、固定
遅延回路の終段のゲート回路の出力端に得られる第３の
クロックは第２のクロックに要求される位相となるよう
に制御されるので、クロック伝達回路から出力される第
２のクロックは、プロセス条件や温度変化や電源電圧の
値に関わらず、要求される位相のクロックとなる。

【０００７】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、可変遅延回路と、遅延時間
をＴＡとするゲート回路をｎ段接続し（但し、ｎ、ｍ
は、ｎ＞ｍを満足する正の整数である。）、初段のゲー
ト回路の入力端を可変遅延回路の出力端に接続してなる
固定遅延回路からなる複数のユニット遅延回路を縦列接
続し、初段のユニット遅延回路の入力端を第１のクロッ
クが印加されるノードに接続し、所定のユニット遅延回
路の可変遅延回路の出力端又は所定のユニット遅延回路
の固定遅延回路のｎ−ｍ段目のゲート回路の出力端をク
ロック伝達回路の入力端に接続してなる遅延回路と、終
段のユニット遅延回路の固定遅延回路の終段のゲート回
路の出力端に得られる第３のクロックが第１のクロック
又は第１のクロックと所定の位相差を有する第４のクロ
ックに同期するように複数のユニット遅延回路の可変遅
延回路の遅延時間を制御する遅延時間制御回路とを有す
る遅延同期ループ回路を備えているというものである。

【０００８】本発明中、第２の発明によれば、所定のユ
ニット遅延回路の固定遅延回路のｎ−ｍ−１段目のゲー
ト回路から所定のユニット遅延回路の固定遅延回路の終
段のゲート回路までのゲート回路数は、クロック伝達回
路のゲート回路数と同数のｍ段とされ、しかも、終段の
ユニット遅延回路の固定遅延回路の終段のゲート回路の
出力端に得られる第３のクロックは、第１のクロック又
は第１のクロックと所定の位相差を有する第４のクロッ
クに同期するように制御されるので、クロック伝達回路
から出力される第２のクロックは、プロセス条件や温度
変化や電源電圧の値に関わらず、所定のユニット遅延回
路の固定遅延回路の終段のゲート回路から出力されるク
ロックと同相のクロックとなる。

【０００９】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる第１の可変遅延回路と、遅延
時間をＴＡとするゲート回路をｎ段接続し、初段のゲー
ト回路の入力端を第１の可変遅延回路の出力端に接続し
てなる第１の固定遅延回路と、遅延時間をＴＬとするゲ
ート回路をＬ段接続し、初段のゲート回路の入力端を第
１の固定遅延回路の終段のゲート回路の出力端に接続し
てなる第２の可変遅延回路と、遅延時間をＴＡとするゲ
ート回路をｎ段接続し、初段のゲート回路を第２の可変
遅延回路の出力端に接続してなる第２の固定遅延回路と
を有し、第１のクロックを遅延させる遅延回路と、第２
の固定遅延回路の終段のゲート回路の出力端に得られる
第３のクロックが第２のクロックに要求される位相とな
るように第１、第２の可変遅延回路の遅延時間を制御す
る遅延時間制御回路とを有する遅延同期ループ回路と、
遅延時間をＴＡとするゲート回路をｋ段接続し、入力端
を第１の可変遅延回路の出力端又は第１の固定遅延回路
の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段目（但し、ｎ、
ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／ＴＡ）Ｌ＋ｎ、１＜２
ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ＜ｎを満足する正の整数
である。）のゲート回路の出力端に接続し、出力端をク
ロック伝達回路の入力端に接続してなる第３の固定遅延
回路とを備えているというものである。

【００１０】本発明中、第３の発明によれば、第１の固
定遅延回路の初段のゲート回路から第３の固定遅延回路
の終段のゲート回路までのゲート回路数は、遅延時間を
ＴＡとするゲート回路で換算すれば、第１の固定遅延回
路の初段のゲート回路から第２の固定遅延回路のｎ−ｍ
段目のゲート回路までのゲート回路数と同数の２ｎ＋
（ＴＬ／ＴＡ）Ｌ−ｍとなり、しかも、第２の固定遅延
回路の終段のゲート回路の出力端に得られる第３のクロ
ックが第２のクロックに要求される位相となるように制
御されるので、クロック伝達回路から出力される第２の
クロックは、プロセス条件や温度変化や電源電圧の値に
関わらず、要求される位相のクロックとなる。

【００１１】本発明中、第４の発明（請求項４記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる可変遅延回路と、遅延時間を
ＴＡとするゲート回路をｎ段接続し、初段のゲート回路
の入力端を可変遅延回路の出力端に接続してなる固定遅
延回路からなる複数のユニット遅延回路を縦列接続し、
初段のユニット遅延回路の可変遅延回路の入力端を第１
のクロックが印加されるノードに接続してなる遅延回路
と、終段のユニット遅延回路の固定遅延回路の終段のゲ
ート回路の出力端に得られる第３のクロックが第１のク
ロック又は第１のクロックと所定の位相差を有する第４
のクロックに同期するように複数のユニット遅延回路の
可変遅延回路の遅延時間を制御する遅延時間制御回路と
を有する遅延同期ループ回路と、遅延時間をＴＡとする
ゲート回路をｋ段接続し、入力端を所定のユニット遅延
回路の可変遅延回路の出力端又は所定のユニット遅延回
路の固定遅延回路の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段
目（但し、ｎ、ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／ＴＡ）
Ｌ＋ｎ、１＜２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ＜ｎを満
足する正の整数である。）のゲート回路の出力端に接続
し、出力端をクロック伝達回路の入力端に接続してなる
第３の固定遅延回路とを備えているというものである。

【００１２】本発明中、第４の発明によれば、所定のユ
ニット遅延回路の固定遅延回路の初段のゲート回路から
第３の固定遅延回路の終段のゲート回路までのゲート回
路数は、遅延時間をＴＡとするゲート回路で換算すれ
ば、所定のユニット遅延回路の固定遅延回路の初段のゲ
ート回路から所定のユニット遅延回路の次段のユニット
遅延回路の固定遅延回路のｎ−ｍ段目のゲート回路まで
のゲート回路数と同数の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍと
なり、しかも、終段のユニット遅延回路の固定遅延回路
の終段のゲート回路の出力端に得られる第３のクロック
が第１のクロック又は第１のクロックと所定の位相差を
有する第４のクロックに同期するように制御されるの
で、クロック伝達回路から出力される第２のクロック
は、プロセス条件や温度変化や電源電圧の値に関わら
ず、所定のユニット遅延回路の次段のユニット遅延回路
の固定遅延回路の終段のゲート回路から出力されるクロ
ックと同相のクロックとなる。

【００１３】本発明中、第５の発明（請求項５記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる第１の可変遅延回路と、遅延
時間をＴＡとするゲート回路をｎ段接続し、初段のゲー
ト回路の入力端を第１の可変遅延回路の出力端に接続
し、２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段目（但し、ｎ、
ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／ＴＡ）Ｌ＋ｎ、１＜２
ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ＜ｎを満足する正の整数
である。）のゲート回路の出力端をクロック伝達回路の
入力端に接続してなる第１の固定遅延回路と、遅延時間
をＴＬとするゲート回路をＬ段接続し、入力端を第１の
固定遅延回路の終段のゲート回路の出力端に接続してな
る第２の可変遅延回路と、遅延時間をＴＡとするゲート
回路をｎ段接続し、初段のゲート回路を第２の可変遅延
回路の出力端に接続してなる第２の固定遅延回路とを有
し、第１のクロックを遅延させる遅延回路と、第２の固
定遅延回路の終段のゲート回路の出力端に得られる第３
のクロックが第２のクロックに要求される位相よりも第
３の固定遅延回路による遅延分だけ遅れた位相となるよ
うに第１、第２の可変遅延回路の遅延時間を制御する遅
延時間制御回路とを有する遅延同期ループ回路と、遅延
時間をＴＡとするゲート回路をｋ段接続し、遅延回路の
上流側に配置され、遅延回路とともに第１のクロックを
遅延させる第３の固定遅延回路とを備えているというも
のである。

【００１４】本発明中、第５の発明によれば、第３の固
定遅延回路のゲート数と、第１の固定遅延回路の初段の
ゲート回路から２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段目の
ゲート回路までのゲート回路数の合計は、遅延時間をＴ
Ａとするゲート回路で換算すれば、第１の固定遅延回路
の初段のゲート回路から第２の固定遅延回路のｎ−ｍ段
目のゲート回路までのゲート回路数と同数の２ｎ＋（Ｔ
Ｌ／ＴＡ）Ｌ−ｍとなり、しかも、第２の固定遅延回路
の終段のゲート回路の出力端に得られる第３のクロック
が第２のクロックに要求される位相よりも第３の固定遅
延回路による遅延分だけ遅れた位相となるように制御さ
れるので、クロック伝達回路から出力される第２のクロ
ックは、プロセス条件や温度変化や電源電圧の値に関わ
らず、要求される位相のクロックとなる。

【００１５】本発明中、第６の発明（請求項６記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる可変遅延回路と、遅延時間を
ＴＡとするゲート回路をｎ段接続し、初段のゲート回路
の入力端を可変遅延回路の出力端に接続してなる固定遅
延回路からなる複数のユニット遅延回路を縦列接続し、
所定のユニット遅延回路の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ
−ｋ段目（但し、ｎ、ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／
ＴＡ）Ｌ＋ｎ、１＜２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ＜
ｎを満足する正の整数である。）のゲート回路の出力端
をクロック伝達回路の入力端に接続してなる遅延回路
と、終段のユニット遅延回路の固定遅延回路の終段のゲ
ート回路の出力端に得られる第３のクロックが初段のユ
ニット遅延回路に入力される第４のクロック又はこの第
４のクロックと所定の位相差を有する第５のクロックに
同期するように複数のユニット遅延回路の可変遅延回路
の遅延時間を制御する遅延時間制御回路とを有する遅延
同期ループ回路と、遅延時間をＴＡとするゲート回路を
ｋ段接続し、入力端を第１のクロックが印加されるノー
ドに接続し、出力端を初段のユニット遅延回路の入力端
に接続してなる第３の固定遅延回路とを備えているとい
うものである。

【００１６】本発明中、第６の発明によれば、第３の固
定遅延回路のゲート数と、所定のユニット遅延回路の固
定遅延回路の初段のゲート回路から２ｎ＋（ＴＬ／Ｔ
Ａ）Ｌ−ｍ−ｋ段目のゲート回路までのゲート回路数の
合計は、遅延時間をＴＡとするゲート回路で換算すれ
ば、所定のユニット遅延回路の固定遅延回路の初段のゲ
ート回路から所定のユニット遅延回路の次段のユニット
遅延回路の固定遅延回路のｎ−ｍ段目のゲート回路まで
のゲート回路数と同数の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍと
なり、しかも、終段のユニット遅延回路の固定遅延回路
の終段のゲート回路の出力端に得られる第３のクロック
が初段のユニット遅延回路に入力される第４のクロック
又はこの第４のクロックと所定の位相差を有する第５の
クロックに同期するように制御されるので、クロック伝
達回路から出力される第２のクロックは、プロセス条件
や温度変化や電源電圧の値に関わらず、所定のユニット
遅延回路の次段のユニット遅延回路の固定遅延回路の終
段のゲート回路から出力されるクロックと同相のクロッ
クとなる。

【００１７】本発明中、第７の発明（請求項７記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる第１の可変遅延回路と、遅延
時間をＴＡとするゲート回路をｎ段接続し、初段のゲー
ト回路の入力端を可変遅延回路の出力端に接続してなる
第１の固定遅延回路と、遅延時間をＴＬとするゲート回
路をＬ段接続し、入力端を第１の固定遅延回路の終段の
ゲート回路に接続してなる第２の可変遅延回路と、遅延
時間をＴＡとするゲート回路をｎ段接続し、初段のゲー
ト回路の入力端を可変遅延回路の出力端に接続してなる
第２の固定遅延回路とを有し、第１のクロックを遅延さ
せる遅延回路と、第２の固定遅延回路の終段のゲート回
路の出力端に得られる第３のクロックが第２のクロック
に要求される位相よりも第３の固定遅延回路による遅延
分だけ遅れた位相となるように第１、第２の可変遅延回
路の遅延時間を制御する遅延時間制御回路とを有する遅
延同期ループ回路と、遅延時間をＴＡとするゲート回路
をｋ１段接続し、遅延回路の上流側に配置され、遅延回
路とともに第１のクロックを遅延させる第３の固定遅延
回路と、遅延時間をＴＡとするゲート回路をｋ２段接続
し、入力端を第１の可変遅延回路の出力端又は第１の固
定遅延回路の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−ｋ２
段目（但し、ｎ、ｍ、Ｌ、ｋ１、ｋ２は、ｎ＜ｍ、１＜
２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−ｋ２を満足する正
の整数である。）のゲート回路の出力端に接続し、出力
端をクロック伝達回路の入力端に接続してなる第４の固
定遅延回路とを備えているというものである。

【００１８】本発明中、第７の発明によれば、第３の固
定遅延回路のゲート回路数と、第１の固定遅延回路の初
段のゲート回路から第４の固定遅延回路の終段のゲート
回路までのゲート回路数の合計は、遅延時間をＴＡとす
るゲート回路で換算すれば、第１の固定遅延回路の初段
のゲート回路から第２の固定遅延回路のｎ−ｍ段目のゲ
ート回路までのゲート回路数と同数の２ｎ＋（ＴＬ／Ｔ
Ａ）Ｌ−ｍとなり、しかも、第２の固定遅延回路の終段
のゲート回路の出力端に得られる第３のクロックが第２
のクロックに要求される位相よりも第３の固定遅延回路
による遅延分だけ遅れた位相となるように制御されるの
で、クロック伝達回路から出力される第２のクロック
は、プロセス条件や温度変化や電源電圧の値に関わら
ず、要求される位相のクロックとなる。

【００１９】本発明中、第８の発明（請求項８記載の半
導体集積回路）は、第１のクロックを遅延してなる、第
１のクロックと所定の位相差を有する第２のクロックを
必要とする回路を備えると共に、第２のクロックを必要
とする回路へのクロック伝送路に遅延時間をＴＡとする
ゲート回路をｍ段接続してなるクロック伝達回路を有す
る半導体集積回路において、遅延時間をＴＬとするゲー
ト回路をＬ段接続してなる可変遅延回路と、遅延時間を
ＴＡとするゲート回路をｎ段接続し、初段のゲート回路
の入力端を可変遅延回路の出力端に接続してなる固定遅
延回路からなる複数のユニット遅延回路を縦列接続し、
終段のユニット遅延回路の固定遅延回路の終段のゲート
回路の出力端に得られる第３のクロックが初段のユニッ
ト遅延回路に入力される第４のクロック又はこの第４の
クロックと所定の位相差を有する第５のクロックに同期
するように複数のユニット遅延回路の可変遅延回路の遅
延時間を制御する遅延時間制御回路とを有する遅延同期
ループ回路と、遅延時間をＴＡとするゲート回路をｋ１
段接続し、入力端を第１のクロックが印加されるノード
に接続し、出力端を初段のユニット遅延回路の入力端に
接続してなる第３の固定遅延回路と遅延時間をＴＡとす
るゲート回路をｋ２段接続し、入力端を所定のユニット
遅延回路の可変遅延回路の出力端又は所定のユニット遅
延回路の固定遅延回路の２ｎ＋Ｌ−ｍ−ｋ１−ｋ２段目
（但し、ｎ、ｍ、Ｌ、ｋ１、ｋ２は、ｎ＜ｍ、１＜２ｎ
＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−ｋ２を満足する正の整
数である。）のゲート回路の出力端に接続し、出力端を
クロック伝達回路の入力端に接続してなる第４の固定遅
延回路とを備えているというものである。

【００２０】本発明中、第８の発明によれば、第３の固
定遅延回路のゲート回路数と、所定のユニット遅延回路
の固定遅延回路の初段のゲート回路から第４の固定遅延
回路の終段のゲート回路までのゲート回路数の合計は、
遅延時間をＴＡとするゲート回路で換算すれば、所定の
ユニット遅延回路の固定遅延回路の初段のゲート回路か
ら所定のユニット遅延回路の固定遅延回路のｎ−ｍ段目
のゲート回路までのゲート回路数と同数の２ｎ＋（ＴＬ
／ＴＡ）Ｌ−ｍとなり、しかも、終段のユニット遅延回
路の固定遅延回路の終段のゲート回路の出力端に得られ
る第３のクロックが初段のユニット遅延回路に入力され
る第４のクロック又はこの第４のクロックと所定の位相
差を有する第５のクロックに同期するように制御される
ので、クロック伝達回路から出力される第２のクロック
は、プロセス条件や温度変化や電源電圧の値に関わら
ず、所定のユニット遅延回路の次段のユニット遅延回路
の固定遅延回路の終段のゲート回路から出力されるクロ
ックと同相のクロックとなる。

【００２１】本発明中、第９の発明（請求項９記載の半
導体集積回路）は、第１、第２、第３、第４、第５、第
６、第７又は第８の発明において、可変遅延回路は、ソ
ースを電源線に接続した第１のｐチャネル絶縁ゲート型
電界効果トランジスタと、ソースを第１のｐチャネル絶
縁ゲート型電界効果トランジスタのドレインに接続した
第２のｐチャネル絶縁ゲート型電界効果トランジスタ
と、ドレインを第２のｐチャネル絶縁ゲート型電界効果
トランジスタのドレインに接続し、ゲートを第２のｐチ
ャネル絶縁ゲート型電界効果トランジスタのゲートに接
続した第１のｎチャネル絶縁ゲート型電界効果トランジ
スタと、ドレインを第１のｎチャネル絶縁ゲート型電界
効果トランジスタのソースに接続し、ソースを接地線に
接続した第２のｎチャネル絶縁ゲート型電界効果トラン
ジスタとを備え、第２のｐチャネル絶縁ゲート型電界効
果トランジスタのゲートと第１のｎチャネル絶縁ゲート
型電界効果トランジスタのゲートとの接続点をクロック
入力ノード、第２のｐチャネル絶縁ゲート型電界効果ト
ランジスタのドレインと第１のｎチャネル絶縁ゲート型
電界効果トランジスタのドレインとの接続点をクロック
出力ノードとされ、第１のｐチャネル絶縁ゲート型電界
効果トランジスタのゲートに第１の遅延時間制御電圧が
印加され、第２のｎチャネル絶縁ゲート型電界効果トラ
ンジスタのゲートに第２の遅延時間制御電圧が印加され
るゲート回路を縦列接続して構成されているというもの
である。

【００２２】本発明中、第１０の発明（請求項１０記載
の半導体集積回路）は、第１、第２、第３、第４、第
５、第６、第７又は第８の発明において、可変遅延回路
は、ソースを電源線に接続した第１のｐチャネル絶縁ゲ
ート型電界効果トランジスタと、ソースを第１のｐチャ
ネル絶縁ゲート型電界効果トランジスタのドレインに接
続した第２のｐチャネル絶縁ゲート型電界効果トランジ
スタと、ドレインを第２のｐチャネル絶縁ゲート型電界
効果トランジスタのドレインに接続した第１のｎチャネ
ル絶縁ゲート型電界効果トランジスタと、ドレインを第
１のｎチャネル絶縁ゲート型電界効果トランジスタのソ
ースに接続し、ゲートを第１のｐチャネル絶縁ゲート型
電界効果トランジスタのゲートに接続し、ソースを接地
線に接続した第２のｎチャネル絶縁ゲート型電界効果ト
ランジスタとを備え、第１のｐチャネル絶縁ゲート型電
界効果トランジスタのゲートと第２のｎチャネル絶縁ゲ
ート型電界効果トランジスタのゲートとの接続点をクロ
ック入力ノード、第２のｐチャネル絶縁ゲート型電界効
果トランジスタのドレインと第１のｎチャネル絶縁ゲー
ト型電界効果トランジスタのドレインとの接続点をクロ
ック出力ノードとされ、第２のｐチャネル絶縁ゲート型
電界効果トランジスタのゲートに第１の遅延時間制御電
圧が印加され、第１のｎチャネル絶縁ゲート型電界効果
トランジスタのゲートに第２の遅延時間制御電圧が印加
されるゲート回路を縦列接続して構成されているという
ものである。

【００２３】本発明中、第１１の発明（請求項１１記載
の半導体集積回路）は、第９又は第１０の発明におい
て、遅延制御回路は、スタータ回路と、一端を接地線に
接続し、他端に第１の遅延時間制御電圧を生成する第１
のキャパシタと、一端を電源線に接続し、他端に第２の
遅延時間制御電圧を生成する第２のキャパシタと、スタ
ータ回路に起動を制御され、遅延制御の基準となるクロ
ックと、遅延同期ループ回路を構成する遅延回路の出力
端から出力されるクロックとの位相差を比較して、第１
のキャパシタ及び前記第２のキャパシタの充放電を行う
位相比較器兼チャージポンプ回路とを備え、スタータ回
路にスタータ信号が入力されたときは、位相比較器兼チ
ャージポンプ回路は、所定のクロックサイクルが経過す
るまでは、第１のキャパシタ及び第２のキャパシタの充
電のみを行い、所定のクロックサイクルが経過した後
は、通常動作を行うように構成されているというもので
ある。

【００２４】本発明中、第１２の発明（請求項１２記載
の半導体集積回路）は、第１１の発明において、位相比
較器兼チャージポンプ回路は、直列接続されたプルアッ
プ素子をなす複数のｐチャネル絶縁ゲート型電界効果ト
ランジスタと、直列接続されたプルダウン素子をなす複
数のｎチャネル絶縁ゲート型電界効果トランジスタとを
備え、遅延同期ループ回路を構成する遅延回路に入力さ
れるクロックと、遅延同期ループ回路を構成する遅延回
路から出力されるクロックと、遅延同期ループ回路を構
成する遅延回路の所定のノードに出力されるクロックと
を処理した複数のクロックにより複数のｐチャネル絶縁
ゲート型電界効果トランジスタ及び複数のｎチャネル絶
縁ゲート型電界効果トランジスタのオン、オフを制御さ
れ、第１のキャパシタの充放電を行う第１の位相比較器
兼チャージポンプ回路と、直列接続されたプルアップ素
子をなす複数のｐチャネル絶縁ゲート型電界効果トラン
ジスタと、直列接続されたプルダウン素子をなす複数の
ｎチャネル絶縁ゲート型電界効果トランジスタとを備
え、遅延同期ループ回路を構成する遅延回路に入力され
るクロックと、遅延同期ループ回路を構成する遅延回路
から出力されるクロックと、遅延同期ループ回路を構成
する遅延回路の所定のノードに出力されるクロックとを
処理した複数のクロックにより複数のｐチャネル絶縁ゲ
ート型電界効果トランジスタ及び複数のｎチャネル絶縁
ゲート型電界効果トランジスタのオン、オフを制御さ
れ、第２のキャパシタの充放電を行う第２の位相比較器
兼チャージポンプ回路とを備えているというものであ
る。

【００２５】

【発明の実施の形態】以下、図１〜図３５を参照して、
本発明の第１実施形態〜第８実施形態について説明す
る。

【００２６】第１実施形態・・図１〜図４ 図１は本発明の第１実施形態の要部を示す回路図であ
る。図１中、１はメインクロックＭＣが入力されるメイ
ンクロック入力端子、２はメインクロックＭＣを１周期
遅延してなる、メインクロックＭＣと同相のクロックＱ
Ｃを必要とする回路である。

【００２７】また、３はクロックＱＣを必要とする回路
２に対してクロックＱＣを供給するクロック伝達回路で
あり、４−１、４−２、・・・、４−ｍは遅延時間をＴ
Ａとするゲート回路（例えば、ＣＭＯＳインバータ）で
ある。

【００２８】また、６はメインクロックＭＣを遅延させ
る可変遅延回路であり、この可変遅延回路６は、例え
ば、図２又は図３に示すように構成される。

【００２９】図２において、８は電源電圧ＶＣＣを供給
するＶＣＣ電源線、９−１、９−２、９−３、・・・９
−ＬはＣＭＯＳインバータであり、１０−１、１０−
２、１０−３、・・・１０−ＬはｐＭＯＳトランジス
タ、１１−１、１１−２、１１−３、・・・１１−Ｌは
ｎＭＯＳトランジスタである。

【００３０】また、１２−１、１２−２、１２−３、・
・・１２−Ｌはゲートに遅延時間制御電圧ＶＣが印加さ
れる可変抵抗素子として機能するｐＭＯＳトランジス
タ、１３−１、１３−２、１３−３、・・・１３−Ｌは
ゲートに遅延時間制御電圧ＶＣＺが印加される可変抵抗
素子として機能するｎＭＯＳトランジスタである。

【００３１】また、図３において、１５はＶＣＣ電源
線、１６−１、１６−２、１６−３、・・・１６−Ｌは
ＣＭＯＳインバータであり、１７−１、１７−２、１７
−３、・・・１７−ＬはｐＭＯＳトランジスタ、１８−
１、１８−２、１８−３、・・・１８−ＬはｎＭＯＳト
ランジスタである。

【００３２】また、１９はゲートに遅延時間制御電圧Ｖ
Ｃが印加される可変抵抗素子として機能するｐＭＯＳト
ランジスタ、２０はゲートに遅延時間制御電圧ＶＣＺが
印加される可変抵抗素子として機能するｎＭＯＳトラン
ジスタである。

【００３３】また、図１において、２２は可変遅延回路
６の出力Ｃ６を遅延させる固定遅延回路であり、２３−
１、２３−２、・・・２３−ｍ、２３−（ｍ＋１）、２
３−ｎは遅延時間をＴＡとするゲート回路である。

【００３４】また、２５はメインクロックＭＣの位相と
固定遅延回路２２の終段のゲート回路２３−１の出力Ｃ
２２Ａの位相とを比較し、可変遅延回路６に遅延時間制
御電圧ＶＣ、ＶＣＺを供給し、固定遅延回路２２の終段
のゲート回路２３−１から出力されるクロックＣ２２Ａ
の位相がメインクロックＭＣの位相に一致するように可
変遅延回路６を制御する位相比較器（ＰＣ）である。

【００３５】この例では、可変遅延回路６と、固定遅延
回路２２と、位相比較器２５とで、遅延同期ループ回路
（ＤＬＬ回路）が構成されている。

【００３６】また、固定遅延回路２２のｎ−ｍ段目のゲ
ート回路２３−（ｍ＋１）の出力端は、クロック伝達回
路３の初段のゲート回路４−ｍの入力端に接続され、固
定遅延回路２２のｎ−ｍ段目のゲート回路２３−（ｍ＋
１）から出力されるクロックＣ２２Ｂがクロック伝達回
路３の初段のゲート回路４−ｍに供給されるように構成
されている。

【００３７】図４は本発明の第１実施形態の動作を示す
波形図であり、図４（Ａ）はメインクロックＭＣ、図４
（Ｂ）は固定遅延回路２２の終段のゲート回路２３−１
から出力されるクロックＣ２２Ａ、図４（Ｃ）は固定遅
延回路２２のｎ−ｍ段目のゲート回路２３−（ｍ＋１）
から出力されるクロックＣ２２Ｂ、図４（Ｄ）はクロッ
ク伝達回路３から出力されるクロック出力ＱＣを示して
いる。

【００３８】即ち、本発明の第１実施形態においては、
固定遅延回路２２の終段のゲート回路２３−１から出力
されるクロックＣ２２Ａは、メインクロックＭＣと同相
となるように制御される。

【００３９】したがって、固定遅延回路２２のｎ−ｍ段
目のゲート回路２３−（ｍ＋１）から出力されるクロッ
クＣ２２Ｂは、固定遅延回路２２の終段のゲート回路２
３−１から出力されるクロックＣ２２Ａよりもゲート回
路２３−ｍ〜２３−１の合計遅延時間Ｔｍだけ位相の進
んだクロックとなる。

【００４０】ここに、クロック伝達回路３のゲート回路
４−ｍ〜４−１の段数はｍ段であり、固定遅延回路２２
のゲート回路２３−ｍ〜２３−１の段数もｍ段であるか
ら、固定遅延回路２２のｎ−ｍ段目のゲート回路２３−
（ｍ＋１）から出力されるクロックＣ２２Ｂは、クロッ
ク伝達回路３により時間Ｔｍの遅延を受け、クロック伝
達回路３から出力されるクロックＱＣはメインクロック
ＭＣと同相のクロックとなる。

【００４１】したがって、本発明の第１実施形態によれ
ば、メインクロックＭＣと同相のクロックＱＣを必要と
する回路２に対して、プロセス条件や温度変化や電源電
圧の値に関わらず、メインクロックＭＣを遅延してな
る、メインクロックＭＣと同相のクロックＱＣを供給す
ることができる。

【００４２】第２実施形態・・図５、図６ 図５は本発明の第２実施形態の要部を示す回路図であ
る。図５中、２７はメインクロックＭＣが入力されるメ
インクロック入力端子、２８はメインクロックＭＣを遅
延してなる、メインクロックＭＣに対して１８０°位相
の遅れたクロックＱＣ１及びメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して２７０°位相の
遅れたクロックＱＣ２を必要とする回路である。

【００４３】また、２９はクロックＱＣ１、ＱＣ２を必
要とする回路２８にクロックＱＣ１を供給するクロック
伝達回路であり、３０−１、３０−２、・・・３０−ｍ
１は遅延時間をＴＡとするゲート回路（例えば、ＣＭＯ
Ｓインバータ）である。

【００４４】また、３１はクロックＱＣ１、ＱＣ２を必
要とする回路２８にクロックＱＣ２を供給するクロック
伝達回路であり、３２−１、３２−２、・・・３２−ｍ
２は遅延時間をＴＡとするゲート回路（例えば、ＣＭＯ
Ｓインバータ）である。

【００４５】また、３４はメインクロックＭＣを遅延さ
せる、例えば、図２又は図３に示すように構成される可
変遅延回路である。

【００４６】また、３５は可変遅延回路３４から出力さ
れるクロックＣ３４を遅延させる固定遅延回路であり、
３６−１、３６−２、・・・３６−ｎは遅延時間をＴＡ
とするゲート回路（例えば、ＣＭＯＳインバータ）であ
る。

【００４７】また、３７は固定遅延回路３５から出力さ
れるクロックＣ３５を遅延させる、可変遅延回路３４と
同一の回路構成とされた可変遅延回路である。

【００４８】また、３８は可変遅延回路３７から出力さ
れるクロックＣ３７を遅延させる、固定遅延回路３５と
同一の回路構成とされた固定遅延回路であり、３９−
１、３９−２、・・・３９−ｍ１、３９−（ｍ１＋
１）、・・・３９−ｎは遅延時間をＴＡとするゲート回
路である。

【００４９】また、４０は固定遅延回路３８の終段のゲ
ート回路３９−１から出力されるクロックＣ３８Ａを遅
延させる、可変遅延回路３４と同一の回路構成とされた
可変遅延回路である。

【００５０】また、４１は可変遅延回路４０から出力さ
れるクロックＣ４０を遅延させる、固定遅延回路３５と
同一の回路構成とされた固定遅延回路であり、４２−
１、４２−２、・・・４２−ｍ２、４２−（ｍ２＋
１）、・・・４２−ｎは遅延時間をＴＡとするゲート回
路である。

【００５１】また、４３は固定遅延回路４１の終段のゲ
ート回路４２−１から出力されるクロックＣ４１Ａを遅
延させる、可変遅延回路３４と同一の回路構成とされた
可変遅延回路である。

【００５２】また、４４は可変遅延回路４３から出力さ
れるクロックＣ４３を遅延させる、固定遅延回路３５と
同一の回路構成とされた固定遅延回路であり、４５−
１、４５−２、・・・４５−ｎは遅延時間をＴＡとする
ゲート回路である。

【００５３】このように、本発明の第２実施形態におい
ては、可変遅延回路３４及び固定遅延回路３５からなる
ユニット遅延回路と、可変遅延回路３７及び固定遅延回
路３８からなるユニット遅延回路と、可変遅延回路４０
及び固定遅延回路４１からなるユニット遅延回路と、可
変遅延回路４３及び固定遅延回路４４からなるユニット
遅延回路とを縦列接続して、メインクロックＭＣを遅延
させる遅延回路が構成されている。

【００５４】また、４６はメインクロックＭＣの位相と
固定遅延回路４４の終段のゲート回路４５−１から出力
されるクロックＣ４４の位相とを比較し、可変遅延回路
３４、３７、４０、４３に対して遅延時間制御電圧Ｖ
Ｃ、ＶＣＺを供給して、固定遅延回路４４の終段のゲー
ト回路４５−１から出力されるクロックＣ４４の位相が
メインクロックＭＣの位相に一致するように可変遅延回
路３４、３７、４０、４３を制御する位相比較器（Ｐ
Ｃ）である。

【００５５】この例では、可変遅延回路３４と、固定遅
延回路３５と、可変遅延回路３７と、固定遅延回路３８
と、可変遅延回路４０と、固定遅延回路４１と、可変遅
延回路４３と、固定遅延回路４４と、位相比較器４６と
で、遅延同期ループ回路が構成されている。

【００５６】また、固定遅延回路３８のｎ−ｍ１段目の
ゲート回路３９−（ｍ１＋１）の出力端は、クロック伝
達回路２９の初段のゲート回路３０−ｍ１の入力端に接
続され、固定遅延回路３８のｎ−ｍ１段目のゲート回路
３９−（ｍ１＋１）から出力されるクロックＣ３８Ｂが
クロック伝達回路２９の初段のゲート回路３０−ｍ１に
供給されるように構成されている。

【００５７】また、固定遅延回路４１のｎ−ｍ２段目の
ゲート回路４２−（ｍ２＋１）の出力端は、クロック伝
達回路３１の初段のゲート回路３２−ｍ２の入力端に接
続され、固定遅延回路４１のｎ−ｍ２段目のゲート回路
４２−（ｍ２＋１）から出力されるクロックＣ４１Ｂが
クロック伝達回路３１の初段のゲート回路３２−ｍ２に
供給されるように構成されている。

【００５８】図６は本発明の第２実施形態の動作を示す
波形図であり、図６（Ａ）はメインクロックＭＣ、図６
（Ｂ）は固定遅延回路３５から出力されるクロックＣ３
５を示している。

【００５９】また、図６（Ｃ）は固定遅延回路３８の終
段のゲート回路３９−１から出力されるクロックＣ３８
Ａ、図６（Ｄ）は固定遅延回路３８のｎ−ｍ１段目のゲ
ート回路３９−（ｍ１＋１）から出力されるクロックＣ
３８Ｂ、図６（Ｅ）はクロック伝達回路２９から出力さ
れるクロック出力ＱＣ１を示している。

【００６０】また、図６（Ｆ）は固定遅延回路４１の終
段のゲート回路４２−１から出力されるクロックＣ４１
Ａ、図６（Ｇ）は固定遅延回路４１のｎ−ｍ２段目のゲ
ート回路４２−（ｍ２＋１）から出力されるクロックＣ
４１Ｂ、図６（Ｈ）はクロック伝達回路３１から出力さ
れるクロックＱＣ２、図６（Ｉ）は固定遅延回路４４か
ら出力されるクロックＣ４４を示している。

【００６１】本発明の第２実施形態においては、可変遅
延回路３４、３７、４０、４３はそれぞれ同一の回路構
成とされ、固定遅延回路３５、３８、４１、４４もそれ
ぞれ同一の回路構成とされている。

【００６２】したがって、固定遅延回路３５から出力さ
れるクロックＣ３５、固定遅延回路３８の終段のゲート
回路３９−１から出力されるクロックＣ３８Ａ及び固定
遅延回路４１の終段のゲート回路４２−１から出力され
るクロックＣ４１Ａは、それぞれ、メインクロックＭＣ
に対して９０°、１８０°、２７０°位相の遅れたクロ
ックとなり、固定遅延回路４４から出力されるクロック
Ｃ４４は、メインクロックＭＣと同相のクロックとなる
ように制御される。

【００６３】この結果、固定遅延回路３８のｎ−ｍ１段
目のゲート回路３９−（ｍ１＋１）から出力されるクロ
ックＣ３８Ｂは、固定遅延回路３８の終段のゲート回路
３９−１から出力されるクロックＣ３８Ａよりも、ゲー
ト回路３９−ｍ１〜３９−１の合計遅延時間Ｔｍ１だけ
位相の進んだクロックとなる。

【００６４】ここに、クロック伝達回路２９のゲート回
路３０−ｍ１〜３０−１の段数はｍ１段であり、固定遅
延回路３８のゲート回路３９−ｍ１〜３９−１の段数も
ｍ１段であるから、クロック伝達回路２９から出力され
るクロックＱＣ１は、メインクロックＭＣを遅延してな
る、メインクロックＭＣに対して１８０°位相の遅れた
クロックとなる。

【００６５】また、固定遅延回路４１のｎ−ｍ２段目の
ゲート回路４２−（ｍ２＋１）から出力されるクロック
Ｃ４１Ｂは、固定遅延回路４１の終段のゲート回路４２
−１から出力されるクロックＣ４１Ａよりも、ゲート回
路４２−ｍ２〜４２−１の合計遅延時間Ｔｍ２だけ位相
の進んだクロックとなる。

【００６６】ここに、クロック伝達回路３１のゲート回
路３２−ｍ２〜３２−１の段数はｍ２段であり、固定遅
延回路４１のゲート回路４２−ｍ２〜４２−１の段数も
ｍ２段であるから、クロック伝達回路３１から出力され
るクロックＱＣ２は、メインクロックＭＣを遅延してな
る、メインクロックＭＣに対して２７０°位相の遅れた
クロックとなる。

【００６７】したがって、本発明の第２実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路２８に対して、プロセス条件や温度変化や
電源電圧の値に関わらず、メインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して１８０°位相の遅
れたクロックＱＣ１及びメインクロックＭＣを遅延して
なる、メインクロックＭＣに対して２７０°位相の遅れ
たクロックＱＣ２を供給することができる。

【００６８】第３実施形態・・図７、図８ 図７は本発明の第３実施形態の要部を示す回路図であ
る。図７中、４８はメインクロックＭＣが入力されるメ
インクロック入力端子、４９はメインクロックＭＣを遅
延してなる、メインクロックＭＣに対して１８０°位相
の遅れたクロックＱＣ１及びメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して２７０°位相の
遅れたクロックＱＣ２を必要とする回路である。

【００６９】また、５０はクロックＱＣ１、ＱＣ２を必
要とする回路４９にクロックＱＣ１を供給するクロック
伝達回路であり、５１−１、５１−２、・・・５１−ｍ
１は遅延時間をＴＡとするゲート回路である。

【００７０】また、５２はクロックＱＣ１、ＱＣ２を必
要とする回路４９にクロックＱＣ２を供給するクロック
伝達回路であり、５３−１、５３−２、・・・５３−ｍ
２は遅延時間をＴＡとするゲート回路である。

【００７１】また、５５はメインクロックＭＣを遅延さ
せる、例えば、遅延時間をＴＬとするゲート回路をＬ段
接続してなる、例えば、図２又は図３に示すように構成
される可変遅延回路である。

【００７２】また、５６は可変遅延回路５５から出力さ
れるクロックＣ５５を遅延させる固定遅延回路であり、
５７−１、５７−２、・・・５７−ｐ１、５７−（ｐ１
＋１）、・・・５７−ｎは遅延時間をＴＡとするゲート
回路（例えば、ＣＭＯＳインバータ）である。

【００７３】また、５８は固定遅延回路５６の終段のゲ
ート回路５７−１から出力されるクロックＣ５６Ａを遅
延させる、可変遅延回路５５と同一の回路構成とされた
可変遅延回路である。

【００７４】また、５９は可変遅延回路５８から出力さ
れるクロックＣ５８を遅延させる、固定遅延回路５６と
同一の回路構成とされた固定遅延回路であり、６０−
１、６０−２、・・・６０−ｐ２、６０−（ｐ２＋
１）、・・・６０−ｎは遅延時間をＴＡとするゲート回
路である。

【００７５】また、６１は固定遅延回路５９の終段のゲ
ート回路６０−１から出力されるクロックＣ５９Ａを遅
延させる、可変遅延回路５５と同一の回路構成とされた
可変遅延回路である。

【００７６】また、６２は可変遅延回路６１から出力さ
れるクロックＣ６１を遅延させる、固定遅延回路５６と
同一の回路構成とされた固定遅延回路であり、６３−
１、６３−２、・・・６３−ｎは遅延時間をＴＡとする
ゲート回路である。

【００７７】また、６４は固定遅延回路６２から出力さ
れるクロックＣ６２を遅延させる、可変遅延回路５５と
同一の回路構成とされた可変遅延回路である。

【００７８】また、６５は可変遅延回路６４から出力さ
れるクロックＣ６４を遅延させる、固定遅延回路５６と
同一の回路構成とされた固定遅延回路であり、６６−
１、６６−２、・・・６６−ｎは遅延時間をＴＡとする
ゲート回路である。

【００７９】このように、本発明の第３実施形態におい
ては、可変遅延回路５５及び固定遅延回路５６からなる
ユニット遅延回路と、可変遅延回路５８及び固定遅延回
路５９からなるユニット遅延回路と、可変遅延回路６１
及び固定遅延回路６２からなるユニット遅延回路と、可
変遅延回路６４及び固定遅延回路６５からなるユニット
遅延回路とを縦列接続して、メインクロックＭＣを遅延
させる遅延回路が構成されている。

【００８０】また、６７はメインクロックＭＣの位相と
固定遅延回路６５の出力Ｃ６５の位相とを比較し、可変
遅延回路５５、５８、６１、６４に対して遅延時間制御
電圧ＶＣ、ＶＣＺを供給して、固定遅延回路６５の出力
Ｃ６５の位相がメインクロックＭＣの位相に一致するよ
うに可変遅延回路５５、５８、６１、６４を制御する位
相比較器（ＰＣ）である。

【００８１】この例では、可変遅延回路５５と、固定遅
延回路５６と、可変遅延回路５８と、固定遅延回路５９
と、可変遅延回路６１と、固定遅延回路６２と、可変遅
延回路６４と、固定遅延回路６５と、位相比較器６７と
で、遅延同期ループ回路が構成されている。

【００８２】また、６８は固定遅延回路であり、６９−
１、６９−２、・・・６９−ｋ１は遅延時間をＴＡとす
るゲート回路（例えば、ＣＭＯＳインバータ）である。
但し、ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ１であ
る。

【００８３】また、７０は固定遅延回路であり、７１−
１、７２−２、・・・７３−ｋ２は遅延時間をＴＡとす
るゲート回路（例えば、ＣＭＯＳインバータ）である。
但し、ｋ２は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ２であ
る。

【００８４】図８は本発明の第３実施形態の動作を示す
波形図であり、図８（Ａ）はメインクロックＭＣ、図８
（Ｂ）は固定遅延回路５６の終段のゲート回路５７−１
から出力されるクロックＣ５６Ａ、図８（Ｃ）は固定遅
延回路５６のｎ−ｐ１段目のゲート回路５７−（ｐ１＋
１）から出力されるクロックＣ５６Ｂ、図８（Ｄ）は固
定遅延回路６８から出力されるクロックＣ６８、図８
（Ｅ）はクロック伝達回路５０から出力されるクロック
ＱＣ１を示している。

【００８５】また、図８（Ｆ）は固定遅延回路５９の終
段のゲート回路６０−１から出力されるクロックＣ５９
Ａ、図８（Ｇ）は固定遅延回路５９のｎ−ｐ２段目のゲ
ート回路６０−（ｐ２＋１）から出力されるクロックＣ
５９Ｂ、図８（Ｈ）は固定遅延回路７０から出力される
クロックＣ７０、図８（Ｉ）はクロック伝達回路５２か
ら出力されるクロックＱＣ２、図８（Ｊ）は固定遅延回
路６２から出力されるクロックＣ６２、図８（Ｋ）は固
定遅延回路６５から出力されるクロックＣ６５を示して
いる。

【００８６】本発明の第３実施形態においては、可変遅
延回路５５、５８、６１、６４はそれぞれ同一の回路構
成とされ、固定遅延回路５６、５９、６２、６５もそれ
ぞれ同一の回路構成とされている。

【００８７】したがって、、固定遅延回路５６の終段の
ゲート回路５７−１から出力されるクロックＣ５６Ａ、
固定遅延回路５９の終段のゲート回路６０−１から出力
されるクロックＣ５９Ａ、固定遅延回路６２から出力さ
れるクロックＣ６２は、それぞれ、メインクロックＭＣ
に対して９０°、１８０°、２７０°位相の遅れたクロ
ックとなり、固定遅延回路６５から出力されるクロック
Ｃ６５は、メインクロックＭＣと同相のクロックとなる
ように制御される。

【００８８】ここに、固定遅延回路６８のゲート回路数
ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ１とされてい
るので、固定遅延回路６８から出力されるクロックＣ６
８は、固定遅延回路５９の終段のゲート回路６０−１か
ら出力されるクロックＣ５９Ａよりもゲート回路６０−
ｍ１〜６８−１の合計遅延時間Ｔｍ１だけ位相の進んだ
クロックとなり、クロック伝達回路５０から出力される
クロックＱＣ１はメインクロックＭＣ対して１８０°だ
け位相の遅れたクロックとなる。

【００８９】また、固定遅延回路７０のゲート回路数ｋ
２は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ２とされている
ので、固定遅延回路７０から出力されるクロックＣ７０
は、固定遅延回路６２から出力されるクロックＣ６２よ
りも、ゲート回路６０−ｍ２〜６８−１の合計遅延時間
Ｔｍ２だけ位相の進んだクロックとなり、クロック伝達
回路５２から出力されるクロックＱＣ２はメインクロッ
クＭＣに対して２７０°位相の遅れたクロックとなる。

【００９０】したがって、本発明の第３実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路４９に対して、プロセス条件や温度変化や
電源電圧の値に関わらず、メインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して１８０°位相の遅
れたクロックＱＣ１及びメインクロックＭＣを遅延して
なる、メインクロックＭＣに対して２７０°位相の遅れ
たクロックＱＣ２を供給することができる。

【００９１】第４実施形態・・図９、図１０ 図９は本発明の第４実施形態の要部を示す回路図であ
る。図９中、７３はメインクロックＭＣが入力されるメ
インクロック入力端子、７４はメインクロックＭＣを遅
延してなる、メインクロックＭＣに対して１８０°位相
の遅れたクロックＱＣ１及びメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して２７０°位相の
遅れたクロックＱＣ２を必要とする回路である。

【００９２】また、７５はクロックＱＣ１、ＱＣ２を必
要とする回路７４にクロックＱＣ１を供給するクロック
伝達回路であり、７６−１、７６−２、・・・７６−ｍ
１は遅延時間をＴＡとするゲート回路（例えば、ＣＭＯ
Ｓインバータ）である。

【００９３】また、７７はクロックＱＣ１、ＱＣ２を必
要とする回路７４にクロックＱＣ２を供給するクロック
伝達回路であり、７８−１、７８−２、・・・７８−ｍ
２は遅延時間をＴＡとするゲート回路（例えば、ＣＭＯ
Ｓインバータ）である。

【００９４】また、８０はメインクロックＭＣを遅延さ
せる固定遅延回路であり、８１−１、８１−２、・・・
８１−ｋ１は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【００９５】また、８２は固定遅延回路８０から出力さ
れるクロックＣ８０を遅延させる、遅延時間をＴＬとす
るゲート回路をＬ段接続してなる、例えば、図２又は図
３に示すように構成される可変遅延回路である。

【００９６】また、８３は可変遅延回路８２から出力さ
れるクロックＣ８２を遅延させる固定遅延回路であり、
８４−１、８４−２、・・・８４−ｐ１、８４−（ｐ１
＋１）、・・・８４−ｎは遅延時間をＴＡとするゲート
回路（例えば、ＣＭＯＳインバータ）である。

【００９７】また、８５は固定遅延回路８３から出力さ
れるクロックＣ８３Ａを遅延させる、可変遅延回路８２
と同一の回路構成とされた可変遅延回路である。

【００９８】また、８６は可変遅延回路８５から出力さ
れるクロックＣ８５を遅延させる、固定遅延回路８３と
同一の回路構成とされた固定遅延回路であり、８７−
１、８７−２、・・・８７−ｐ２、８７−（ｐ２＋
１）、・・・８７−ｎは遅延時間をＴＡとするゲート回
路である。

【００９９】また、８８は固定遅延回路８６から出力さ
れるクロックＣ８６Ａを遅延させる、可変遅延回路８２
と同一の回路構成とされた可変遅延回路である。

【０１００】また、８９は可変遅延回路８８から出力さ
れるクロックＣ８８を遅延させる、固定遅延回路８３と
同一の回路構成とされた固定遅延回路であり、９０−
１、９０−２、・・・９０−ｎは遅延時間をＴＡとする
ゲート回路である。

【０１０１】また、９１は固定遅延回路８９から出力さ
れるクロックＣ８９を遅延させる、可変遅延回路８２と
同一の回路構成とされた可変遅延回路である。

【０１０２】また、９２は可変遅延回路９１から出力さ
れるクロックＣ９１を遅延させる、固定遅延回路８３と
同一の回路構成とされた固定遅延回路であり、９３−
１、９３−２、・・・９３−ｎは遅延時間をＴＡとする
ゲート回路である。

【０１０３】このように、本発明の第４実施形態におい
ては、固定遅延回路８０と、可変遅延回路８２及び固定
遅延回路８３からなるユニット遅延回路と、可変遅延回
路８５及び固定遅延回路８６からなるユニット遅延回路
と、可変遅延回路８８及び固定遅延回路８９からなるユ
ニット遅延回路と、可変遅延回路９１及び固定遅延回路
９２からなるユニット遅延回路とで、メインクロックＭ
Ｃを遅延する遅延回路が構成されている。

【０１０４】また、９４は固定遅延回路８０から出力さ
れるクロックＣ８０の位相と固定遅延回路９２から出力
されるクロックＣ９２の位相とを比較し、可変遅延回路
８２、８５、８８、９１に遅延時間制御電圧ＶＣ、ＶＣ
Ｚを供給して、固定遅延回路９２から出力されるクロッ
クＣ９２の位相が固定遅延回路８０から出力されるクロ
ックＣ８０の位相に一致するように可変遅延回路８２、
８５、８８、９１を制御する位相比較器（ＰＣ）であ
る。

【０１０５】この例では、可変遅延回路８２と、固定遅
延回路８３と、可変遅延回路８５と、固定遅延回路８６
と、可変遅延回路８８と、固定遅延回路８９と、可変遅
延回路９１と、固定遅延回路９２と、位相比較器９４と
で、遅延同期ループ回路が構成されている。

【０１０６】また、９５は固定遅延回路８６のｎ−ｐ２
段目のゲート回路８７−（ｐ２＋１）から出力されるク
ロックＣ８６Ｂを遅延する固定遅延回路であり、９６−
１、９６−２、・・・９６−（ｋ２−ｋ１）は遅延時間
をＴＡとするゲート回路（例えば、ＣＭＯＳインバー
タ）である。なお、ｋ１は（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１
−ｍ１であり、ｋ２は（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ
２である。

【０１０７】ここに、固定遅延回路８３のｎ−ｐ１段目
のゲート回路８４−（ｐ１＋１）の出力端は、クロック
伝達回路７５の初段のゲート回路７６−ｍ１の入力端に
接続されている。

【０１０８】また、固定遅延回路８６のｎ−ｐ２段目の
ゲート回路８７−（ｐ２＋１）の出力端は、固定遅延回
路９５の初段のゲート回路９６−（ｋ２−ｋ１）の入力
端に接続され、固定遅延回路９５の終段のゲート回路９
６−１の出力端は、クロック伝達回路７７の初段のゲー
ト回路７８−ｍ２の入力端に接続されている。

【０１０９】図１０は本発明の第４実施形態の動作を示
す波形図であり、図１０（Ａ）はメインクロックＭＣ、
図１０（Ｂ）は固定遅延回路８０から出力されるクロッ
クＣ８０を示している。

【０１１０】また、図１０（Ｃ）は固定遅延回路８３の
終段のゲート回路８４−１から出力されるクロックＣ８
３Ａ、図１０（Ｄ）は固定遅延回路８３のｎ−ｐ１段目
のゲート回路８４−（ｐ１＋１）から出力されるクロッ
クＣ８３Ｂ、図１０（Ｅ）はクロック伝達回路７５から
出力されるクロック出力ＱＣ１を示している。

【０１１１】また、図１０（Ｆ）は固定遅延回路８６の
終段のゲート回路８７−１から出力されるクロックＣ８
６Ａ、図１０（Ｇ）は固定遅延回路８６のｎ−ｐ２段目
のゲート回路８７−（ｐ２＋１）から出力されるクロッ
クＣ８６Ｂ、図１０（Ｈ）は固定遅延回路９５から出力
されるクロックＣ９５、図１０（Ｉ）はクロック伝達回
路７７から出力されるクロックＱＣ２を示している。

【０１１２】また、図１０（Ｊ）は固定遅延回路８９か
ら出力されるクロックＣ８９、図１０（Ｋ）は固定遅延
回路９２から出力されるクロックＣ９２を示している。

【０１１３】本発明の第４実施形態においては、可変遅
延回路８２、８５、８８、９１はそれぞれ同一の回路構
成とされ、固定遅延回路８３、８６、８９、９２もそれ
ぞれ同一の回路構成とされている。

【０１１４】したがって、固定遅延回路８３のゲート回
路８４−１から出力されるクロックＣ８３Ａ、固定遅延
回路８６のゲート回路８７−１から出力されるクロック
Ｃ８６Ａ、固定遅延回路８９から出力されるクロックＣ
８９は、それぞれ、固定遅延回路８０から出力されるク
ロックＣ８０に対して９０°、１８０°、２７０°位相
の遅れたクロックとなり、固定遅延回路９２から出力さ
れるクロックＣ９２は、固定遅延回路８０から出力され
るクロックＣ８０に対して同相のクロックとなるように
制御される。

【０１１５】ここに、固定遅延回路８０のゲート回路数
ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ１とされてい
るので、固定遅延回路８３のｎ−ｐ１段目のゲート回路
８４−（ｐ１＋１）から出力されるクロックＣ８３Ｂ
は、固定遅延回路８６の終段のゲート回路８７−１から
出力されるクロックＣ８６Ａよりも、クロック伝達回路
７５の遅延時間Ｔｍ１だけ位相の進んだクロックとな
り、クロック伝達回路７５から出力されるクロックＱＣ
１はメインクロックＭＣ対して１８０°だけ位相の遅れ
たクロックとなる。

【０１１６】また、固定遅延回路９５のゲート回路数ｋ
２−ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ２−ｋ１
とされているので、固定遅延回路９５から出力されるク
ロックＣ９５は、固定遅延回路８０の遅延時間Ｔｋ１
と、クロック伝達回路７７の遅延時間Ｔｍ２とを合計し
た遅延時間Ｔｋ１＋Ｔｍ２だけ位相の進んだクロックと
なり、クロック伝達回路７７から出力されるクロックＱ
Ｃ２はメインクロックＭＣに対して２７０°位相の遅れ
たクロックとなる。

【０１１７】したがって、本発明の第４実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路７４に対して、プロセス条件や温度変化や
電源電圧の値に関わらず、メインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して１８０°位相の遅
れたクロックＱＣ１及びメインクロックＭＣを遅延して
なる、メインクロックＭＣに対して２７０°位相の遅れ
たクロックＱＣ２を供給することができる。

【０１１８】第５実施形態・・図１１、図１２ 図１１は本発明の第５実施形態の要部を示す回路図であ
る。図１１中、９８はメインクロックＭＣが入力される
メインクロック入力端子、９９はメインクロックＭＣを
遅延してなる、メインクロックＭＣに対して２７０°位
相の遅れたクロックＭＣＡが入力されるクロック入力端
子。

【０１１９】また、１００はメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を必要とする回路である。

【０１２０】また、１０１はクロックＱＣ１、ＱＣ２を
必要とする回路１００にクロックＱＣ１を供給するクロ
ック伝達回路であり、１０２−１、１０２−２、・・・
１０２−ｍ１は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１２１】また、１０３はクロックＱＣ１、ＱＣ２を
必要とする回路１００にクロックＱＣ２を供給するクロ
ック伝達回路であり、１０４−１、１０４−２、・・・
１０４−ｍ２は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１２２】また、１０６はメインクロックＭＣを遅延
させる、遅延時間をＴＬとするゲート回路をＬ段接続し
てなる、例えば、図２又は図３に示すように構成される
可変遅延回路である。

【０１２３】また、１０７は可変遅延回路１０６から出
力されるクロックＣ１０６を遅延させる固定遅延回路で
あり、１０８−１、１０８−２、・・・１０８−ｎは遅
延時間をＴＡとするゲート回路（例えば、ＣＭＯＳイン
バータ）である。

【０１２４】また、１０９は固定遅延回路１０７から出
力されるクロックＣ１０７を遅延させる、可変遅延回路
１０６と同一の回路構成とされた可変遅延回路である。

【０１２５】また、１１０は可変遅延回路１０９から出
力されるクロックＣ１０９を遅延させる、固定遅延回路
１０７と同一回路構成とされた固定遅延回路であり、１
１１−１、１１１−２、・・・１１１−ｍ１、１１１−
（ｍ１＋１）、・・・１１１−ｎは遅延時間をＴＡとす
るゲート回路である。

【０１２６】また、１１２は固定遅延回路１１０の終段
のゲート回路１１１−１から出力されるクロックＣ１１
０Ａを遅延させる、可変遅延回路１０６と同一の回路構
成とされた可変遅延回路である。

【０１２７】また、１１３は可変遅延回路１１２から出
力されるクロックＣ１１２を遅延させる、固定遅延回路
１０７と同一の回路構成とされた固定遅延回路であり、
１１４−１、１１４−２、・・・１１４−ｍ２、１１４
−（ｍ２＋１）、・・・１１４−ｎは遅延時間をＴＡと
するゲート回路である。

【０１２８】このように、本発明の第５実施形態におい
ては、可変遅延回路１０６及び固定遅延回路１０７から
なるユニット遅延回路と、可変遅延回路１０９及び固定
遅延回路１１０からなるユニット遅延回路と、可変遅延
回路１１２及び固定遅延回路１１３からなるユニット遅
延回路とで、メインクロックＭＣを遅延する遅延回路が
構成されている。

【０１２９】また、１１５はクロックＭＣＡの位相と固
定遅延回路１１３の終段のゲート回路１１４−１から出
力されるクロックＣ１１３Ａの位相とを比較し、可変遅
延回路１０６、１０９、１１２に対して遅延時間制御電
圧ＶＣ、ＶＣＺを供給し、固定遅延回路１１３の終段の
ゲート回路１１４−１から出力されるクロックＣ１１３
Ａの位相がクロックＭＣＡの位相に一致するように可変
遅延回路１０６、１０９、１１２の遅延時間を制御する
位相比較器（ＰＣ）である。

【０１３０】この例では、可変遅延回路１０６と、固定
遅延回路１０７と、可変遅延回路１０９と、固定遅延回
路１１０と、可変遅延回路１１２と、固定遅延回路１１
３と、位相比較器１１５とで、遅延同期ループ回路が構
成されている。

【０１３１】また、固定遅延回路１１０のｎ−ｍ１段目
のゲート回路１１１−（ｍ１＋１）の出力端は、クロッ
ク伝達回路１０１の初段のゲート回路１０２−ｍ１の入
力端に接続され、固定遅延回路１１０のｎ−ｍ１段目の
ゲート回路１１１−（ｍ１＋１）から出力されるクロッ
クＣ１１０Ｂがクロック伝達回路１０１のゲート回路１
０２−ｍ１に供給されるように構成されている。

【０１３２】また、固定遅延回路１１３のｎ−ｍ２段目
のゲート回路１１４−（ｍ２＋１）の出力端は、クロッ
ク伝達回路１０３の初段のゲート回路１０４−ｍ２の入
力端に接続され、固定遅延回路１１３のｎ−ｍ２段目の
ゲート回路１１４−（ｍ２＋１）から出力されるクロッ
クＣ１１３Ｂがクロック伝達回路１０３のゲート回路１
０４−ｍ２に供給されるように構成されている。

【０１３３】図１２は本発明の第５実施形態の動作を示
す波形図であり、図１２（Ａ）はメインクロックＭＣ、
図１２（Ｂ）はクロックＭＣＡ、図１２（Ｃ）は固定遅
延回路１０７から出力されるクロックＣ１０７を示して
いる。

【０１３４】また、図１２（Ｄ）は固定遅延回路１１０
の終段のゲート回路１１１−１から出力されるクロック
Ｃ１１０Ａ、図１２（Ｅ）は固定遅延回路１１０のｎ−
ｍ１段目のゲート回路１１１−（ｍ１＋１）から出力さ
れるクロックＣ１１０Ｂ、図１２（Ｆ）はクロック伝達
回路１０１から出力されるクロックＱＣ１を示してい
る。

【０１３５】また、図１２（Ｇ）は固定遅延回路１１３
の終段のゲート回路１１４−１から出力されるクロック
Ｃ１１３Ａ、図１２（Ｈ）は固定遅延回路１１３のｎ−
ｍ２段目のゲート回路１１４−（ｍ２＋１）から出力さ
れるクロックＣ１１３Ｂ、図１２（Ｉ）はクロック伝達
回路１０３から出力されるクロックＱＣ２を示してい
る。

【０１３６】本発明の第５実施形態においては、可変遅
延回路１０６、１０９、１１２はそれぞれ同一の回路構
成とされ、固定遅延回路１０７、１１０、１１２もそれ
ぞれ同一の回路構成とされている。

【０１３７】したがって、固定遅延回路１０７から出力
されるクロックＣ１０７、固定遅延回路１１０の終段の
ゲート回路１１１−１から出力されるクロックＣ１１０
Ａ、固定遅延回路１１３の終段のゲート回路１１４−１
から出力されるクロックＣ１１３Ａは、それぞれ、メイ
ンクロックＭＣに対して９０°、１８０°、２７０°位
相の遅れたクロックとなるように制御される。

【０１３８】この結果、固定遅延回路１１０のｎ−ｍ１
段目のゲート回路１１１−（ｍ１＋１）から出力される
クロックＣ１１０Ｂは、固定遅延回路１１０の終段のゲ
ート回路１１１−１から出力されるクロックＣ１１０Ａ
よりもゲート回路１１１−ｍ１〜１１１−１の合計遅延
時間Ｔｍ１だけ位相の進んだクロックとなる。

【０１３９】ここに、クロック伝達回路１０１のゲート
回路１０２−ｍ１〜１０２−１の段数はｍ１段であり、
固定遅延回路１１０のゲート回路１１１−ｍ１〜１１１
−１の段数もｍ１段であるから、クロック伝達回路１０
１から出力されるクロックＱＣ１はメインクロックＭＣ
対して１８０°位相の遅れたクロックとなる。

【０１４０】また、固定遅延回路１１３のｎ−ｍ２段目
のゲート回路１１４−（ｍ２＋１）から出力されるクロ
ックＣ１１３Ｂは、固定遅延回路１１３の終段のゲート
回路１１４−１から出力されるクロックＣ１１３Ａより
もゲート回路１１４−ｍ２〜１１４−１の合計遅延時間
Ｔｍ２だけ位相の進んだクロックとなる。

【０１４１】ここに、クロック伝達回路１０３のゲート
回路１０４−ｍ２〜１０４−１の段数はｍ２段であり、
固定遅延回路１１３のゲート回路１１４−ｍ２〜１１４
−１の段数もｍ２段であるから、クロック伝達回路１０
３から出力されるクロックＱＣ２はメインクロックＭＣ
に対して２７０°位相の遅れたクロックとなる。

【０１４２】したがって、本発明の第５実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路１００に対して、プロセス条件や温度変化
や電源電圧の値に関わらず、メインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を供給することができる。

【０１４３】第６実施形態・・図１３、図１４ 図１３は本発明の第６実施形態の要部を示す回路図であ
る。図１３中、１１７はメインクロックＭＣが入力され
るメインクロック入力端子、１１８はメインクロックＭ
Ｃを遅延してなる、メインクロックＭＣに対して２７０
°位相の遅れたクロックＭＣＡが入力されるクロック入
力端子である。

【０１４４】また、１１９はメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を必要とする回路である。

【０１４５】また、１２０はクロックＱＣ１、ＱＣ２を
必要とする回路１１９にクロックＱＣ１を供給するクロ
ック伝達回路であり、１２１−１、１２１−２、・・・
１２１−ｍ１は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１４６】また、１２２はクロックＱＣ１、ＱＣ２を
必要とする回路１１９にクロックＱＣ２を供給するクロ
ック伝達回路であり、１２３−１、１２３−２、・・・
１２３−ｍ２は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１４７】また、１２５はメインクロックＭＣを遅延
させる、遅延時間をＴＬとするゲート回路をＬ段接続し
てなる、例えば、図２又は図３に示すように構成される
可変遅延回路である。

【０１４８】また、１２６は可変遅延回路１２５から出
力されるクロックＣ１２５を遅延させる固定遅延回路で
あり、１２７−１、１２７−２、・・・１２７−ｐ１、
１２７−（ｐ１＋１）、・・・１２７−ｎは遅延時間を
ＴＡとするゲート回路（例えば、ＣＭＯＳインバータ）
である。

【０１４９】また、１２８は固定遅延回路１２６の終段
のゲート回路１２７−１から出力されるクロックＣ１２
６Ａを遅延させる、可変遅延回路１２５と同一の回路構
成とされた可変遅延回路である。

【０１５０】また、１２９は可変遅延回路１２８から出
力されるクロックＣ１２８を遅延させる、固定遅延回路
１２６と同一の回路構成とされた固定遅延回路であり、
１３０−１、１３０−２、・・・１３０−ｐ２、１３０
−（ｐ２＋１）、・・・１３０−ｎは遅延時間をＴＡと
するゲート回路である。

【０１５１】また、１３１は固定遅延回路１２９の終段
のゲート回路１３０−１から出力されるクロックＣ１２
９Ａを遅延させる、可変遅延回路１２５と同一の回路構
成とされた可変遅延回路である。

【０１５２】また、１３２は可変遅延回路１３１から出
力されるクロックＣ１３１を遅延させる、固定遅延回路
１２６と同一の回路構成とされた固定遅延回路であり、
１３３−１、１３３−２、・・・１３３−ｎは遅延時間
をＴＡとするゲート回路である。

【０１５３】このように、本発明の第６実施形態におい
ては、可変遅延回路１２５及び固定遅延回路１２６から
なるユニット遅延回路と、可変遅延回路１２８及び固定
遅延回路１２９からなるユニット遅延回路と、可変遅延
回路１３１及び固定遅延回路１３２からなるユニット遅
延回路とで、メインクロックＭＣを遅延する遅延回路が
構成されている。

【０１５４】また、１３４はクロックＭＣＡの位相と固
定遅延回路１３２から出力されるクロックＣ１３２の位
相とを比較し、可変遅延回路１２５、１２８、１３１に
遅延時間制御電圧ＶＣ、ＶＣＺを供給して、固定遅延回
路１３２から出力されるクロックＣ１３２の位相がクロ
ックＭＣＡの位相に一致するように可変遅延回路１２
５、１２８、１３１を制御する位相比較器（ＰＣ）であ
る。

【０１５５】この例では、可変遅延回路１２５と、固定
遅延回路１２６と、可変遅延回路１２８と、固定遅延回
路１２９と、可変遅延回路１３１と、固定遅延回路１３
２と、位相比較器１３４とで、遅延同期ループ回路が構
成されている。

【０１５６】また、１３５は固定遅延回路１２６のゲー
ト回路１２７−（ｐ１＋１）の出力Ｃ１２６Ｂを遅延さ
せる固定遅延回路であり、１３６−１、１３６−２、・
・・１３６−ｋ１は遅延時間をＴＡとするゲート回路で
ある。但し、ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ
１である。

【０１５７】また、１３７は固定遅延回路１２９のゲー
ト回路１３０−（ｐ２＋１）の出力Ｃ１２９Ｂを遅延さ
せる固定遅延回路であり、１３８−１、１３８−２、・
・・１３８−ｋ２は遅延時間をＴＡとするゲート回路で
ある。但し、ｋ２は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ
２である。

【０１５８】また、固定遅延回路１２６のｎ−ｐ１段目
のゲート回路１２７−（ｐ１＋１）の出力端は固定遅延
回路１３５の初段のゲート回路１３６−ｋ１の入力端に
接続され、固定遅延回路１３５の終段のゲート回路１３
６−１の出力端はクロック伝達回路１２０の初段のゲー
ト回路１２１−ｍ１の入力端に接続されている。

【０１５９】また、固定遅延回路１２９のｎ−ｐ２段目
のゲート回路１３０−（ｐ２＋１）の出力端は固定遅延
回路１３７の初段のゲート回路１３８−ｋ２の入力端に
接続され、固定遅延回路１３７の終段のゲート回路１３
８−１の出力端はクロック伝達回路１２２の初段のゲー
ト回路１２３−ｍ２の入力端に接続されている。

【０１６０】図１４は本発明の第６実施形態の動作を示
す波形図であり、図１４（Ａ）はメインクロックＭＣ、
図１４（Ｂ）はクロックＭＣＡを示している。

【０１６１】また、図１４（Ｃ）は固定遅延回路１２６
の終段のゲート回路１２７−１から出力されるクロック
Ｃ１２６Ａ、図１４（Ｄ）は固定遅延回路１２６のｎ−
ｐ１段目のゲート回路１２７−（ｐ１＋１）から出力さ
れるクロックＣ１２６Ｂ、図１４（Ｅ）は固定遅延回路
１３５から出力されるクロックＣ１３５、図１４（Ｆ）
はクロック伝達回路１２０から出力されるクロックＱＣ
１を示している。

【０１６２】また、図１４（Ｇ）は固定遅延回路１２９
の終段のゲート回路１３０−１から出力されるクロック
Ｃ１２９Ａ、図１４（Ｈ）は固定遅延回路１２９のｎ−
ｐ２段目のゲート回路１３０−（ｐ２＋１）から出力さ
れるクロックＣ１２９Ｂ、図１４（Ｉ）は固定遅延回路
１３７から出力されるクロックＣ１３７、図１４（Ｊ）
はクロック伝達回路１２２から出力されるクロックＱＣ
２、図１４（Ｋ）は固定遅延回路１３２から出力される
クロックＣ１３２を示している。

【０１６３】本発明の第６実施形態においては、可変遅
延回路１２５、１２８、１３１はそれぞれ同一の回路構
成とされ、固定遅延回路１２６、１２９、１３２もそれ
ぞれ同一の回路構成とされている。

【０１６４】したがって、固定遅延回路１２６の終段の
ゲート回路１２７−１から出力されるクロックＣ１２６
Ａ、固定遅延回路１２９の終段のゲート回路１３０−１
から出力されるクロックＣ１２９Ａ、固定遅延回路１３
２から出力されるクロックＣ１３２は、それぞれ、メイ
ンクロックＭＣに対して９０°、１８０°、２７０°だ
け遅れたクロックとなるように制御される。

【０１６５】ここに、固定遅延回路１３５のゲート回路
数ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ１とされて
いるので、固定遅延回路１３５から出力されるクロック
Ｃ１３５は、固定遅延回路１２９の終段のゲート回路１
３０−１から出力されるクロックＣ１２９Ａよりもクロ
ック伝達回路１２０のゲート回路１２１−ｍ１〜１２１
−１の合計遅延時間Ｔｍ１だけ位相の進んだクロックと
なり、クロック伝達回路１２０から出力されるクロック
ＱＣ１はメインクロックＭＣ対して１８０°位相の遅れ
たクロックとなる。

【０１６６】また、固定遅延回路１３７のゲート回路数
ｋ２は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ２とされてい
るので、固定遅延回路１３７から出力されるクロックＣ
１３７は、固定遅延回路１３２から出力されるクロック
Ｃ１３２よりもクロック伝達回路１２２のゲート回路１
２３−ｍ２〜１２３−１の合計遅延時間Ｔｍ２だけ位相
の進んだクロックとなり、クロック伝達回路１２２から
出力されるクロックＱＣ２はメインクロックＭＣに対し
て２７０°位相の遅れたクロックとなる。

【０１６７】したがって、本発明の第６実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路１１９に対して、プロセス条件や温度変化
や電源電圧の値に関わらず、メインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を供給することができる。

【０１６８】第７実施形態・・図１５、図１６ 図１５は本発明の第７実施形態の要部を示す回路図であ
る。図１５中、１４０はメインクロックＭＣが入力され
るメインクロック入力端子、１４１はメインクロックＭ
Ｃを遅延してなる、メインクロックＭＣに対して２７０
°位相の遅れたクロックＭＣＡが入力されるクロック入
力端子である。

【０１６９】また、１４２はメインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を必要とする回路である。

【０１７０】また、１４３はクロックＱＣ１、ＱＣ２を
必要とする回路１４２にクロックＱＣ１を供給するクロ
ック伝達回路であり、１４４−１、１４４−２、・・・
１４４−ｍ１は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１７１】また、１４５はクロックＱＣ１、ＱＣ２を
必要とする回路１４２にクロックＱＣ２を供給するクロ
ック伝達回路であり、１４６−１、１４６−２、・・・
１４６−ｍ２は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１７２】また、１４８はメインクロックＭＣを遅延
させる固定遅延回路であり、１４９−１、１４９−２、
１４９−ｋ１は遅延時間をＴＡとするゲート回路（例え
ば、ＣＭＯＳインバータ）である。

【０１７３】また、１５０はクロックＭＣＡを遅延させ
る固定遅延回路であり、１５１−１、１５１−２、１５
１−ｋ１は遅延時間をＴＡとするゲート回路（例えば、
ＣＭＯＳインバータ）である。

【０１７４】また、１５２は固定遅延回路１４８から出
力されるクロックＣ１４８を遅延させる、遅延時間をＴ
Ｌとするゲート回路をＬ段接続してなる、例えば、図２
又は図３に示すように構成される可変遅延回路である。

【０１７５】また、１５３は可変遅延回路１５２から出
力されるクロックＣ１５２を遅延させる固定遅延回路で
あり、１５４−１、１５４−２、・・・１５４−ｐ１、
１５４−（ｐ１＋１）、・・・１５４−ｎは遅延時間を
ＴＡとするゲート回路（例えば、ＣＭＯＳインバータ）
である。

【０１７６】また、１５５は固定遅延回路１５３の終段
のゲート回路１５４−１から出力されるクロックＣ１５
３Ａを遅延させる、可変遅延回路１５２と同一の回路構
成とされた可変遅延回路である。

【０１７７】また、１５６は可変遅延回路１５５から出
力されるクロックＣ１５５を遅延させる、固定遅延回路
１５３と同一の回路構成とされた固定遅延回路であり、
１５７−１、１５７−２、・・・１５７−ｐ２、１５７
−（ｐ２＋１）、・・・１５７−ｎは遅延時間をＴＡと
するゲート回路である。

【０１７８】また、１５８は固定遅延回路１５６の終段
のゲート回路１５７−１から出力されるクロックＣ１５
６Ａを遅延させる、可変遅延回路１５２と同一の回路構
成とされた可変遅延回路である。

【０１７９】また、１５９は可変遅延回路１５８から出
力されるクロックＣ１５８を遅延させる、固定遅延回路
１５３と同一の回路構成とされた固定遅延回路であり、
１６０−１、１６０−２、・・・１６０−ｎは遅延時間
をＴＡとするゲート回路である。

【０１８０】このように、本発明の第７実施形態におい
ては、固定遅延回路１４８と、可変遅延回路１５２及び
固定遅延回路１５３からなるユニット遅延回路と、可変
遅延回路１５５及び固定遅延回路１５６からなるユニッ
ト遅延回路と、可変遅延回路１５８及び固定遅延回路１
５９からなるユニット遅延回路とで、メインクロックＭ
Ｃを遅延する遅延回路が構成されている。

【０１８１】また、１６１は固定遅延回路１５０から出
力されるクロックＣ１５０の位相と固定遅延回路１５９
から出力されるクロックＣ１５９の位相とを比較し、可
変遅延回路１５２、１５５、１５８に遅延時間制御電圧
ＶＣ、ＶＣＺを供給して、固定遅延回路１５９から出力
されるクロックＣ１５９の位相が固定遅延回路１５０か
ら出力されるクロックＣ１５０の位相に一致するように
可変遅延回路１５２、１５５、１５８を制御する位相比
較器（ＰＣ）である。

【０１８２】この例では、可変遅延回路１５２と、固定
遅延回路１５３と、可変遅延回路１５５と、固定遅延回
路１５６と、可変遅延回路１５８と、固定遅延回路１５
９と、位相比較器１６１とで、遅延同期ループ回路が構
成されている。

【０１８３】また、１６２は固定遅延回路１５６のｎ−
ｐ２段目のゲート回路１５７−（ｐ２＋１）の出力Ｃ１
５６Ｂを遅延させる固定遅延回路であり、１６３−１、
１６３−２、・・・１６３−（ｋ２−ｋ１）は遅延時間
をＴＡとするゲート回路（例えば、ＣＭＯＳインバー
タ）である。但し、ｋ１は（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１
−ｍ１であり、ｋ２は（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ
２である。

【０１８４】図１６は本発明の第７実施形態の動作を示
す波形図であり、図１６（Ａ）はメインクロックＭＣ、
図１６（Ｂ）は固定遅延回路１４８から出力されるクロ
ックＣ１４８、図１６（Ｃ）はクロックＭＣＡ、図１６
（Ｄ）は固定遅延回路１５０から出力されるクロックＣ
１５０を示している。

【０１８５】また、図１６（Ｅ）は固定遅延回路１５３
の終段のゲート回路１５４−１から出力されるクロック
Ｃ１５３Ａ、図１６（Ｆ）は固定遅延回路１５３のｎ−
ｐ１段目のゲート回路１５４−（ｐ１＋１）から出力さ
れるクロックＣ１５３Ｂ、図１６（Ｇ）はクロック伝達
回路１４３から出力されるＱＣ１を示している。

【０１８６】また、図１６（Ｈ）は固定遅延回路１５６
の終段のゲート回路１５７−１から出力されるクロック
Ｃ１５６Ａ、図１６（Ｉ）は固定遅延回路１５６のｎ−
ｐ２段目のゲート回路１５２−（ｐ２＋１）から出力さ
れるクロックＣ１５６Ｂ、図１６（Ｊ）は固定遅延回路
１６２から出力されるクロックＣ１６２、図１６（Ｋ）
はクロック伝達回路１４５から出力されるクロックＱＣ
２、図１６（Ｌ）は固定遅延回路１５９から出力される
クロックＣ１５９を示している。

【０１８７】本発明の第７実施形態においては、可変遅
延回路１５２、１５５、１５８はそれぞれ同一の回路構
成とされ、固定遅延回路１５３、１５６、１５９もそれ
ぞれ同一の回路構成とされている。

【０１８８】したがって、固定遅延回路１５３の終段の
ゲート回路１５４−１から出力されるクロックＣ１５３
Ａ、固定遅延回路１５６の終段のゲート回路１５７−１
から出力されるクロックＣ１５６Ａ、固定遅延回路１５
９から出力されるクロックＣ１５９は、それぞれ、固定
遅延回路１４８から出力されるクロックＣ１４８に対し
て９０°、１８０°、２７０°位相の遅れたクロックと
なるように制御される。

【０１８９】ここに、固定遅延回路１４８のゲート回路
数ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ１−ｍ１とされて
いるので、固定遅延回路１５３のｎ−ｐ１段目のゲート
回路１５４−（ｐ１＋１）から出力されるクロックＣ１
５３Ｂは、固定遅延回路１５６の終段のゲート回路１５
７−１から出力されるクロックＣ１５６Ａよりも、固定
遅延回路１４８の遅延時間Ｔｋ１と、クロック伝達回路
１４３遅延時間Ｔｍ１とを合計した遅延時間Ｔｋ１＋Ｔ
ｍ１だけ位相の進んだクロックとなり、クロック伝達回
路１４３から出力されるクロックＱＣ１はメインクロッ
クＭＣ対して１８０°だけ位相の遅れたクロックとな
る。

【０１９０】また、固定遅延回路１６２のゲート回路数
ｋ２−ｋ１は、（ＴＬ／ＴＡ）Ｌ＋ｎ＋ｐ２−ｍ２−ｋ
１とされているので、固定遅延回路１６２から出力され
るクロックＣ１６２は、固定遅延回路１５９から出力さ
れるクロックＣ１５９よりも、固定遅延回路１４８の遅
延時間Ｔｋ１と、クロック伝達回路１４５の遅延時間Ｔ
ｍ２とを合計した遅延時間Ｔｋ１＋Ｔｍ２だけ位相の進
んだクロックとなり、クロック伝達回路１４５から出力
されるクロックＱＣ２はメインクロックＭＣに対して２
７０°位相の遅れたクロックとなる。

【０１９１】したがって、本発明の第７実施形態によれ
ば、メインクロックＭＣを遅延してなる、メインクロッ
クＭＣに対して１８０°位相の遅れたクロックＱＣ１及
びメインクロックＭＣを遅延してなる、メインクロック
ＭＣに対して２７０°位相の遅れたクロックＱＣ２を必
要とする回路１４２に対して、プロセス条件や温度変化
や電源電圧の値に関わらず、メインクロックＭＣを遅延
してなる、メインクロックＭＣに対して１８０°位相の
遅れたクロックＱＣ１及びメインクロックＭＣを遅延し
てなる、メインクロックＭＣに対して２７０°位相の遅
れたクロックＱＣ２を供給することができる。

【０１９２】第８実施形態・・図１７〜図３５ 図１７は本発明の第８実施形態の要部を示す回路図であ
る。図１７中、１６５はメインクロックＭＣが入力され
るメインクロック入力端子、１６６はメインクロックＭ
Ｃを遅延させる可変遅延回路、１６７は可変遅延回路１
６６から出力されるクロックＣ１６６を遅延させる固定
遅延回路であり、これら可変遅延回路１６６及び固定遅
延回路１６７は、図１８に示すように構成されている。

【０１９３】図１８中、１６８〜１７３は遅延時間を可
変とする可変遅延インバータ、１７４、１７５は遅延時
間を固定とするインバータであり、可変遅延インバータ
１６８〜１７３は図１９に示すように構成され、インバ
ータ１７４、１７５は図２０に示すように構成されてい
る。

【０１９４】図１９において、１７６はＶＣＣ電源線、
１７７、１７８はｐＭＯＳトランジスタ、１７９、１８
０はｎＭＯＳトランジスタであり、図２０において、１
８１はＶＣＣ電源線、１８２はｐＭＯＳトランジスタ、
１８３はｎＭＯＳトランジスタである。

【０１９５】また、図１７において、１８４は固定遅延
回路１６７から出力されるクロックＣ１６７を遅延させ
る可変遅延回路、１８５は可変遅延回路１８４から出力
されるＣ１８４を遅延させる固定遅延回路である。

【０１９６】また、１８６は固定遅延回路１８５から出
力されるクロックＣ１８５を遅延させる可変遅延回路、
１８７は可変遅延回路１８６から出力されるＣ１８６を
遅延させる固定遅延回路である。

【０１９７】図２１は可変遅延回路１８４、１８６及び
固定遅延回路１８５、１８７の構成を示す回路図であ
り、図２１中、１８８〜１９１は図１９に示すように構
成される可変遅延インバータ、１９２〜１９９は図２０
に示すように構成されるインバータである。

【０１９８】また、図１７において、２００は固定遅延
回路１８７から出力されるクロックＣ１８７を遅延させ
る可変遅延回路、２０１は可変遅延回路２００から出力
されるＣ２００を遅延させる固定遅延回路である。

【０１９９】また、２０２は固定遅延回路２０１から出
力されるクロックＣ２０１を遅延させる可変遅延回路、
２０３は可変遅延回路２０２から出力されるＣ２０２を
遅延させる固定遅延回路である。

【０２００】図２２は可変遅延回路２００、２０２及び
固定遅延回路２０１、２０３の構成を示す回路図であ
り、図２２中、２０４〜２０７は図１９に示すように構
成される可変遅延インバータ、２０８〜２１５は図２０
に示すように構成されるインバータである。

【０２０１】また、図１７において、２１６は固定遅延
回路２０３から出力されるクロックＣ２０３を遅延させ
る可変遅延回路、２１７は可変遅延回路２１６から出力
されるＣ２１６を遅延させる固定遅延回路である。

【０２０２】また、２１８は固定遅延回路２１７から出
力されるクロックＣ２１７を遅延させる可変遅延回路、
２１９は可変遅延回路２１８から出力されるＣ２１８を
遅延させる固定遅延回路である。

【０２０３】図２３は可変遅延回路２１６、２１８及び
固定遅延回路２１７、２１９の構成を示す回路図であ
り、図２３中、２２０〜２２３は図１９に示すように構
成される可変遅延インバータ、２２４〜２３１は図２０
に示すように構成されるインバータである。

【０２０４】また、図１７において、２３２は固定遅延
回路２１９から出力されるクロックＣ２１９を遅延させ
る可変遅延回路、２３３は可変遅延回路２３２から出力
されるＣ２３２を遅延させる固定遅延回路である。

【０２０５】また、２３４は固定遅延回路２３３から出
力されるクロックＣ２３３を遅延させる可変遅延回路、
２３５は可変遅延回路２３４から出力されるＣ２３４を
遅延させる固定遅延回路である。

【０２０６】図２４は可変遅延回路２３２、２３４及び
固定遅延回路２３３、２３５の構成を示す回路図であ
り、図２４中、２３６〜２３９は図１９に示すように構
成される可変遅延インバータ、２４０〜２４７は図２０
に示すように構成されるインバータである。

【０２０７】このように、本発明の第８実施形態におい
ては、可変遅延回路１６６及び固定遅延回路１６７から
なるユニット遅延回路と、可変遅延回路１８４及び固定
遅延回路１８５からなるユニット遅延回路と、可変遅延
回路１８６及び固定遅延回路１８７からなるユニット遅
延回路と、可変遅延回路２００及び固定遅延回路２０１
からなるユニット遅延回路と、可変遅延回路２０２及び
固定遅延回路２０３からなるユニット遅延回路と、可変
遅延回路２１６及び固定遅延回路２１７からなるユニッ
ト遅延回路と、可変遅延回路２１８及び固定遅延回路２
１９からなるユニット遅延回路と、可変遅延回路２３２
及び固定遅延回路２３３からなるユニット遅延回路と、
可変遅延回路２３４及び固定遅延回路２３５からなるユ
ニット遅延回路とで、メインクロックＭＣを遅延する遅
延回路が構成されている。

【０２０８】また、図１７において、２４９は固定遅延
回路１６７から出力されるクロックＣ１６７を遅延して
後述する位相比較器兼チャージポンプ回路を駆動するク
ロックを生成する固定遅延回路である。

【０２０９】また、２５０は固定遅延回路１８７から出
力されるクロックＣ１８７を遅延して後述する位相比較
器兼チャージポンプ回路を駆動するクロックを生成する
固定遅延回路である。

【０２１０】また、２５１は固定遅延回路２１９から出
力されるクロックＣ２１９を遅延して後述する位相比較
器兼チャージポンプ回路を駆動するクロックを生成する
固定遅延回路である。

【０２１１】また、２５２は固定遅延回路２３５から出
力されるクロックＣ２３５を遅延して後述する位相比較
器兼チャージポンプ回路を駆動するクロックを生成する
固定遅延回路である。

【０２１２】図２５は固定遅延回路２４９〜２５２の構
成を示す回路図であり、図２５中、２５４〜２７３はイ
ンバータである。

【０２１３】また、図１７において、２７５は後述する
位相比較器兼チャージポンプ回路の起動を制御するスタ
ータ回路であり、図２６に示すように構成されており、
図２６中、２７７はパワーダウン信号ＰＤＺを反転する
インバータ、２７８はインバータ２７７の出力を反転す
るインバータである。

【０２１４】また、２７９はメインクロックＭＣにより
オン、オフが制御されるスイッチ素子をなすｐＭＯＳト
ランジスタ、２８０はラッチ回路であり、２８１はイン
バータ、２８２はＮＯＲ回路である。

【０２１５】また、２８３はメインクロックＭＣにより
オン、オフが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタ、２８４はラッチ回路であり、２８５はイン
バータ、２８６はＮＡＮＤ回路である。

【０２１６】また、２８７はメインクロックＭＣにより
オン、オフが制御されるスイッチ素子をなすｐＭＯＳト
ランジスタ、２８８はラッチ回路であり、２８９はイン
バータ、２９０はＮＯＲ回路である。

【０２１７】また、２９１はメインクロックＭＣにより
オン、オフが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタ、２９２はラッチ回路であり、２９３はイン
バータ、２９４はＮＡＮＤ回路である。

【０２１８】また、２９５はラッチ回路２９２の出力を
反転するインバータ、２９６はインバータ２９５の出力
を反転するインバータである。

【０２１９】また、図１７において、２９８は固定遅延
回路１６７から出力されるクロックＣ１６７と固定遅延
回路２３５から出力されるクロックＣ２３５との位相を
比較し、固定遅延回路２３５から出力されるクロックＣ
２３５が固定遅延回路１６７から出力されるクロックＣ
１６７に同期するように、可変遅延回路の制御電圧を与
えるポンピング動作を行う位相比較器兼チャージポンプ
回路である。

【０２２０】また、２９９は位相比較器兼チャージポン
プ回路２９８のポンピング動作を受けて遅延時間制御電
圧ＶＣを生成する遅延時間制御電圧生成平滑回路、３０
０は位相比較器兼チャージポンプ回路２９８のポンピン
グ動作を受けて遅延時間制御電圧ＶＣＺを生成する遅延
時間制御電圧生成平滑回路である。

【０２２１】図２７は位相比較器兼チャージポンプ回路
２９８及び遅延時間制御電圧生成平滑回路２９９、３０
０に構成を示す回路図である。

【０２２２】図２７中、位相比較器兼チャージポンプ回
路２９８において、３０２はスタータ回路２７５のイン
バータ２７７の出力Ｃ２７７によりオン、オフが制御さ
れるｐＭＯＳトランジスタ、３０３は同じくインバータ
２７７の出力Ｃ２７７によりオン、オフが制御されるｎ
ＭＯＳトランジスタ、３０４はスタータ回路２７５のイ
ンバータ２９６の出力Ｃ２９６によりオン、オフが制御
されるｎＭＯＳトランジスタである。

【０２２３】また、３０５はスタータ回路２７５のイン
バータ２９５の出力Ｃ２９５によりオン、オフが制御さ
れるｐＭＯＳトランジスタ、３０６はスタータ回路２７
５のインバータ２７８の出力Ｃ２７８によりオン、オフ
が制御されるｐＭＯＳトランジスタ、３０７は同じくイ
ンバータ２７８の出力Ｃ２７８によりオン、オフが制御
されるｎＭＯＳトランジスタである。

【０２２４】また、３０８は固定遅延回路２５１のイン
バータ２６８から出力されるクロックＣＰ３によりオ
ン、オフが制御されるｐＭＯＳトランジスタ、３０９は
固定遅延回路２５０のインバータ２６２から出力される
クロック／ＣＰ１によりオン、オフが制御されるインバ
ータである。

【０２２５】また、３１０は固定遅延回路２４９のイン
バータ２５８から出力されるクロック／ＣＩ５と固定遅
延回路２５２のインバータ２７０から出力されるクロッ
クＣＯ２とをＮＡＮＤ処理するＮＡＮＤ回路、３１１は
ＮＡＮＤ回路３１０の出力によりオン、オフが制御され
るｐＭＯＳトランジスタである。

【０２２６】また、３１２は固定遅延回路２５２のイン
バータ２７２から出力されるクロックＣＯ４と固定遅延
回路２４９のインバータ２５４から出力されるクロック
／ＣＩ１とをＮＯＲ処理するＮＯＲ回路、３１３はＮＯ
Ｒ回路３１２の出力によりオン、オフが制御されるｎＭ
ＯＳトランジスタである。

【０２２７】また、３１４は固定遅延回路２５０のイン
バータ２６３から出力されるクロックＣＰ１によりオ
ン、オフが制御されるｎＭＯＳトランジスタ、３１５は
固定遅延回路２５１のインバータ２６７から出力される
クロック／ＣＰ３によりオン、オフが制御されるｎＭＯ
Ｓトランジスタである。

【０２２８】また、３１６は固定遅延回路２５１のイン
バータ２６８から出力されるクロックＣＰ３によりオ
ン、オフが制御されるｐＭＯＳトランジスタ、３１７は
固定遅延回路２５０のインバータ２６２から出力される
クロック／ＣＰ１によりオン、オフが制御されるインバ
ータである。

【０２２９】また、３１８は固定遅延回路２５２のイン
バータ２７３から出力されるクロック／ＣＯ５と固定遅
延回路２４９のインバータ２５５から出力されるクロッ
クＣＩ２とをＮＡＮＤ処理するＮＡＮＤ回路、３１９は
ＮＡＮＤ回路３１８の出力によりオン、オフが制御され
るｐＭＯＳトランジスタである。

【０２３０】また、３２０は固定遅延回路２４９のイン
バータ２５７から出力されるクロックＣＩ４と固定遅延
回路２５２のインバータ２６９から出力されるクロック
／ＣＯ１とをＮＯＲ処理するＮＯＲ回路、３２１はＮＯ
Ｒ回路３２０の出力によりオン、オフが制御されるｎＭ
ＯＳトランジスタである。

【０２３１】また、３２２は固定遅延回路２５０のイン
バータ２６３から出力されるクロックＣＰ１によりオ
ン、オフが制御されるｎＭＯＳトランジスタ、３２３は
固定遅延回路２５１のインバータ２６７から出力される
クロック／ＣＰ３によりオン、オフが制御されるｎＭＯ
Ｓトランジスタである。

【０２３２】また、遅延時間制御電圧生成平滑回路２９
９において、３２４はｎＭＯＳトランジスタからなるキ
ャパシタ、遅延時間制御電圧生成平滑回路３００におい
て、３２５はｐＭＯＳトランジスタからなるキャパシタ
である。

【０２３３】即ち、本発明の第８実施形態においては、
ｐＭＯＳトランジスタ３０２、３０８、３０９、３１１
と、ｎＭＯＳトランジスタ３０３、３０４、３１３、３
１４、３１５と、ＮＡＮＤ回路３１０と、ＮＯＲ回路３
１２とで、固定遅延回路１６７から出力されるクロック
Ｃ１６７と、固定遅延回路２３５から出力されるクロッ
クＣ２３５との位相を比較し、キャパシタ３２４に対し
てポンピング動作を行う第１の位相比較器兼チャージポ
ンプ回路が構成されている。

【０２３４】また、ｐＭＯＳトランジスタ３０５、３１
６、３１７、３１９と、ｎＭＯＳトランジスタ３０６、
３０７、３２１、３２２、３２３と、ＮＡＮＤ回路３１
８と、ＮＯＲ回路３２０とで、固定遅延回路１６７から
出力されるクロックＣ１６７と、固定遅延回路２３５か
ら出力されるクロックＣ２３５との位相を比較し、キャ
パシタ３２５に対してポンピング動作を行う第２の位相
比較器兼チャージポンプ回路が構成されている。

【０２３５】なお、第１の位相比較器兼チャージポンプ
回路においては、ＮＡＮＤ回路３１０及びＮＯＲ回路３
１２が固定遅延回路１６７から出力されるクロックＣ１
６７と固定遅延回路２３５から出力されるクロックＣ２
３５との位相を比較する位相比較器の主たる機能を果た
し、ｐＭＯＳトランジスタ３０２及びｎＭＯＳトランジ
スタ３０３はパワーダウン期間の電流をカットする機能
を果たし、ｎＭＯＳトランジスタ３０４はスタータ機能
を果たし、ｐＭＯＳトランジスタ３０８、３０９及びｎ
ＭＯＳトランジスタ３１４、３１５は位相ずれの激しい
場合の引き込み動作をつかさどっている。

【０２３６】また、第２の位相比較器兼チャージポンプ
回路においては、ＮＡＮＤ回路３１８及びＮＯＲ回路３
２０が固定遅延回路１６７から出力されるクロックＣ１
６７と固定遅延回路２３５から出力されるクロックＣ２
３５との位相を比較する位相比較器の主たる機能を果た
し、ｐＭＯＳトランジスタ３０６及びｎＭＯＳトランジ
スタ３０７はパワーダウン期間の電流をカットする機能
を果たし、ｐＭＯＳトランジスタ３０５はスタータ機能
を果たし、ｐＭＯＳトランジスタ３１６、３１７及びｎ
ＭＯＳトランジスタ３２２、３２３は位相ずれの激しい
場合の引き込み動作をつかさどっている。

【０２３７】本発明の第８実施形態においては、スター
タ回路２７５においては、位相比較器兼チャージポンプ
回路２９８を起動させる前には、パワーダウン信号ＰＤ
Ｚは、Ｌレベルとされている。

【０２３８】この結果、スタータ回路２７５において
は、インバータ２７７の出力Ｃ２７７＝Ｈレベル、イン
バータ２７８の出力Ｃ２７８＝Ｌレベル、インバータ２
９５の出力Ｃ２９５＝Ｈレベル、インバータ２９６の出
力Ｃ２９６＝Ｌレベルとなる。

【０２３９】この結果、位相比較器兼チャージポンプ回
路２９８においては、ｐＭＯＳトランジスタ３０２＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ３０３＝ＯＮ、ｎＭＯＳト
ランジスタ３０４＝ＯＦＦ、ｐＭＯＳトランジスタ３０
５＝ＯＦＦ、ｐＭＯＳトランジスタ３０６＝ＯＮ、ｎＭ
ＯＳトランジスタ３０７＝ＯＦＦとなる。

【０２４０】したがって、この場合には、ｎＭＯＳキャ
パシタ３２４及びｐＭＯＳキャパシタ３２５は、ノン・
チャージ状態にあり、遅延時間制御電圧ＶＣ＝０
［Ｖ］、遅延時間制御電圧ＶＣＺ＝ＶＣＣとなってい
る。

【０２４１】この状態から、パワーダウン信号ＰＤＺ＝
Ｈレベルとされると、スタータ回路２７５においては、
インバータ２７７の出力Ｃ２７７＝Ｌレベル、インバー
タ２７８の出力Ｃ２７８＝Ｈレベルとなる。

【０２４２】この結果、位相比較器兼チャージポンプ回
路２９８においては、ｐＭＯＳトランジスタ３０２＝Ｏ
Ｎ、ｎＭＯＳトランジスタ３０３＝ＯＦＦ、ｐＭＯＳト
ランジスタ３０６＝ＯＦＦ、ｎＭＯＳトランジスタ３０
７＝ＯＮとなり、ｎＭＯＳキャパシタ３２４及びｐＭＯ
Ｓキャパシタ３２５は、充電のみが行われ、急速に充電
される。

【０２４３】その後、メインクロックＭＣの２周期分が
経過すると、インバータ２９５の出力Ｃ２９５＝Ｌレベ
ル、インバータ２９６の出力Ｃ２９６＝Ｈレベルとな
る。

【０２４４】この結果、位相比較器兼チャージポンプ回
路２９８においては、ｎＭＯＳトランジスタ３０４＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３０５＝ＯＮとなり、位相比
較器兼チャージポンプ２９８は、定常動作を行う状態と
される。

【０２４５】図２８〜図３５は位相比較器兼チャージポ
ンプ回路２９８の動作を示す波形図であり、図２８、図
２９は固定遅延回路２３５から出力されるクロックＣ２
３５が固定遅延回路１６７から出力されるクロックＣ１
６７に同期している場合を示している。

【０２４６】この場合、図２８に示すように、固定遅延
回路２４９のインバータ２５８から出力されるクロック
／ＣＩ５と固定遅延回路２５２のインバータ２７０から
出力されるクロックＣＯ２とがＨレベルで重なる期間は
ゲート回路３段分の遅延時間となるので、ＮＡＮＤ回路
３１０からはｐＭＯＳトランジスタ３１１をオン状態と
させるほどの電圧は出力されない。

【０２４７】また、図２８に示すように、固定遅延回路
２５２のインバータ２７２から出力されるクロックＣＯ
４と固定遅延回路２４９のインバータ２５４から出力さ
れるクロック／ＣＩ１とがＬレベルで重なる期間はゲー
ト回路３段分の遅延時間となるので、ＮＯＲ回路３１２
からはｎＭＯＳトランジスタ３１３をオン状態とさせる
ほどの電圧は出力されない。

【０２４８】また、図２９に示すように、固定遅延回路
２５２のインバータ２７３から出力されるクロック／Ｃ
Ｏ５と固定遅延回路２４９のインバータ２５５から出力
されるクロックＣＩ２とがＨレベルで重なる期間はゲー
ト回路３段分の遅延時間となるので、ＮＡＮＤ回路３１
８からはｐＭＯＳトランジスタ３１９をオン状態とさせ
るほどの電圧は出力されない。

【０２４９】また、図２９に示すように、固定遅延回路
２４９のインバータ２５７から出力されるクロックＣＩ
４と固定遅延回路２５２のインバータ２６９から出力さ
れるクロック／ＣＯ１とがＬレベルで重なる期間はゲー
ト回路３段分の遅延時間となるので、ＮＯＲ回路３２０
からはｎＭＯＳトランジスタ３２１をオン状態とさせる
ほどの電圧は出力されない。

【０２５０】また、図３０、図３１は固定遅延回路２３
５から出力されるクロックＣ２３５の位相が固定遅延回
路１６７から出力されるクロックＣ１６７の位相よりも
進んでいる場合を示している。

【０２５１】この場合、図３０に示すように、固定遅延
回路２４９のインバータ２５８から出力されるクロック
／ＣＩ５と固定遅延回路２５２のインバータ２７０から
出力されるクロックＣＯ２とがＨレベルで重なる期間
は、ゲート回路３段分の遅延時間以上となるので、ＮＡ
ＮＤ回路３１０からはｐＭＯＳトランジスタ３１１をパ
ルス的にオン状態とさせる電圧がパルス状に出力され、
ｐＭＯＳトランジスタ３１１がパルス的にオン状態とさ
れると共に、この場合、ｐＭＯＳトランジスタ３０８、
３０９はオン状態とされているので、ｐＭＯＳトランジ
スタ３０２、３０８、３０９、３１１によるプルアップ
動作が行われ、遅延時間制御電圧ＶＣの電圧は上昇す
る。

【０２５２】なお、図３０に示す期間Ｔ１においては、
ｎＭＯＳトランジスタ３１３はオン状態となるが、ｎＭ
ＯＳトランジスタ３１４、３１５はオフ状態を維持する
ので、ｎＭＯＳトランジスタ３１３〜３１５、３０４に
よるプルダウン動作が行われることはない。

【０２５３】また、図３１に示すように、固定遅延回路
２４９のインバータ２５７から出力されるクロックＣＩ
４と固定遅延回路２５２のインバータ２６９から出力さ
れるクロック／ＣＯ１とがＬレベルで重なる期間は、ゲ
ート回路３段分の遅延時間以上となるので、ＮＯＲ回路
３２０からはｎＭＯＳトランジスタ３２１をパルス的に
オン状態とさせる電圧がパルス状に出力され、ｎＭＯＳ
トランジスタ３２１がパルス的にオン状態とされると共
に、この場合、ｎＭＯＳトランジスタ３２２、３２３は
オン状態とされているので、ｎＭＯＳトランジスタ３２
１〜３２３、３０７によるプルダウン動作が行われ、遅
延時間制御電圧ＶＣＺの電圧が下降する。

【０２５４】なお、図３１に示す期間Ｔ２においては、
ｐＭＯＳトランジスタ３１９はオン状態となるが、ｐＭ
ＯＳトランジスタ３１６、３１７はオフ状態を維持する
ので、ｐＭＯＳトランジスタ３０５、３１６、３１７、
３１９によるプルアップ動作が行われることはない。

【０２５５】したがって、固定遅延回路２３５から出力
されるクロックＣ２３５の位相が固定遅延回路１６７か
ら出力されるクロックＣ１６７の位相よりも進んでいる
場合には、可変遅延回路１８４、１８６、２００、２０
２、２１６、２１８、２３２、２３４の遅延時間は長く
なるように制御され、固定遅延回路２３５から出力され
るクロックＣ２３５が固定遅延回路１６７から出力され
るクロックＣ１６７に同期するように遅延制御が行われ
る。

【０２５６】また、図３２、図３３は固定遅延回路２３
５から出力されるクロックＣ２３５の位相が固定遅延回
路１６７から出力されるクロックＣ１６７の位相よりも
遅れている場合を示している。

【０２５７】この場合、図３２に示すように、固定遅延
回路２５２のインバータ２７２から出力されるクロック
ＣＯ４と固定遅延回路２４９のインバータ２５４から出
力されるクロック／ＣＩ１とがＬレベルで重なる期間
は、ゲート回路３段分の遅延時間以上となるので、ＮＯ
Ｒ回路３１２からｎＭＯＳトランジスタ３１３をパルス
的にオン状態とさせる電圧がパルス状に出力され、ｎＭ
ＯＳトランジスタ３１３がパルス的にオン状態とされる
と共に、この場合、ｎＭＯＳトランジスタ３１４、３１
５はオン状態とされているので、ｎＭＯＳトランジスタ
３１３〜３１５、３０４によるプルダウン動作が行わ
れ、遅延時間制御電圧ＶＣの電圧は下降する。

【０２５８】なお、図３２に示す期間Ｔ３においては、
ｐＭＯＳトランジスタ３１１はオン状態となるが、ｐＭ
ＯＳトランジスタ３０８、３０９はオフ状態を維持する
ので、ｐＭＯＳトランジスタ３０２、３０８、３０９、
３１１によるプルアップ動作が行われることはない。

【０２５９】また、図３３に示すように、固定遅延回路
２５２のインバータ２７３から出力されるクロック／Ｃ
Ｏ５と固定遅延回路２４９のインバータ２５５から出力
されるクロックＣＩ２とがＨレベルで重なる期間はゲー
ト回路３段分の遅延時間以上となるので、ＮＡＮＤ回路
３１８からｐＭＯＳトランジスタ３１９をパルス的にオ
ン状態とさせる電圧がパルス状に出力され、ｐＭＯＳト
ランジスタ３１９がパルス的にオン状態とされると共
に、この場合、ｐＭＯＳトランジスタ３１６、３１７は
オン状態とされているので、ｐＭＯＳトランジスタ３０
５、３１６、３１７、３１９によるプルアップ動作が行
われ、遅延時間制御電圧ＶＣＺの電圧は上昇する。

【０２６０】なお、図３３に示す期間Ｔ４においては、
ｎＭＯＳトランジスタ３２１はオン状態となるが、ｎＭ
ＯＳトランジスタ３２２、３２３はオフ状態を維持する
ので、ｎＭＯＳトランジスタ３２１〜３２３、３０７に
よるプルダウン動作が行われることはない。

【０２６１】したがって、固定遅延回路２３５から出力
されるクロックＣ２３５の位相が固定遅延回路１６７か
ら出力されるクロックＣ１６７の位相よりも遅れている
場合には、可変遅延回路１８４、１８６、２００、２０
２、２１６、２１８、２３２、２３４の遅延時間は短く
なるように制御され、固定遅延回路２３５から出力され
るクロックＣ２３５が固定遅延回路１６７から出力され
るクロックＣ１６７に同期するように遅延制御が行われ
る。

【０２６２】また、図３４、図３５は固定遅延回路２３
５から出力されるクロックＣ２３５の位相が固定遅延回
路１６７から出力されるクロックＣ１６７の位相よりも
１８０°遅れている場合を示している。

【０２６３】この場合、図３４の期間Ｔ５においては、
ｎＭＯＳトランジスタ３１３〜３１５が全てオン状態と
なるので、ｎＭＯＳトランジスタ３１３〜３１５、３０
４によるプルダウン動作が期間Ｔ５（長時間）にわたっ
て行われ、遅延時間制御電圧ＶＣの電圧は急速に下降す
る。

【０２６４】また、図３５の期間Ｔ６においては、ｐＭ
ＯＳトランジスタ３１６、３１７、３１９が全てオン状
態となるので、ｐＭＯＳトランジスタ３０５、３１６、
３１７、３１９によるプルアップ動作が期間Ｔ６（長時
間）にわたって行われ、遅延時間制御電圧ＶＣＺの電圧
は急速に上昇する。

【０２６５】なお、この場合には、ｐＭＯＳトランジス
タ３０８、３０９、３１１が全てオン状態となることは
なく、ｎＭＯＳトランジスタ３２１〜３２３が全てオン
状態となる状態は回避されている。

【０２６６】したがって、固定遅延回路２３５から出力
されるクロックＣ２３５の位相が固定遅延回路１６７か
ら出力されるクロックＣ１６７の位相よりも１８０°遅
れている場合には、可変遅延回路１８４、１８６、２０
０、２０２、２１６、２１８、２３２、２３４の遅延時
間が急速に短くなるように制御され、固定遅延回路２３
５から出力されるクロックＣ２３５の位相が固定遅延回
路１６７から出力されるクロックＣ１６７の位相に急速
に近づくように遅延制御が行われる。

【０２６７】本発明の第８実施形態においては、８個の
可変遅延回路１８４、１８６、２００、２０２、２１
６、２１８、２３２、２３４はそれぞれ同一の回路構成
とされ、８個の固定遅延回路１８５、１８７、２０１、
２０３、２１７、２１９、２３３、２３５もそれぞれ同
一の回路構成とされており、しかも、固定遅延回路２３
５から出力されるクロックＣ２３５が固定遅延回路１６
７から出力されるクロックＣ１６７に同期するように制
御される。

【０２６８】したがって、固定遅延回路１８５から出力
されるクロックＣ１８５は、固定遅延回路１６７から出
力されるクロックＣ１６７に対して４５°位相の遅れた
クロックとなり、固定遅延回路１８７から出力されるク
ロックＣ１８７は、固定遅延回路１６７から出力される
クロックＣ１６７に対して９０°位相の遅れたクロック
となる。

【０２６９】また、固定遅延回路２０１から出力される
クロックＣ２０１は、固定遅延回路１６７から出力され
るクロックＣ１６７に対して１３５°位相の遅れたクロ
ックとなり、固定遅延回路２０３から出力されるクロッ
クＣ２０３は、固定遅延回路１６７から出力されるクロ
ックＣ１６７に対して１８０°位相の遅れたクロックと
なる。

【０２７０】また、固定遅延回路２１７から出力される
クロックＣ２１７は、固定遅延回路１６７から出力され
るクロックＣ１６７に対して２２５°位相の遅れたクロ
ックとなり、固定遅延回路２１９から出力されるクロッ
クＣ２１９は、固定遅延回路１６７から出力されるクロ
ックＣ１６７に対して２７０°位相の遅れたクロックと
なる。

【０２７１】また、固定遅延回路２３３から出力される
クロックＣ２３３は、固定遅延回路１６７から出力され
るクロックＣ１６７に対して３１５°位相の遅れたクロ
ックとなり、固定遅延回路２３５から出力されるクロッ
クＣ２３５は、固定遅延回路１６７から出力されるクロ
ックＣ１６７に対して３６０°位相の遅れたクロックと
なる。

【０２７２】この結果、可変遅延回路１８４、１８６、
２００、２０２、２１６、２１８、２３２、２３４から
出力されるクロック、又は、固定遅延回路１８５、１８
７、２０１、２０３、２１７、２１９、２３３、２３５
を構成するゲート回路のうち、終段のゲート回路以外の
所定のゲート回路の出力端に得られるクロックをクロッ
クを必要とする内部回路に供給する場合には、データ伝
達回路が存在する場合においても、プロセス条件や温度
変化や電源電圧の値に関わらず、メインクロックＭＣに
対して、０°、４５°、９０°、１３５°、１８０°、
２２５°、２７０°、３１５°の位相差を有するクロッ
クを内部回路に供給することができる。

【０２７３】例えば、固定遅延回路１８５の初段のイン
バータ１９２から出力されるクロックを、ゲート回路を
３段接続してなるデータ伝達回路を介してクロックを必
要とする回路に供給する場合には、プロセス条件や温度
変化や電源電圧の値に関わらず、固定遅延回路１６７か
ら出力されるクロックＣ１６７に対して４５°の位相差
を有するクロックを内部回路に供給することができる。

【０２７４】このように、本発明の第８実施形態によれ
ば、メインクロックを遅延してなるクロックを必要とす
る回路に対して、プロセス条件や温度変化や電源電圧の
値に関わらず、位相精度の高いクロックを供給すること
ができる。

【０２７５】

【発明の効果】以上のように、本発明によれば、所定の
クロックを遅延してなるクロックを供給すべき回路に対
して、プロセス条件や温度変化や電源電圧の値に関わら
ず、位相精度の高いクロックを供給することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の要部を示す回路図であ
る。

【図２】本発明の第１実施形態が備える可変遅延回路の
第１構成例を示す回路図である。

【図３】本発明の第１実施形態が備える可変遅延回路の
第２構成例を示す回路図である。

【図４】本発明の第１実施形態の動作を示す波形図であ
る。

【図５】本発明の第２実施形態の要部を示す回路図であ
る。

【図６】本発明の第２実施形態の動作を示す波形図であ
る。

【図７】本発明の第３実施形態の要部を示す回路図であ
る。

【図８】本発明の第３実施形態の動作を示す波形図であ
る。

【図９】本発明の第４実施形態の要部を示す回路図であ
る。

【図１０】本発明の第４実施形態の動作を示す波形図で
ある。

【図１１】本発明の第５実施形態の要部を示す回路図で
ある。

【図１２】本発明の第５実施形態の動作を示す波形図で
ある。

【図１３】本発明の第６実施形態の要部を示す回路図で
ある。

【図１４】本発明の第６実施形態の動作を示す波形図で
ある。

【図１５】本発明の第７実施形態の要部を示す回路図で
ある。

【図１６】本発明の第７実施形態の動作を示す波形図で
ある。

【図１７】本発明の第８実施形態の要部を示す回路図で
ある。

【図１８】本発明の第８実施形態が備える可変遅延回路
及び固定遅延回路の構成を示す回路図である。

【図１９】本発明の第８実施形態が備える可変遅延回路
を構成する可変遅延インバータの構成を示す回路図であ
る。

【図２０】本発明の第８実施形態が備える固定遅延回路
を構成するインバータの構成を示す回路図である。

【図２１】本発明の第８実施形態が備える可変遅延回路
及び固定遅延回路の構成を示す回路図である。

【図２２】本発明の第８実施形態が備える可変遅延回路
及び固定遅延回路の構成を示す回路図である。

【図２３】本発明の第８実施形態が備える可変遅延回路
及び固定遅延回路の構成する可変遅延インバータの構成
を示す回路図である。

【図２４】本発明の第８実施形態が備える可変遅延回路
及び固定遅延回路の構成を示す回路図である。

【図２５】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路を駆動するクロックを生成する固定
遅延回路の構成を示す回路図である。

【図２６】本発明の第８実施形態が備えるスタータ回路
の構成を示す回路図である。

【図２７】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路及び遅延時間制御電圧生成平滑回路
の構成を示す回路図である。

【図２８】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図２９】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３０】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３１】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３２】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３３】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３４】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【図３５】本発明の第８実施形態が備える位相比較器兼
チャージポンプ回路の動作を示す波形図である。

【符号の説明】

ＭＣ メインクロック

Claims (12)

【特許請求の範囲】
1. 【請求項１】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 可変遅延回路と、遅延時間をＴＡとするゲート回路をｎ
   段接続し（但し、ｎ、ｍは、ｎ＞ｍを満足する正の整数
   である。）、初段のゲート回路の入力端を前記可変遅延
   回路の出力端に接続してなる固定遅延回路とを有し、前
   記可変遅延回路の出力端又は前記固定遅延回路のｎ−ｍ
   段目のゲート回路の出力端を前記クロック伝達回路の入
   力端に接続し、前記第１のクロックを遅延させる遅延回
   路と、 前記固定遅延回路の終段のゲート回路の出力端に得られ
   る第３のクロックが前記第２のクロックに要求される位
   相となるように前記可変遅延回路の遅延時間を制御する
   遅延時間制御回路とを有する遅延同期ループ回路を備え
   ていることを特徴とする半導体集積回路。
2. 【請求項２】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 可変遅延回路と、遅延時間をＴＡとするゲート回路をｎ
   段接続し（但し、ｎ、ｍは、ｎ＞ｍを満足する正の整数
   である。）、初段のゲート回路の入力端を前記可変遅延
   回路の出力端に接続してなる固定遅延回路からなる複数
   のユニット遅延回路を縦列接続し、初段のユニット遅延
   回路の入力端を前記第１のクロックが印加されるノード
   に接続し、所定のユニット遅延回路の可変遅延回路の出
   力端又は所定のユニット遅延回路の固定遅延回路のｎ−
   ｍ段目のゲート回路の出力端を前記クロック伝達回路の
   入力端に接続してなる遅延回路と、 終段のユニット遅延回路の固定遅延回路の終段のゲート
   回路の出力端に得られる第３のクロックが前記第１のク
   ロック又は前記第１のクロックと所定の位相差を有する
   第４のクロックに同期するように前記複数のユニット遅
   延回路の可変遅延回路の遅延時間を制御する遅延時間制
   御回路とを有する遅延同期ループ回路を備えていること
   を特徴とする半導体集積回路。
3. 【請求項３】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる第
   １の可変遅延回路と、遅延時間をＴＡとするゲート回路
   をｎ段接続し、初段のゲート回路の入力端を前記第１の
   可変遅延回路の出力端に接続してなる第１の固定遅延回
   路と、遅延時間をＴＬとするゲート回路をＬ段接続し、
   初段のゲート回路の入力端を前記第１の固定遅延回路の
   終段のゲート回路の出力端に接続してなる第２の可変遅
   延回路と、遅延時間をＴＡとするゲート回路をｎ段接続
   し、初段のゲート回路を前記第２の可変遅延回路の出力
   端に接続してなる第２の固定遅延回路とを有し、前記第
   １のクロックを遅延させる遅延回路と、前記第２の固定
   遅延回路の終段のゲート回路の出力端に得られる第３の
   クロックが前記第２のクロックに要求される位相となる
   ように前記第１、第２の可変遅延回路の遅延時間を制御
   する遅延時間制御回路とを有する遅延同期ループ回路
   と、 遅延時間をＴＡとするゲート回路をｋ段接続し、入力端
   を前記第１の可変遅延回路の出力端又は前記第１の固定
   遅延回路の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段目（但
   し、ｎ、ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／ＴＡ）Ｌ＋
   ｎ、１＜２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ＜ｎを満足す
   る正の整数である。）のゲート回路の出力端に接続し、
   出力端を前記クロック伝達回路の入力端に接続してなる
   第３の固定遅延回路とを備えていることを特徴とする半
   導体集積回路。
4. 【請求項４】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる可
   変遅延回路と、遅延時間をＴＡとするゲート回路をｎ段
   接続し、初段のゲート回路の入力端を前記可変遅延回路
   の出力端に接続してなる固定遅延回路からなる複数のユ
   ニット遅延回路を縦列接続し、初段のユニット遅延回路
   の可変遅延回路の入力端を前記第１のクロックが印加さ
   れるノードに接続してなる遅延回路と、終段のユニット
   遅延回路の固定遅延回路の終段のゲート回路の出力端に
   得られる第３のクロックが前記第１のクロック又は前記
   第１のクロックと所定の位相差を有する第４のクロック
   に同期するように前記複数のユニット遅延回路の可変遅
   延回路の遅延時間を制御する遅延時間制御回路とを有す
   る遅延同期ループ回路と、 遅延時間をＴＡとするゲート回路をｋ段接続し、入力端
   を所定のユニット遅延回路の可変遅延回路の出力端又は
   所定のユニット遅延回路の固定遅延回路の２ｎ＋（ＴＬ
   ／ＴＡ）Ｌ−ｍ−ｋ段目（但し、ｎ、ｍ、Ｌ、ｋは、ｎ
   ＜ｍ＜（ＴＬ／ＴＡ）Ｌ＋ｎ、１＜２ｎ＋（ＴＬ／Ｔ
   Ａ）Ｌ−ｍ−ｋ＜ｎを満足する正の整数である。）のゲ
   ート回路の出力端に接続し、出力端を前記クロック伝達
   回路の入力端に接続してなる第３の固定遅延回路とを備
   えていることを特徴とする半導体集積回路。
5. 【請求項５】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる第
   １の可変遅延回路と、遅延時間をＴＡとするゲート回路
   をｎ段接続し、初段のゲート回路の入力端を前記第１の
   可変遅延回路の出力端に接続し、２ｎ＋（ＴＬ／ＴＡ）
   Ｌ−ｍ−ｋ段目（但し、ｎ、ｍ、Ｌ、ｋは、ｎ＜ｍ＜
   （ＴＬ／ＴＡ）Ｌ＋ｎ、１＜２ｎ＋（ＴＬ／ＴＡ）Ｌ−
   ｍ−ｋ＜ｎを満足する正の整数である。）のゲート回路
   の出力端を前記クロック伝達回路の入力端に接続してな
   る第１の固定遅延回路と、遅延時間をＴＬとするゲート
   回路をＬ段接続し、入力端を前記第１の固定遅延回路の
   終段のゲート回路の出力端に接続してなる第２の可変遅
   延回路と、遅延時間をＴＡとするゲート回路をｎ段接続
   し、初段のゲート回路を前記第２の可変遅延回路の出力
   端に接続してなる第２の固定遅延回路とを有し、前記第
   １のクロックを遅延させる遅延回路と、前記第２の固定
   遅延回路の終段のゲート回路の出力端に得られる第３の
   クロックが前記第２のクロックに要求される位相よりも
   第３の固定遅延回路による遅延分だけ遅れた位相となる
   ように前記第１、第２の可変遅延回路の遅延時間を制御
   する遅延時間制御回路とを有する遅延同期ループ回路
   と、 遅延時間をＴＡとするゲート回路をｋ段接続し、前記遅
   延回路の上流側に配置され、前記遅延回路とともに前記
   第１のクロックを遅延させる前記第３の固定遅延回路と
   を備えていることを特徴とする半導体集積回路。
6. 【請求項６】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる可
   変遅延回路と、遅延時間をＴＡとするゲート回路をｎ段
   接続し、初段のゲート回路の入力端を前記可変遅延回路
   の出力端に接続してなる固定遅延回路からなる複数のユ
   ニット遅延回路を縦列接続し、所定のユニット遅延回路
   の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ段目（但し、ｎ、
   ｍ、Ｌ、ｋは、ｎ＜ｍ＜（ＴＬ／ＴＡ）Ｌ＋ｎ、１＜２
   ｎ＋（ＴＬ／ＴＬ）Ｌ−ｍ−ｋ＜ｎを満足する正の整数
   である。）のゲート回路の出力端を前記クロック伝達回
   路の入力端に接続してなる遅延回路と、終段のユニット
   遅延回路の固定遅延回路の終段のゲート回路の出力端に
   得られる第３のクロックが前記初段のユニット遅延回路
   に入力される第４のクロック又はこの第４のクロックと
   所定の位相差を有する第５のクロックに同期するように
   前記複数のユニット遅延回路の可変遅延回路の遅延時間
   を制御する遅延時間制御回路とを有する遅延同期ループ
   回路と、 遅延時間をＴＡとするゲート回路をｋ段接続し、入力端
   を前記第１のクロックが印加されるノードに接続し、出
   力端を前記初段のユニット遅延回路の入力端に接続して
   なる第３の固定遅延回路とを備えていることを特徴とす
   る半導体集積回路。
7. 【請求項７】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる第
   １の可変遅延回路と、遅延時間をＴＡとするゲート回路
   をｎ段接続し、初段のゲート回路の入力端を前記可変遅
   延回路の出力端に接続してなる第１の固定遅延回路と、
   遅延時間をＴＬとするゲート回路をＬ段接続し、入力端
   を前記第１の固定遅延回路の終段のゲート回路に接続し
   てなる第２の可変遅延回路と、遅延時間をＴＡとするゲ
   ート回路をｎ段接続し、初段のゲート回路の入力端を前
   記可変遅延回路の出力端に接続してなる第２の固定遅延
   回路とを有し、前記第１のクロックを遅延させる遅延回
   路と、前記第２の固定遅延回路の終段のゲート回路の出
   力端に得られる第３のクロックが前記第２のクロックに
   要求される位相よりも第３の固定遅延回路による遅延分
   だけ遅れた位相となるように前記第１、第２の可変遅延
   回路の遅延時間を制御する遅延時間制御回路とを有する
   遅延同期ループ回路と、 遅延時間をＴＡとするゲート回路をｋ１段接続し、前記
   遅延回路の上流側に配置され、前記遅延回路とともに前
   記第１のクロックを遅延させる前記第３の固定遅延回路
   と、 遅延時間をＴＡとするゲート回路をｋ２段接続し、入力
   端を第１の可変遅延回路の出力端又は前記第１の固定遅
   延回路の２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−ｋ２段目
   （但し、ｎ、ｍ、Ｌ、ｋ１、ｋ２は、ｎ＜ｍ、１＜２ｎ
   ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−ｋ２を満足する正の整
   数である。）のゲート回路の出力端に接続し、出力端を
   前記クロック伝達回路の入力端に接続してなる第４の固
   定遅延回路とを備えていることを特徴とする半導体集積
   回路。
8. 【請求項８】第１のクロックを遅延してなる、前記第１
   のクロックと所定の位相差を有する第２のクロックを必
   要とする回路を備えると共に、前記第２のクロックを必
   要とする回路へのクロック伝送路に遅延時間をＴＡとす
   るゲート回路をｍ段接続してなるクロック伝達回路を有
   する半導体集積回路において、 遅延時間をＴＬとするゲート回路をＬ段接続してなる可
   変遅延回路と、遅延時間をＴＡとするゲート回路をｎ段
   接続し、初段のゲート回路の入力端を前記可変遅延回路
   の出力端に接続してなる固定遅延回路からなる複数のユ
   ニット遅延回路を縦列接続し、終段のユニット遅延回路
   の固定遅延回路の終段のゲート回路の出力端に得られる
   第３のクロックが前記初段のユニット遅延回路に入力さ
   れる第４のクロック又はこの第４のクロックと所定の位
   相差を有する第５のクロックに同期するように前記複数
   のユニット遅延回路の可変遅延回路の遅延時間を制御す
   る遅延時間制御回路とを有する遅延同期ループ回路と、 遅延時間をＴＡとするゲート回路をｋ１段接続し、入力
   端を前記第１のクロックが印加されるノードに接続し、
   出力端を前記初段のユニット遅延回路の入力端に接続し
   てなる第３の固定遅延回路と、 遅延時間をＴＡとするゲート回路をｋ２段接続し、入力
   端を所定のユニット遅延回路の可変遅延回路の出力端又
   は所定のユニット遅延回路の固定遅延回路の２ｎ＋Ｌ−
   ｍ−ｋ１−ｋ２段目（但し、ｎ、ｍ、Ｌ、ｋ１、ｋ２
   は、ｎ＜ｍ、１＜２ｎ＋（ＴＬ／ＴＡ）Ｌ−ｍ−ｋ１−
   ｋ２を満足する正の整数である。）のゲート回路の出力
   端に接続し、出力端を前記クロック伝達回路の入力端に
   接続してなる第４の固定遅延回路とを備えていることを
   特徴とする半導体集積回路。
9. 【請求項９】前記可変遅延回路は、ソースを電源線に接
   続した第１のｐチャネル絶縁ゲート型電界効果トランジ
   スタと、ソースを前記第１のｐチャネル絶縁ゲート型電
   界効果トランジスタのドレインに接続した第２のｐチャ
   ネル絶縁ゲート型電界効果トランジスタと、ドレインを
   前記第２のｐチャネル絶縁ゲート型電界効果トランジス
   タのドレインに接続し、ゲートを前記第２のｐチャネル
   絶縁ゲート型電界効果トランジスタのゲートに接続した
   第１のｎチャネル絶縁ゲート型電界効果トランジスタ
   と、ドレインを前記第１のｎチャネル絶縁ゲート型電界
   効果トランジスタのソースに接続し、ソースを接地線に
   接続した第２のｎチャネル絶縁ゲート型電界効果トラン
   ジスタとを備え、 前記第２のｐチャネル絶縁ゲート型電界効果トランジス
   タのゲートと前記第１のｎチャネル絶縁ゲート型電界効
   果トランジスタのゲートとの接続点をクロック入力ノー
   ド、前記第２のｐチャネル絶縁ゲート型電界効果トラン
   ジスタのドレインと前記第１のｎチャネル絶縁ゲート型
   電界効果トランジスタのドレインとの接続点をクロック
   出力ノードとされ、前記第１のｐチャネル絶縁ゲート型
   電界効果トランジスタのゲートに第１の遅延時間制御電
   圧が印加され、前記第２のｎチャネル絶縁ゲート型電界
   効果トランジスタのゲートに第２の遅延時間制御電圧が
   印加されるゲート回路を縦列接続して構成されているこ
   とを特徴とする請求項１、２、３、４、５、６、７又は
   ８記載の半導体集積回路。
10. 【請求項１０】前記可変遅延回路は、ソースを電源線に
    接続した第１のｐチャネル絶縁ゲート型電界効果トラン
    ジスタと、ソースを前記第１のｐチャネル絶縁ゲート型
    電界効果トランジスタのドレインに接続した第２のｐチ
    ャネル絶縁ゲート型電界効果トランジスタと、ドレイン
    を前記第２のｐチャネル絶縁ゲート型電界効果トランジ
    スタのドレインに接続した第１のｎチャネル絶縁ゲート
    型電界効果トランジスタと、ドレインを前記第１のｎチ
    ャネル絶縁ゲート型電界効果トランジスタのソースに接
    続し、ゲートを前記第１のｐチャネル絶縁ゲート型電界
    効果トランジスタのゲートに接続し、ソースを接地線に
    接続した第２のｎチャネル絶縁ゲート型電界効果トラン
    ジスタとを備え、 前記第１のｐチャネル絶縁ゲート型電界効果トランジス
    タのゲートと前記第２のｎチャネル絶縁ゲート型電界効
    果トランジスタのゲートとの接続点をクロック入力ノー
    ド、前記第２のｐチャネル絶縁ゲート型電界効果トラン
    ジスタのドレインと前記第１のｎチャネル絶縁ゲート型
    電界効果トランジスタのドレインとの接続点をクロック
    出力ノードとされ、前記第２のｐチャネル絶縁ゲート型
    電界効果トランジスタのゲートに第１の遅延時間制御電
    圧が印加され、前記第１のｎチャネル絶縁ゲート型電界
    効果トランジスタのゲートに第２の遅延時間制御電圧が
    印加されるゲート回路を縦列接続して構成されているこ
    とを特徴とする請求項１、２、３、４、５、６、７又は
    ８記載の半導体集積回路。
11. 【請求項１１】前記遅延制御回路は、スタータ回路と、
    一端を前記接地線に接続し、他端に前記第１の遅延時間
    制御電圧を生成する第１のキャパシタと、一端を前記電
    源線に接続し、他端に前記第２の遅延時間制御電圧を生
    成する第２のキャパシタと、前記スタータ回路に起動を
    制御され、遅延制御の基準となるクロックと、前記遅延
    同期ループ回路を構成する遅延回路の出力端から出力さ
    れるクロックとの位相差を比較して、前記第１のキャパ
    シタ及び前記第２のキャパシタの充放電を行う位相比較
    器兼チャージポンプ回路とを備え、 前記スタータ回路にスタータ信号が入力されたときは、
    前記位相比較器兼チャージポンプ回路は、所定のクロッ
    クサイクルが経過するまでは、前記第１のキャパシタ及
    び前記第２のキャパシタの充電のみを行い、前記所定の
    クロックサイクルが経過した後は、通常動作を行うよう
    に構成されていることを特徴とする請求項９又は１０記
    載の半導体集積回路。
12. 【請求項１２】前記位相比較器兼チャージポンプ回路
    は、直列接続されたプルアップ素子をなす複数のｐチャ
    ネル絶縁ゲート型電界効果トランジスタと、直列接続さ
    れたプルダウン素子をなす複数のｎチャネル絶縁ゲート
    型電界効果トランジスタとを備え、前記遅延同期ループ
    回路を構成する遅延回路に入力されるクロックと、前記
    遅延同期ループ回路を構成する遅延回路から出力される
    クロックと、前記遅延同期ループ回路を構成する遅延回
    路の所定のノードに出力されるクロックとを処理した複
    数のクロックにより前記複数のｐチャネル絶縁ゲート型
    電界効果トランジスタ及び前記複数のｎチャネル絶縁ゲ
    ート型電界効果トランジスタのオン、オフを制御され、
    前記第１のキャパシタの充放電を行う第１の位相比較器
    兼チャージポンプ回路と、 直列接続されたプルアップ素子をなす複数のｐチャネル
    絶縁ゲート型電界効果トランジスタと、直列接続された
    プルダウン素子をなす複数のｎチャネル絶縁ゲート型電
    界効果トランジスタとを備え、前記遅延同期ループ回路
    を構成する遅延回路に入力されるクロックと、前記遅延
    同期ループ回路を構成する遅延回路から出力されるクロ
    ックと、前記遅延同期ループ回路を構成する遅延回路の
    所定のノードに出力されるクロックとを処理した複数の
    クロックにより前記複数のｐチャネル絶縁ゲート型電界
    効果トランジスタ及び前記複数のｎチャネル絶縁ゲート
    型電界効果トランジスタのオン、オフを制御され、前記
    第２のキャパシタの充放電を行う第２の位相比較器兼チ
    ャージポンプ回路とを備えていることを特徴とする請求
    項７記載の半導体集積回路。