KR20000043877A - 플래쉬 메모리 장치의 파워 리셋 회로 - Google Patents
플래쉬 메모리 장치의 파워 리셋 회로 Download PDFInfo
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- G11C16/00—Erasable programmable read-only memories
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Abstract
Description
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- 파워-업시 제 1 노드의 전위를 고 레벨로 상승시키기 위한 제 1 부트스트랩 회로와,상기 제 1 노드의 전위를 랫치하기 위한 반전기능을 갖는 랫치수단과,상기 랫치수단의 출력에 따라 동작되며, 전원전압의 레벨에 따라 고 레벨 또는 저 레벨의 신호를 출력하는 전압 검출부와,파워-업시 제 2 노드의 전위를 고 레벨로 상승시키기 위한 제 2 부트스트랩 회로와,상기 제 2 노드의 전위를 지연시켜 출력하기 위한 지연수단과,상기 지연수단의 출력에 따라 동작되며, 상기 전압 검출부의 출력을 출력단으로 전달하기 위한 랫치기능을 갖는 전달수단과,상기 전압검출부의 출력을 상기 제 1 노드 및 제 2 노드로 피드백시키기 위한 피드백 수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2 부트스트랩 회로 각각은 캐패시터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 랫치수단은 다수의 인버터로 구성되는 제 1 반전수단과,상기 제 1 반전수단의 출력신호에 따라 전원전압 및 상기 제 1 반전수단의 출력 전압 중 어느 하나를 선택적으로 랫치한 후 출력하는 제 2 반전수단과,상기 제 2 반전수단의 출력을 반전시키기 위한 제 3 반전수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 전압 검출부는 상기 제 3 반전수단의 출력에 따라 전원전압의 출력을 제어하기 위한 제 1 PMOS 트랜지스터와,상기 제 1 PMOS 트랜지스터 및 접지단자 간에 직렬 접속된 제 1 저항 및 다이오드와 같이 동작되는 제 1 NMOS 트랜지스터와,상기 제 1 PMOS 트랜지스터 및 접지단자 간에 직렬 접속된 다이오드와 같이 동작되는 제 2 NMOS 트랜지스터 및 제 2 저항과,상기 제 1 PMOS 트랜지스터 및 접지단자 간에 접속되어, 상기 제 1 저항에 의해 강하된 전원전압 및 상기 제 2 NMOS 트랜지스터에 의해 강하된 전압을 비교하여 출력하는 전류 미러 회로를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 지연수단은 상기 제 2 노드의 전위를 반전시키기 위한 제 1 인버터와,상기 제 1 인버터의 출력 신호를 일정시간 지연시키기 위한 제 1 캐패시터와,상기 제 1 인버터의 출력 신호를 반전시키기 위한 제 2 인버터와,상기 제 2 인버터의 출력 신호를 일정시간 지연시키기 위한 제 2 캐패시터를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 전달수단은 다수의 인버터로 구성되는 제 1 지연수단과,상기 지연수단의 출력에 따라 구동되는 전달 트랜지스터의 출력 신호를 반전 및 지연시키기 위한 제 4 반전수단과,상기 제 4 반전수단의 출력을 반전시키기 위한 제 5 반전수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 피드백 수단은 다수의 인버터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 1 항에 있어서,상기 제 1 노드 및 상기 제 2 노드간에 접속된 지연 회로를 더 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
- 제 8 항에 있어서,상기 지연 회로는 다수의 인버터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
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