KR20000043877A

KR20000043877A - 플래쉬 메모리 장치의 파워 리셋 회로

Info

Publication number: KR20000043877A
Application number: KR1019980060315A
Authority: KR
Inventors: 서성환
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-29
Filing date: 1998-12-29
Publication date: 2000-07-15
Also published as: US6185129B1; KR100296323B1; JP3647702B2; JP2000195282A

Abstract

본 발명은 플래쉬 메모리 장치의 파워 리셋 회로에 관한 것으로, 파워-업시 제 1 노드의 전위를 고 레벨로 상승시키기 위한 제 1 부트스트랩 회로와, 상기 제 1 노드의 전위를 랫치하기 위한 반전기능을 갖는 랫치수단과, 상기 랫치수단의 출력에 따라 동작되며, 전원전압의 레벨에 따라 고 레벨 또는 저 레벨의 신호를 출력하는 전압 검출부와, 파워-업시 제 2 노드의 전위를 고 레벨로 상승시키기 위한 제 2 부트스트랩 회로와, 상기 제 2 노드의 전위를 지연시켜 출력하기 위한 지연수단과, 상기 지연수단의 출력에 따라 동작되며, 상기 전압 검출부의 출력을 출력단으로 전달하기 위한 랫치기능을 갖는 전달수단과, 상기 전압검출부의 출력을 상기 제 1 노드 및 제 2 노드로 피드백시키기 위한 피드백 수단으로 구성되는 플래쉬 메모리 장치의 파워 리셋 회로를 개시한다.

Description

플래쉬 메모리 장치의 파워 리셋 회로

본 발명은 플래쉬 메모리 장치의 파워 리셋(Power Reset) 회로에 관한 것으로, 특히 파워 리셋 회로의 출력값을 피드백(Feed Back)시키므로써 파워 리셋 회로의 스탠바이 전류(Standby Current)를 제거하고 소자의 집적도를 향상시킬 수 있는 플래쉬 메모리 장치의 파워 리셋 회로에 관한 것이다.

플래쉬 메모리 장치의 초기화 동작시 소자의 각 부분들은 설정된 초기값으로 유지되어 있어야 정상적인 동작이 가능해진다. 그러므로 플래쉬 메모리 장치의 동작에 있어, 소자의 초기화(리셋)는 매우 중요한 의미를 갖는다.

이와 같이 소자를 초기화하는 역할을 하는 것이 파워 리셋 회로이다. 일반적으로 플래쉬 메모리 장치의 스탠바이 전류는 5㎂ 이내로 제한되어 있다. 따라서, 파워-업(Power-Up)시 소자를 모두 초기화시키고 나면, 파워 리셋 회로는 전류 소모가 없어야 한다. 그러면, 종래 파워 리셋 회로에 대하여 도 1을 참조하여 설명하기로 한다.

도 1은 종래의 파워 리셋 회로를 설명하기 위해 도시한 회로도이다.

전원단자(Vcc) 및 제 1 노드(K1) 간에는 전원전압의 상승을 지연시키기 위한 지연부(11)가 접속되며, 제 1 노드(K1) 및 전원단자(Vcc) 간에는 제 1 노드(K1)에 게이트를 접속한 제 14 NMOS 트랜지스터(N14)가 접속된다. 지연부(11)의 구성을 보면, 전원단자(Vcc) 및 제 2 노드(K2)간에 각각의 게이트를 접지단자(Vss)에 접속한 다수의 PMOS 트랜지스터(P101 내지 P112)가 직렬로 접속되고 제 2 노드(K2) 및 제 3 노드(K3)간에는 각각의 게이트를 접지단자(Vss)에 접속한 다수의 PMOS 트랜지스터(P113 내지 P132)가 직렬 접속된다. 그리고 제 3 노드(K3) 및 접지단자(Vss) 간에는 NMOS 트랜지스터로 구성된 제 1 캐패시터(C1)가 접속된다. 제 14 NMOS 트랜지스터(N14)와 제 4 노드(K4) 간에는 저항(R)이 접속되며, 제 4 노드(K4)와 전원단자(Vcc) 간에는 게이트가 제 4 노드(K4)에 접속된 제 15 NMOS 트랜지스터(N15)가 접속된다.

또한, 전원단자(Vcc) 및 접지단자(Vss) 간에는 제 1 및 제 2 반전부(12, 13)가 각각 접속된다. 제 1 반전부(12)의 구성을 보면, 전원단자(Vcc) 및 제 5 노드(K5)간에 게이트가 제 4 노드(K4)에 접속된 제 1 PMOS 트랜지스터(P1), PMOS 다이오드(P2) 및 게이트가 접지단자(Vss)에 접속된 제 3 PMOS 트랜지스터(P3)가 직렬로 접속된다. 제 5 노드(K5) 및 접지단자(Vss) 간에는 게이트가 전원단자(Vcc)에 접속된 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)가 직렬로 접속된다. 제 2 반전부(13)의 구성을 보면, 전원단자(Vcc) 및 제 6 노드(K6)간에 게이트가 제 4 노드(K4)에 접속된 제 4 PMOS 트랜지스터(P4) 및 게이트가 접지단자(Vss)에 접속된 제 5 PMOS 트랜지스터(P5)가 직렬로 접속된다. 제 6 노드(K6) 및 접지단자(Vss) 간에는 게이트가 제 5 노드(K5)에 접속된 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)가 접속된다.

그리고 전원단자(Vcc) 및 제 5 노드(K5) 간에는 게이트가 제 5 노드(K5)에 접속된 제 6 NMOS 트랜지스터(N6)가 접속되며, 제 5 노드(K5) 및 접지단자(Vss) 간에는 NMOS 트랜지스터로 구성된 제 2 캐패시터(C2)가 접속된다. 제 6 노드 및 출력단자(PURST) 간에는 제 1 내지 제 6 인버터(I1 내지 I6)가 직렬 접속되며, 전원단자(Vcc) 및 제 6 노드(K6)간에는 PMOS 트랜지스터로 구성된 제 3 캐패시터(C3)가 접속된다. 또한, 제 6 노드(K6) 및 접지단자(Vss) 간에는 각각의 게이트가 제 4 노드(K4)에 접속된 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)가 직렬 접속된다.

이와 같이 구성된 파워 리셋 회로의 동작은 전원전압이 0V에서 Vcc까지 서서히 증가함에 따라 3단계로 나누어 설명할 수 있다.

먼저, 전원전압이 인가된 초기 상태를 설명한다.

초기상태에서 제 1 반전부(12)의 입력단자인 제 4 노드(K4)의 전위는 저전위를 유지한다. 이에 의해 제 1 PMOS 트랜지스터(P1)는 턴온되고 전원전압은 제 2 및 제 3 PMOS 트랜지스터(P2 및 P3)를 통해 제 5 노드(K5)로 인가된다. 이때, 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)의 게이트에는 초기 상태의 저전위 전압이 인가되므로 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)는 턴오프 상태를 유지한다. 이와 동시에 제 2 반전부(13)의 입력 단자인 제 4 노드(K4)의 전위에 의해 제 4 PMOS 트랜지스터(P4)가 턴온되고, 이에 의해 전원전압은 제 5 PMOS 트랜지스터(P5)를 통해 제 6 노드(K6)로 인가된다. 이때, 제 6 노드(K6)의 전위는 제 5 노드(K5)의 전위보다 높기 때문에 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)는 턴오프 상태를 유지한다. 그리고 전원전압의 전위가 저전위이기 때문에 제 6 노드(K6)는 저전위를 유지한다. 따라서, 출력 단자(PURST)를 통해 저전위의 전압이 출력된다.

두 번째로 전원전압이 일정 레벨 이상이 된 경우를 설명한다.

이 경우 전원전압은 NMOS 트랜지스터를 턴온시킬 수 있을 만큼 상승한 상태가 아니기 때문에, 제 5 노드(K5)에는 일정 레벨로 상승된 전원전압이 인가된다. 제 6 노드(K6)또한 일정 레벨로 상승된 전원전압이 인가되는데, 제 6 노드(K6)의 전위가 제 5 노드(K5)의 전위보다 높은 상태이기 때문에 출력 단자(PURST)로는 제 2 부트스트랩 회로(29)에 의하여 고전위의 전압이 출력되고, 소자의 초기화 동작이 이루어진다.

세 번째로, 전원전압이 완전히 상승된 상태를 설명한다.

전원전압이 일정레벨 이상이 되어 초기화 동작이 이루어진 후 일정 시간이 경과되어, 지연부(11)의 출력 단자인 제 1 노드(K1)를 통해 고전위의 전압이 출력되면, 제 1 및 제 4 PMOS 트랜지스터(P1 내지 P4)는 턴오프되고 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)는 턴온되어 제 6 노드(K6)의 전위는 저전위가 된다. 그러므로 제 1 및 제 2 반전부(11, 12)의 동작은 정지되고, 출력 단자(PURST)를 통해 저전위의 전압이 출력되어 초기와 동작이 정지된다.

제 14 및 제 15 NMOS 트랜지스터(N14, N15)는 다른 트랜지스터보다 문턱 전압이 예를 들어 0.3V 정도로 낮은 트랜지스터로 구성되는데, 전원전압이 0V로 강하되는 경우, 제 4 노드(K4)의 전위를 0V 까지 강하시키는 역할을 한다.

그런데, 이러한 파워 리셋 회로는 파워-업 되는 동안 전원전압의 상승을 지연시키는 지연부(11)가 다수의 PMOS 트랜지스터(P101 내지 P132) 및 캐패시터(C1)로 구성되기 때문에 플래쉬 메모리 장치에서 파워 리셋 회로가 차지하는 면적이 크다. 또한, 파워-업 시간이 긴 경우 지연부(11)가 긴 파워-업 시간에 상응하는 동작을 하지 못하는 문제점이 있다.

따라서, 본 발명은 파워 리셋 회로의 출력값으로 소자를 초기화시키고 난 후 출력값을 피드백(feed back)시키므로써 전류 소모를 방지하고 소자의 집적도를 향상시킬 수 있는 플래쉬 메모리 장치의 파워 리셋 회로를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 파워 리셋 회로는 파워-업시 제 1 노드의 전위를 고 레벨로 상승시키기 위한 제 1 부트스트랩 회로와, 상기 제 1 노드의 전위를 랫치하기 위한 반전기능을 갖는 랫치수단과, 상기 랫치수단의 출력에 따라 동작되며, 전원전압의 레벨에 따라 고 레벨 또는 저 레벨의 신호를 출력하는 전압 검출부와, 파워-업시 제 2 노드의 전위를 고 레벨로 상승시키기 위한 제 2 부트스트랩 회로와, 상기 제 2 노드의 전위를 지연시켜 출력하기 위한 지연수단과, 상기 지연수단의 출력에 따라 동작되며, 상기 전압 검출부의 출력을 출력단으로 전달하기 위한 랫치기능을 갖는 전달수단과, 상기 전압검출부의 출력을 상기 제 1 노드 및 제 2 노드로 피드백시키기 위한 피드백 수단을 포함하여 구성되는 것을 특징으로 한다.

도 1은 종래의 파워 리셋 회로를 설명하기 위해 도시한 회로도.

도 2는 본 발명에 따른 파워 리셋 회로를 설명하기 위해 도시한 회로도.

도 3 및 도 4는 본 발명에 따른 파워 리셋 회로의 파워-업 시간에 따른 각 노드의 출력 전압을 설명하기 위해 도시한 그래프.

<도면의 주요 부분에 대한 부호 설명>

21 : 제 1 부트스트랩 회로 22 : 제 2 반전수단

23 : 전압 검출부 24 : 제 4 반전수단

25 : 제 3 지연수단 26 : 제 1 반전수단

27 : 제 1 지연수단 28 : 제 2 지연수단(피드백 수단)

29 : 제 2 부트스트랩 회로

200 : 랫치수단 300 : 전달수단

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2는 본 발명에 따른 파워 리셋 회로를 설명하기 위해 도시한 회로도이다.

제 10 노드(K30)에는 제 1 부트스트랩 회로(21)가 접속되고, 제 10 노드(K30)와 제 1 노드(K21) 간에는 랫치 수단(200)이 접속되는데, 랫치 수단(200)은 제 1 반전수단(26), 제 2 반전수단(22) 및 제 3 반전수단인 제 16 인버터(I16)를 직렬 연결하여 구성한다.

제 1 반전수단(26)은 제 13 내지 제 15 인버터(I13 내지 I15)을 직렬 연결하여 구성한다. 제 2 반전수단(22)의 구성을 설명하면, 제 11 노드(K31)와 제 12 노드(K32) 간에 제 6 인버터(I6)가 접속되고, 제 11 노드(K31)와 제 13 노드(K33) 간에 게이트가 제 12 노드(K32)에 접속된 제 6 NMOS 트랜지스터(N26)가 접속된다. 또한 전원단자(Vcc)와 제 13 노드(K33) 간에는 게이트가 제 12 노드(K32)에 접속된 제 4 PMOS 트랜지스터(P24)가 접속되고, 제 13 노드(K33)와 제 1 노드(K21) 간에는 한 쌍의 인버터(I7, I8)로 구성되는 랫치기 및 제 16 인버터(I16)가 직렬 접속된다.

전원단자(Vcc) 및 접지단자(Vss) 간에는 일정 전압 이하에서 고전위의 전압을 출력하는 전압 검출부(23)가 접속된다. 전압 검출부(23)의 구성을 설명하면, 전원단자(Vcc)와 제 2 노드(K22) 간에 게이트가 전압 검출부(23)의 입력 단자인 제 1 노드(K21)에 접속된 제 1 PMOS 트랜지스터(P21)가 접속되고, 제 2 노드(K22)와 접지단자(Vss) 간에는 제 1 저항(R1) 및 제 1 NMOS 트랜지스터(N21)가 직렬로 접속되는 한편, 제 2 NMOS 트랜지스터(N22) 및 제 2 저항(R2)이 직렬 연결되어 있다. 제 2 노드(K22)와 제 3 노드(K23) 간에는 게이트가 제 3 노드(K23)에 접속된 제 2 PMOS 트랜지스터(P22)가 접속되고, 제 2 노드(K22)와 제 4 노드(K24) 간에는 게이트가 제 3 노드(K23)에 접속된 제 3 PMOS 트랜지스터(P23)가 접속된다. 제 3 노드(K23)와 제 5 노드(K25) 간에는 게이트가 제 1 저항(R1) 및 제 1 NMOS 트랜지스터(N21)의 접속점에 접속된 제 3 NMOS 트랜지스터(N23)가 접속되고, 제 4 노드(K24)와 제 5 노드(K25) 간에는 게이트가 제 2 NMOS 트랜지스터(N22) 및 제 2 저항(R2)의 접속점에 접속된 제 4 NMOS 트랜지스터(N24)가 접속된다. 그리고 제 5 노드와 접지단자(Vss) 간에는 게이트가 제 1 저항(R1) 및 제 1 NMOS 트랜지스터(N21)의 접속점에 접속된 제 5 NMOS 트랜지스터(N25)가 접속된다.

또한, 제 4 노드(K24) 및 출력단자(VOUT) 간에는 전달수단(300)이 접속되는데, 전달수단(300)은 제 1 지연수단(I17, I18; 27), 전달 트랜지스터(T1)와 랫치기로 이루어진 제 4 반전수단(24), 제 5 반전수단인 19 인버터(I19)로 구성된다. 제 3 반전수단(24)의 구성을 설명하면, 제 1 지연수단(27)과 제 7 노드(K27) 간에는 전달 트랜지스터(T1)가 접속된다. 이 전달 트랜지스터(T1)는 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되는데, NMOS 트랜지스터의 게이트는 제 6 노드(K26)에 접속되고 PMOS 트랜지스터의 게이트는 제 6 노드(K26)의 전위 레벨을 반전시키는 인버터(I1)에 접속된다. 제 7 노드(K27)와 출력 단자 간에는 랫치회로가 접속되는데, 이 랫치회로는 병렬로 연결된 한 쌍의 인버터(I2, I3)로 구성한다.

전압 검출부(23)의 출력은 제 2 지연수단(피드백 수단; 28)을 통해 제 8 노드(K28)로 피드백된다.

제 8 노드(K28)와 제 6 노드(K26) 간에는 제 3 지연수단(25)이 접속된다. 제 3 지연수단(25)의 구성을 설명하면, 제 8 노드(K28)와 제 9 노드(K29) 간에 제 9 내지 제 12 인버터(I9 내지 I12)를 통해 일정 시간 지연된 제 4 노드(K24)의 전위를 반전시키는 제 4 인버터(I4)가 접속되고, 제 9 노드(K29)와 접지단자(Vss) 간에는 NMOS 트랜지스터로 구성되는 캐패시터(C21)가 접속된다. 제 9 노드(K29)와 제 6 노드(K26) 간에는 제 2 인버터가 접속되고, 제 6 노드와 접지단자(Vss) 간에는 제 2 캐패시터(C22)가 접속된다.

또한, 제 8 노드(K28)와 제 14 노드(K34) 간에는 제 2 부트스트랩 회로(29)가 접속되고, 제 14 노드(K34)와 제 10 노드(K30) 간에는 제 20 및 제 21 인버터(I20, I21)가 직렬로 접속

이와 같이 구성된 파워 리셋 회로는 파워-업(Power-Up)시 제 1 부트스트랩 회로(21)에 의해 제 10 노드(K30)가 고 레벨로 상승되고, 랫치수단(200)은 제 10 노드(K30)의 전위를 랫치한다. 전압 검출부는 랫치수단(200)의 출력에 따라 동작하는데, 전원전압의 레벨에 따라 고레벨 또는 저레벨의 신호를 출력한다. 한편, 파워-업시 제 2 부트스트랩 회로(29)에 의해 제 14 노드의 전위는 고 레벨로 되고, 제 3 지연수단(25)은 제 14 노드(K34)의 전위를 지연시켜 출력한다. 전달수단(300)은 제 3 지연수단(5)의 출력에 따라 동작되며, 전압검출부(23)의 출력을 출력단으로 전달한다. 또한, 전압 검출부(23)의 출력은 제 2 지연수단(피드백 수단; 28)에 의해 제 10 노드(K30) 및 제 14 노드(K34)로 피드백된다. 자세히 설명하면 다음과 같다.

전원전압이 인가된 초기 파워-업시, 제 1 부트스트랩 회로(21)의 부트스트랩 동작에 의해 제 10 노드(K30)는 고전위가 된다. 제 10 노드(K30)의 전위는 제 1 반전수단(26)인 제 13 내지 제 15 인버터(I13 내지 I15)를 통해 저전위로 되어 제 2 반전수단(22)으로 입력된다. 제 1 반전수단(26)의 전위는 제 2 반전수단(22)을 통해 다시 반전된 후, 제 3 반전 수단인 제 16 인버터(I16)를 통해 저전위가 되므로 제 1 노드(K21)의 전위는 저전위가 된다.

제 2 반전수단(22)에서, 제 11 노드(K31)의 전압은 제 6 인버터(I6)를 통해 반전되어 제 4 PMOS 트랜지스터(P24)를 턴오프시키는 반면, 제 6 NMOS 트랜지스터(N26)를 턴온시킨다. 이는 한 쌍의 인버터(I7, I8)로 구성된 반전 랫치기를 통해 고전위로 출력된다.

제 1 노드(K21)가 저전위가 되면 전압 검출부(23)가 동작을 개시한다. 이 전압 검출부(23)는 일정 전압 이하에서 고전위를 출력하고 일정 전압 이상이 되면 저전위를 출력하도록 구성된다. 제 1 노드(K21)가 저전위이므로 제 1 PMOS 트랜지스터(P21)가 턴온되어 일정 레벨로 상승한 전원전압이 인가된다. 이에 의해 제 2 노드(K22)는 고전위가 된다. 그러나 제 2 노드(K22)의 전위가 NMOS 트랜지스터를 턴온시킬 만큼 상승하지 않은 상태이므로 제 2 노드(K22)에 게이트가 접속된 제 1, 제 2, 제 3 및 제 5 NMOS 트랜지스터(N21, N22, N23, N25)는 턴오프 상태를 유지한다. 제 2 및 제 3 NMOS 트랜지스터(N22, N23) 또한 턴오프 상태를 유지한다. 반면, 제 3 노드(K23)가 저전위를 유지하므로 제 2 및 제 3 PMOS 트랜지스터(P22, P23)는 턴온되며, 전압 검출부(23)의 출력 단자인 제 4 노드(K24)는 고전위를 유지하게 된다.

한편 파워-업시, 제 2 부트스트랩 회로(29)의 부트스트랩 동작에 의해 제 14 노드(K34)는 고전위가 된다. 이에 따라, 제 8 노드(K28)는 고전위를 갖게 되고, 제 3 지연수단(35)은 제 8 노드(K28)의 전위를 지연시켜 출력한다. 자세히 설명하면, 제 8 노드(K28)의 전위는 제 4 인버터(I4)를 지나면서 제 9 노드(K29)를 저전위로 만들고, 제 1 캐패시터(C21)는 충전되지 않는다. 제 9 노드(K29)의 전위는 다시 제 5 인버터(I5)를 통해 반전되어 제 6 노드(K26)를 고전위가 되게 하며, 제 2 캐패시터(C22)가 충전되면서 제 3 지연수단(25)의 출력 전위는 일정 시간 지연된다.

전달 수단(300)은 제 3 지연수단(25)의 출력에 따라 동작되는데, 제 6 노드(K26)는 고전위이므로 전송 트랜지스터(T1)를 통해 제 1 지연수단(27)의 출력 전압이 패스되어 제 7 노드(K27)는 고전위가 된다. 이는 랫치기(I2, I3)에 저전위 상태로 랫치되었다가 제 5 반전수단인 제 19 인버터(I19)를 통해 반전되어 고전위로 된 후 출력단(VOUT)으로 패스된다. 출력단(VOUT)이 고전위가 되면 플래쉬 메모리 장치 내의 소자들이 초기화(리셋)되게 된다. 또한, 전압 검출부(23)의 출력은 제 2 지연수단(피드백 수단; 28)을 통해 제 14 노드(K34)로 피드백된다.

전원전압이 일정 레벨 이상이 되면, 전압 검출부(23)의 제 2 노드(K22)는 고전위가 되는데, 이는 제 1, 제 2, 제 3 및 제 5 NMOS 트랜지스터(N21, N22, N23, N25)를 턴온시킬 수 있을 만큼 높은 전위이다. 이에 따라 전원단자(Vcc)로부터 접지 단자(Vss)로 전류패스가 이루어져, 전압 검출부(23)의 출력 단자인 제 4 노드(K24)는 저전위가 된다. 전압 검출부(23)의 출력 전압은 제 2 지연수단(피드백 수단; 28)을 통해 제 14 노드(K34)로 피드백되는 동시에 전달수단(300)으로 인가된다. 제2 지연수단(28)의 피드백 동작에 의해 제 8 노드(K28)는 저전위를 가지므로 제 3 지연수단(25)의 출력 노드인 제 6 노드(K26)는 저전위가 되고, 전송 트랜지스터(T1)는 동작되지 않는다. 이에 따라 출력단(VOUT)으로는 저전위가 출력되어 소자의 초기화가 종료된다. 제 3 지연수단(25)은 제 3 반전수단(24)에서 제 1 지연수단(27)의 출력값이 충분히 지연되도록 하기 위해, 랫치 시간을 충분히 갖도록 디자인한다.

한편, 제 8 노드(K28)가 저전위를 유지함에 따라 제 10 노드(K30)는 저전위가 된다. 제 10 노드(K30)의 전위는 랫치수단(200)을 통해 랫치 및 반전되어 제 1 노드(K21)로 전달되는데, 이때 제 1 노드(K21)의 전위는 고전위 상태가 된다. 제 1 노드(K21)는 전압 검출부(23)의 입력 단자로서, 고전위 상태가 됨에 따라 전압 검출부(23)는 동작을 정지하게 되며, 전압 검출부(23)내의 전류는 모두 접지단자(Vss)로 패스되어 더 이상의 구동 전류는 흐르지 않게 된다.

도 3 및 도 4는 본 발명에 따른 파워 리셋 회로의 파워-업 시간에 따른 각 노드의 출력 전압을 설명하기 위해 도시한 그래프이다.

도 3은 파워-업 시간이 10ms인 경우이고, 도 4는 파워-업 시간이 100ms인 경우이다. 그래프에서 알 수 있는 바와 같이, 본 발명에 따른 파워 리셋 회로를 사용하게 되면 파워-업 시간을 충분히 길게 하여도 출력 전압은 일정 시간동안 고전위를 유지하는 것을 알 수 있다. 이에 따라, 파워-업 시간을 길게 하여도 소자의 초기화를 안정적으로 수행할 수 있게 된다.

상술한 바와 같이 본 발명에 따르면 파워 리셋 회로의 출력값을 피드백시켜 스탠바이 전류를 제거할 수 있고, 파워 리셋 회로의 레이아웃 면적을 줄일 수 있어 소자의 집적도를 향상시킬 수 있는 효과가 있다.

Claims

파워-업시 제 1 노드의 전위를 고 레벨로 상승시키기 위한 제 1 부트스트랩 회로와,

상기 제 1 노드의 전위를 랫치하기 위한 반전기능을 갖는 랫치수단과,

상기 랫치수단의 출력에 따라 동작되며, 전원전압의 레벨에 따라 고 레벨 또는 저 레벨의 신호를 출력하는 전압 검출부와,

파워-업시 제 2 노드의 전위를 고 레벨로 상승시키기 위한 제 2 부트스트랩 회로와,

상기 제 2 노드의 전위를 지연시켜 출력하기 위한 지연수단과,

상기 지연수단의 출력에 따라 동작되며, 상기 전압 검출부의 출력을 출력단으로 전달하기 위한 랫치기능을 갖는 전달수단과,

상기 전압검출부의 출력을 상기 제 1 노드 및 제 2 노드로 피드백시키기 위한 피드백 수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 제 1 및 제 2 부트스트랩 회로 각각은 캐패시터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 랫치수단은 다수의 인버터로 구성되는 제 1 반전수단과,

상기 제 1 반전수단의 출력신호에 따라 전원전압 및 상기 제 1 반전수단의 출력 전압 중 어느 하나를 선택적으로 랫치한 후 출력하는 제 2 반전수단과,

상기 제 2 반전수단의 출력을 반전시키기 위한 제 3 반전수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 전압 검출부는 상기 제 3 반전수단의 출력에 따라 전원전압의 출력을 제어하기 위한 제 1 PMOS 트랜지스터와,

상기 제 1 PMOS 트랜지스터 및 접지단자 간에 직렬 접속된 제 1 저항 및 다이오드와 같이 동작되는 제 1 NMOS 트랜지스터와,

상기 제 1 PMOS 트랜지스터 및 접지단자 간에 직렬 접속된 다이오드와 같이 동작되는 제 2 NMOS 트랜지스터 및 제 2 저항과,

상기 제 1 PMOS 트랜지스터 및 접지단자 간에 접속되어, 상기 제 1 저항에 의해 강하된 전원전압 및 상기 제 2 NMOS 트랜지스터에 의해 강하된 전압을 비교하여 출력하는 전류 미러 회로를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 지연수단은 상기 제 2 노드의 전위를 반전시키기 위한 제 1 인버터와,

상기 제 1 인버터의 출력 신호를 일정시간 지연시키기 위한 제 1 캐패시터와,

상기 제 1 인버터의 출력 신호를 반전시키기 위한 제 2 인버터와,

상기 제 2 인버터의 출력 신호를 일정시간 지연시키기 위한 제 2 캐패시터를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 전달수단은 다수의 인버터로 구성되는 제 1 지연수단과,

상기 지연수단의 출력에 따라 구동되는 전달 트랜지스터의 출력 신호를 반전 및 지연시키기 위한 제 4 반전수단과,

상기 제 4 반전수단의 출력을 반전시키기 위한 제 5 반전수단을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 피드백 수단은 다수의 인버터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 1 항에 있어서,

상기 제 1 노드 및 상기 제 2 노드간에 접속된 지연 회로를 더 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.
제 8 항에 있어서,

상기 지연 회로는 다수의 인버터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 파워 리셋 회로.