JPH04339397A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に選択されたメモリセルから読出された小振幅の
信号を高速に増幅するようなセンスアンプ回路に関する
ものである。

【０００２】

【従来の技術】図６は従来の一般的なＲＡＭ（Ｒａｎｄ
ａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の構成を示す概略
ブロック図である。図において１はメモリアレイ、２は
Ｘアドレスバッファデコーダ、３はＹアドレスバッファ
デコーダ、４はＲ／Ｗ制御回路、５はセンスアンプ回路
、６は出力バッファ回路である。メモリセルアレイ１に
は、複数のワード線およびビット線が互いに交差するよ
うに配置されていて、それらのワード線とビット線との
各交点にはメモリセル（図示せず）が設けられている。 メモリセルアレイ１にはＸアドレスバッファデコーダ２
とＹアドレスバッファデコーダ３が接続されている。

【０００３】次に動作について説明する。Ｘアドレスバ
ッファデコーダ２によってメモリセルアレイ１の１つの
ワード線が選択され、Ｙアドレスバッファデコーダ３に
よってメモリセルアレイ１の１つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいはそのメモリセルに蓄えられている
データが読出される。データの書込み，読出しは、Ｒ／
Ｗ制御回路４に与えられる読出／書込制御信号Ｒ／Ｗに
よって選択される。データの書込み前には入力データＤ
ＩＮがＲ／Ｗ制御回路４を介して選択されたメモリセル
に入力される。また、データの読出時には、選択された
メモリセルに蓄えられているデータがセンスアンプ回路
５によって検出されかつ増幅されてデータの出力バッフ
ァ回路６を介して出力データＤＯＵＴとして外部に取出
される。

【０００４】図７は、図６に示したセンスアンプ回路５
および出力バッファ回路６の具体的な回路図であって、
従来のＥＣＬインタフェイスのセンスアンプ回路，およ
び出力バッファ回路である。図において５はセンスアン
プ回路、６は出力バッファ回路、１０は高電位側電源、
１１は低電位側電源、１２はＰＭＯＳトランジスタ、１
３，１４はＮＭＯＳトランジスタ、１５，　１６，　１
８，　２１，　２２，　２５，　２６，　２８，　３０
，　３２，３４，　３７，４０，　４１，　４２，　４
４はバイポーラトランジスタ、１７，　１９，　２０，
　２３，　２４，　２７，　３１，　３５，３６，　３
９，　４３は抵抗、２９，　３３，　３８はダイオード
である。高電位側電源１０ＶＣＣはＥＣＬインタフェイ
スの半導体記憶装置では０Ｖに設定される。低電位側電
源１１ＶＥＥはＥＣＬインタフェイスの半導体記憶装置
では−４．５　ｖまたは−５．２　ｖに設定される。セ
ンスアンプ回路は、バイポーラトランジスタ１５，　１
６で構成されるＥＣＬ回路，上記ＥＣＬ回路の電流源と
なるＮＭＯＳトランジスタ１４，ＮＭＯＳトランジスタ
１４のスイッチング素子として働くＰＭＯＳトランジス
タ１２とＮＭＯＳトランジスタ１３からなるＣＭＯＳイ
ンバータ，抵抗１７，　１９，　２０，　２３，　２４
，　２７，バイポーラトランジスタ１８，　２１，　２
２，　２５，　２６からなる電流・電圧変換回路，バイ
ポーラトランジスタ２８，　３０，　３２，　３４およ
びダイオード２９，　３３，　および抵抗３１，　３５
からなるレベルシフト回路によって構成されている。セ
ンスアンプ回路５において、Ｉ／Ｏ　，反転Ｉ／Ｏ　信
号は選択されたメモリセルの信号を伝えるＩ／Ｏ　，反
転Ｉ／Ｏ　線の信号であり、通常高速化のために小振幅
にされる。反転ＳＥ信号はセンスアンプ選択信号であり
、本例では”Ｌ”イネーブル信号で、反転ＳＥ信号”Ｌ
”でＮＭＯＳトランジスタ１４をＯＮさせる。ＶＣＳ１
信号は基準電位であって、バイポーラトランジスタ１８
，　２２，　２６，　３０，　３４，　４２のベースと
接続され、それらのベース電位を一定に保つことにより
定電流動作させる。出力バッファ回路６はバイポーラト
ランジスタ３７，　４０，　４１で構成されるＥＣＬ回
路と、バイポーラトランジスタ４２，抵抗４３で構成さ
れる定電流源回路と、出力振幅を決める抵抗３６，　３
９，　およびダイオード３８とバイポーラトランジスタ
４４より構成される。反転ＯＥ信号は書きこみ時、およ
びチップ非選択時に”Ｈ”レベルとなり出力を”Ｌ”レ
ベルに固定する信号である。

【０００５】図８はデータバス反転Ｄ，Ｄに接続される
差動増幅器（以下差動アンプという）のより具体的な構
成例であり、８ブロックに分割されたものを示している
。図において、１０は高電位側電源、１１は低電位側電
源、１２０　，１２８　はＰ形電界効果トランジスタ（
以下ＰＭＯＳトランジスタという）、１３０　，　１３
８　，　１４０　，　１４８　はＮ形電界効果トランジ
スタ（以下、ＮＭＯＳトランジスタという）、１５０　
，　１５８，１６０　，　１８０　はバイポーラトラン
ジスタである。従来より高速化のために、図６に示すメ
モリセルアレイ１からセンスアンプ回路５に信号を伝え
るＩ／Ｏ　線の容量低減を図るため、メモリセルアレイ
１の分割が行われており、センスアンプ選択反転信号Ｓ
Ｅによってメモリセルアレイのブロックおよびセンスア
ンプ回路５の選択が行われる。図８において、第１ブロ
ックのＩ／Ｏ　線信号はＩ／Ｏ１，反転Ｉ／Ｏ１，第１
ブロックのセンスアンプ選択信号は反転ＳＥ１，また第
８ブロックのＩ／Ｏ　線信号はＩ／Ｏ８，反転Ｉ／Ｏ８
，第８ブロックのセンスアンプ選択信号は反転ＳＥ８　
であり、反転ＳＥ１　〜反転ＳＥ８　のうちただ一つの
信号のみを”Ｌ”レベルとすることによってブロックお
よびセンスアンプ回路５を選択する。

【０００６】次に図７，図８について動作を説明する。 図８において、反転信号Ｉ／０１，Ｉ／Ｏ８が”Ｈ”レ
ベル，信号Ｉ／０１，Ｉ／Ｏ８が”Ｌ”レベル，反転信
号ＳＥ１　が”Ｌ”レベル，反転信号ＳＥ２　（図示せ
ず）〜ＳＥ８　が”Ｈ”レベルであるとする。このとき
ＰＭＯＳトランジスタ１２０　がＯＮし、従ってＮＭＯ
Ｓトランジスタ１４０　がＯＮする。また反転信号ＳＥ
２　（図示せず）〜反転信号ＳＥ８　が”Ｈ”レベルで
あるため、第８ブロックのＮＭＯＳトランジスタ１４８
　がＯＦＦする。図では示していないが第２〜第７ブロ
ックの同場所のＮＭＯＳトランジスタもＯＦＦする。 従って第１ブロックの差動アンプのみ電流が流れ、ここ
で反転Ｉ／Ｏ１が”Ｈ”レベル，Ｉ／０１が”Ｌ”レベ
ルであるため、バイポーラトランジスタ１５０　がＯＮ
し、よって図７の抵抗２０，バイポーラトランジスタ２
１を介してデータバス反転Ｄ，バイポーラトランジスタ
１５０　，ＮＭＯＳトランジスタ１４０　の経路で電流
が流れる。また抵抗２０，バイポーラトランジスタ２１
にはバイポーラトランジスタ２２，抵抗２３で構成され
る定電流源回路からの電流が常時流れており、従って抵
抗２０にはＮＭＯＳトランジスタ１４０　のＯＮ電流と
抵抗２３，バイポーラトランジスタ２２で構成される定
電流源回路の電流の合成電流が流れる。

【０００７】一方、抵抗２４にはバイポーラトランジス
タ１６０　がＯＦＦしているため、バイポーラトランジ
スタ２６，抵抗２７で構成される定電流源回路の電流し
か流れない。従って抵抗２０と抵抗２４とで電位差を生
じ、エミッタフォロアのバイポーラトランジスタ２８の
ベースは”Ｌ”レベルとなり、エミッタフォロアのバイ
ポーラトランジスタ３２のベースは”Ｈ”レベルとなる
。従ってレベルシフト用ダイオード２９，　３３を介し
て出力回路６のバイポーラトランジスタ３７のベースは
”Ｌ”レベルとなり、バイポーラトランジスタ４０のベ
ースは”Ｈ”レベル信号が入力される。出力制御反転信
号ＯＥは読み出し時は”Ｌ”レベルに設定されているた
め、バイポーラトランジスタ４０のみがＯＮし、従って
出力信号ＤＯＵＴ　は”Ｌ”レベルとなり”Ｌ”レベル
信号が読み出される。次に反転信号Ｉ／０１〜Ｉ／Ｏ８
が”Ｌ”レベル，信号Ｉ／０１，Ｉ／Ｏ８が”Ｈ”レベ
ル，反転信号ＳＥ１　が”Ｌ”レベル、反転信号ＳＥ２
　（図示せず）〜ＳＥ８　が”Ｈ”レベルであるとする
。このときも同様の動作により出力バッファ回路６のバ
イポーラトランジスタ３７のベース電位が”Ｈ”レベル
となり、バイポーラトランジスタ４０のベース電位が”
Ｌ”レベルとなってバイポーラトランジスタ３７がＯＮ
，バイポーラトランジスタ４０，　４１がＯＦＦするた
め、出力信号ＤＯＵＴ　は”Ｈ”レベルとなり”Ｈ”レ
ベルが読み出される。上記においては反転信号ＳＥ１　
のみが”Ｌ”レベルの場合、すなわち第１ブロックの差
動アンプのみが選択された場合について説明したが他の
ブロックが選択された場合も同様の動作を行う。

【０００８】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので図７において、反転
ＳＥ信号が”Ｌ”レベルのとき、ＰＭＯＳトランジスタ
１２がＯＮ，ＮＭＯＳトランジスタ１３がＯＦＦし、Ｎ
ＭＯＳトランジスタ１４がＯＮする。このときＮＭＯＳ
トランジスタ１４のゲート−ソース間電位ＶＧＳはＶＣ
Ｃ−ＶＥＥ＝０ｖ−ＶＥＥ＝−ＶＥＥとなる。従って低
電位側電源ＶＥＥが変化するとＮＭＯＳトランジスタ１
４のＶＧＳも変化するため、ＮＭＯＳトランジスタ１４
に流れる電流値が変化する。例えば低電位側電源ＶＥＥ
が小さくなると、ＮＭＯＳトランジスタ１４のＶＧＳ＝
−ＶＥＥは大きくなり電流値が増加する。電流値が増加
すると、バイポーラトランジスタ１５がＯＮしている場
合、抵抗２０に流れる電流が多くなり、そのためより大
きな電圧降下を生じ、バイポーラトランジスタ２１が飽
和してしまい速度性能が急激に劣化するという問題点が
あった。また、低電位側電源ＶＥＥが大きくなると、Ｎ
ＭＯＳトランジスタ１４のＶＧＳ＝−ＶＥＥは小さくな
り電流値が減少するため、駆動能力が低下し、センスア
ンプの速度性能を劣化してしまうという問題点があった
。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧依存性の小さい、すな
わち電源電圧が変化しても速度性能、動作マージン等が
劣化しない半導体記憶装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る半導体記
憶装置はセンスアンプ回路の差動アンプの電流源となる
ＮＭＯＳトランジスタのゲート電圧に、選択時、電源電
圧の変化によらず一定の基準電位を与えることにより、
電源電圧が変化しても差動アンプに流れる電流値は一定
とするものである。

【００１１】

【作用】この発明における半導体記憶装置は、センスア
ンプ回路の差動アンプの電流源となるＮＭＯＳトランジ
スタのゲート電位に、選択時、電源電圧の変化によらず
一定の基準電位を与えることにより、電源電圧が変化し
ても差動アンプに流れる電流値は一定となり電源電圧依
存性が小さくなる。

【００１２】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図において、５，６，１０〜４４は図７の従来例
に示した５，６，１０〜４４と同様であるので説明を省
略する。 センスアンプ回路５において、バイポーラトランジスタ
１５，１６およびＮＭＯＳトランジスタ１４でＥＣＬ差
動アンプを構成し、ＰＭＯＳトランジスタ１２およびＮ
ＭＯＳトランジスタ１３でＣＭＯＳインバータを構成し
、それらのゲートにはセンスアンプ選択反転信号ＳＥが
入力され、ＰＭＯＳトランジスタ１２のソースには低電
位側電源１１ＶＥＥの変化に応じて一定の割合で変化す
る基準電位ＶＣＳ１　が接続されている。反転Ｄ，Ｄは
データバスで、図８の従来例で述べたように、上記ＥＣ
Ｌ差動アンプおよびセンスアンプ選択回路がブロック分
割の数だけ接続されている。（図示せず）また、抵抗１
７，　１９，　２０，２３，　２４，　２７およびバイ
ポーラトランジスタ１８，２１，２２，　２５，　２６
で電流−電圧変換回路が構成され、バイポーラトランジ
スタ２８，　３０，　３２，　３４およびダイオード２
９，　３３および抵抗３１，　３５でレベルシフト回路
が構成される。またＩ／Ｏ　，反転Ｉ／Ｏ　信号および
反転ＳＥ信号は図７の従来例において説明したものと同
じ信号である。

【００１３】次に出力バッファ回路６において、バイポ
ーラトランジスタ３７，　４０，　４１でＥＣＬ回路が
構成され、バイポーラトランジスタ４２，抵抗４３で定
電流源回路が構成され、抵抗３６，　３９およびダイオ
ード３８によって出力レベルが決定される。バイポーラ
トランジスタ３７，４０のベースにはセンスアンプ回路
５の上記の出力がそれぞれ入力される。また反転ＯＥ信
号およびＤＯＵＴ　信号は図７の従来例において説明し
たものと同じ信号である。

【００１４】次に動作について説明する。図１において
Ｉ／Ｏ　線の反転信号Ｉ／Ｏ　が”Ｈ”レベル，Ｉ／Ｏ
　が”Ｌ”レベルで信号反転ＳＥが”Ｌ”レベルのとき
、ＰＭＯＳトランジスタ１２がＯＮし、ＮＭＯＳトラン
ジスタ１３がＯＦＦし、ＮＭＯＳトランジスタ１４がＯ
Ｎする。このときＮＭＯＳトランジスタ１４のゲートに
は低電圧側電源１１ＶＥＥの変化に追従して一定となる
ような、例えばＶｃｓ１＝ＶＥＥ＋１．２５Ｖの基準電
圧ＶＣＳ１　が入力される。ここで反転Ｉ／Ｏ　が”Ｈ
”レベル，Ｉ／Ｏ　が”Ｌ”レベルであるからバイポー
ラトランジスタ１５がＯＮし、よって抵抗２０，バイポ
ーラトランジスタ２１を介してデータバス反転Ｄ，バイ
ポーラトランジスタ１５，ＮＭＯＳトランジスタ１４の
経路で電流が流れる。ここでＮＭＯＳトランジスタ１４
のゲート−ソース間電圧ＶＧＳはＶＣＳ１　−ＶＥＥ＋
１．２５ＶとするとＮＭＯＳトランジスタ１４のＶＧＳ
＝１．２５ＶとなりＶＥＥによらず一定値をとる。従っ
てこの電流値は一定となる。また抵抗２０，バイポーラ
トランジスタ２１にはバイポーラトランジスタ２２，抵
抗２３で構成される定電流源回路からの電流が常時流れ
ており、従って抵抗２０にはＮＭＯＳトランジスタ１４
のＯＮ電流と抵抗２３，バイポーラトランジスタ２２で
構成される定電流源回路の合成電流が流れる。

【００１５】一方、抵抗２４にはバイポーラトランジス
タ１６がＯＦＦしているため、バイポーラトランジスタ
２６，抵抗２７で構成される定電流源回路の電流しか流
れない。 従って抵抗２０と抵抗２４とで電位差を生じ、エミッタ
フォロアのバイポーラトランジスタ２８のベースは”Ｌ
”レベルとなり、エミッタフォロアのバイポーラトラン
ジスタ３２のベースは”Ｈ”レベルとなる。従ってレベ
ルシフト用ダイオード２９，３３を介して、出力バッフ
ァ回路６のバイポーラトランジスタ３７のベースは”Ｌ
”レベルとなり、バイポーラトランジスタ４０のベース
は”Ｈ”レベルとなる。出力制御反転信号ＯＥは読み出
し時は”Ｌ”レベルに設定されているため、バイポーラ
トランジスタ４０のみがＯＮし、従って出力信号ＤＯＵ
Ｔは”Ｌ”レベルとなり、”Ｌ”レベル信号が読み出さ
れる。

【００１６】次に反転Ｉ／Ｏ　が”Ｌ”レベル，Ｉ／Ｏ
　が”Ｈ”レベル，センスアンプ選択反転信号ＳＥが”
Ｌ”レベルのとき、同様の動作により出力バッファ回路
６のバイポーラトランジスタ３７のベース電位が”Ｈ”
レベルとなり、バイポーラトランジスタ４０のベース電
位が”Ｌ”レベルとなって、バイポーラトランジスタ３
７がＯＮ，バイポーラトランジスタ４０，４１がＯＦＦ
するため、出力信号ＤＯＵＴ　は”Ｈ”レベルとなり、
”Ｈ”レベルが読み出される。

【００１７】次にセンスアンプ選択反転信号ＳＥが”Ｈ
”レベルのときは、ＰＭＯＳトランジスタ１２がＯＦＦ
，ＮＭＯＳトランジスタ１３がＯＮし、ＮＭＯＳトラン
ジスタ１４はＯＦＦする。従ってＮＭＯＳトランジスタ
１４には電流は流れないが、図７の従来例で述べたよう
に他のセンスアンプ選択信号（図示せず）のどれか１つ
は”Ｌ”レベルになるため、他のＥＣＬ差動アンプが選
択され、同様の動作を行う。

【００１８】実施例２．なお、上記実施例においてはＰ
ＭＯＳトランジスタ１２を用いたが、これに代えてしき
い値電圧を他のＰＭＯＳトランジスタと比べて低くした
ＰＭＯＳトランジスタを用いてもよい。図２はこの場合
のセンスアンプ回路及び出力バッファ回路を示す回路図
である。図２において、５，６，１０，１１，１３〜４
４は図１に示した５，６，１０，１１，１３〜４４と同
様である。４５はしきい値電圧の低いＰＭＯＳトランジ
スタである。これにより基板バイアス効果によるしきい
値電圧の増加を抑制し、より高速にセンスアンプ選択切
換を行うことができる。

【００１９】実施例３．なお、図１に示した実施例では
ＥＣＬ差動アンプの電流源であるＮＭＯＳトランジスタ
１４のスイッチングをＰＭＯＳトランジスタ１２及びＮ
ＭＯＳトランジスタ１３から成るＣＭＯＳインバータに
より行ったが、スイッチングをより高速に行うためにス
イッチング手段をＣＭＯＳインバータからＢｉＮＭＯＳ
インバータに置き換えてもよい。図３はこの場合の実施
例によるセンスアンプ回路及び出力バッファ回路を示す
ブロック図である。図において、６，１３〜１６は図１
に示した６，１３〜１６と同様である。５ａは電流電圧
変換回路、４ｂはバイポーラトランジスタ、４７はＮＭ
ＯＳトランジスタである。図３においてＮＭＯＳトラン
ジスタ１４が選択される”Ｈ”レベルはＶＣＳ１　から
ＶＣＳ１　−ＶＢＥ４６に低下するがこのＶＣＳ１　−
ＶＢＥ４６の値を所望の値に設定することにより同様の
働きを有する。ここでＶＢＥ４６はバイポーラトランジ
スタ４６のベース−エミッタ間電圧である。出力バッフ
ァ回路６は特に限定はされないが図１，図２で示した回
路と同様である。

【００２０】実施例４．なお、図１ないし図３に示した
実施例では差動アンプをＥＣＬ回路で構成した例を示し
たが、上記差動アンプをＮＭＯＳトランジスタによるソ
ースカップル回路で構成してもよい。図４はこの場合の
実施例によるセンスアンプ回路及び出力バッファ回路を
示すブロック図である。図において、５ａ，６，１２〜
１４は図３に示した５ａ，６，１２〜１４と同様である
。４８，４９はＮＭＯＳトランジスタである。もちろん
ＰＭＯＳトランジスタの差動アンプであってもよい。

【００２１】実施例５．なお、上記実施例１〜４はＥＣ
Ｌインタフェイスの半導体記憶装置の例を示したが、上
記ＥＣＬインタフェイスに代えてＴＴＬインタフェイス
を用いてもよい。図５はこの場合の実施例によるセンス
アンプ回路及び出力バッファ回路を示すブロック図であ
る。図において５ａ，１０，１２〜１６は図１，図３に
示した５ａ，１０，１２〜１６と同様である。６ａはＴ
ＴＬインタフェイス用出力回路である。ＴＴＬインタフ
ェイスのデバイスにおいては高電位側電源１０はＶＣＣ
で通常５Ｖに設定される。一方低電位側電源１１はＧＮ
Ｄで０Ｖに設定される。 図５においてＮＭＯＳトランジスタ１３，１４のソース
はＧＮＤ電源と接続されている。従って反転ＳＥ信号が
”Ｌ”レベルのとき、ＰＭＯＳトランジスタ１２がＯＮ
し、ＮＭＯＳトランジスタ１４のゲート−ソース間電位
ＶＧＳはＶＣＳ１　−０Ｖ＝ＶＣＳ１　となる。ＶＣＳ
１　は先に説明したように低電位側電源１１に追従して
一定の値をとるように設定されるため、高電位側電源１
０ＶＣＣが変化しても一定の値をとる。従ってＮＭＯＳ
トランジスタ１４に流れる電流が一定となり、上記ＥＣ
Ｌインタフェイスの実施例同様の効果が得られる。

【００２２】図９は従来のバンドギャップリファレンス
回路で構成された基準電圧発生回路を示す回路図である
。図において、１０は高電位側電源、１１は低電位側電
源、５０，５３，　５５，　５７は抵抗、５１，　５２
，５４，　５６，　５８はバイポーラトランジスタであ
る。ＶＣＳ１と低電位側電源１１ＶＥＥとの電位差ＶＣ
Ｓ１−ＶＥＥがＶＥＥの変化によらず一定となることを
式を用いて説明する。Ｒ１　〜Ｒ４　はそれぞれ抵抗５
０，　５３，　５５，　５７の抵抗値であり、Ｉ１　〜
Ｉ４　はそれぞれ抵抗５０，　５３，　５５，　５７に
流れる電流値である。バイポーラトランジスタ５１，　
５２，　５４，　５６，　５８それぞれのベース・エミ
ッタ間電圧をそれぞれＶＢＥ１　〜ＶＢＥ５　で表す。 バイポーラトランジスタ５１，　５２，　５４，　５６
，　５８Ｑ１　〜Ｑ５　の電流増幅率は十分に大きいの
でベース電流は無視できる。 ＶＣＳ１　とＶＥＥの電位差はＶＢＥ５　と抵抗５７Ｒ
４　の両端の電位差の和であるので

【００２３】

【数１】

【００２４】ＶＣＣとＶＥＥの電位差は抵抗５０Ｒ１　
の両端の電位差とＶＢＥ２　と抵抗５３Ｒ２　の両端の
電位差とＶＢＥ１　の和であるので

【００２５】

【数２】

【００２６】ＶＣＣとＶＥＥの電位差は抵抗５０Ｒ１　
の両端の電位差とＶＢＥ４　と抵抗５７Ｒ４　の両端の
電位差とＶＢＥ５　の和でもあるので

【００２７】

【数３】

【００２８】（２）式と（３）式から、抵抗５７Ｒ４　
の両端の電位差は、以下のようになる。

【００２９】

【数４】

【００３０】（４）式を（１）式に代入すると

【００３
１】

【数５】

【００３２】ここでＶＢＥ５　はＶＢＥ３　と抵抗５５
Ｒ３　の両端の電位差でもあるので、

【００３３】

【数６】

【００３４】バイポーラトランジスタ５１Ｑ１　，バイ
ポーラトランジスタ５４Ｑ３　のベース電流はＩ２　，
Ｉ３　に比べて十分小さく、無視できるので

【００３５】

【数７】

【００３６】（６）式と（７）式より、抵抗５３Ｒ２　
の両端の電位差は

【００３７】

【数８】

【００３８】

【数９】

【００３９】電源電圧の変化により、各電流値は変化す
るが、ベース・エミッタ間電圧ＶＢＥの電流による変化
は非常に小さいので、（９）式より、ＶＤＩＦは電源電
圧の変化によらず一定となることがわかる。

【００４０】また実施例５ではバイポーラトランジスタ
と抵抗を用いたバンドギャップリファレンス回路による
基準電圧発生回路の例を示したがＭＯＳトランジスタ等
で構成された基準電圧発生回路であってもよいことはい
うまでもない。

【００４１】また図１ないし図５に示した実施例ではセ
ンスアンプ選択回路をＣＭＯＳまたはＢｉＮＭＯＳのイ
ンバータ回路で構成したが、２入力あるいはそれ以上の
ＣＭＯＳまたはＢｉＮＭＯＳ　　ＮＯＲ回路であっても
よく、差動アンプの電流源の選択電位が電源電圧によら
ず一定でありさえすればどのような回路であってもよい
。

【００４２】

【発明の効果】以上のようにこの発明によれば差動アン
プの電流源の選択電位を電源電圧の変化にかかわらず一
定となるように構成したので、電源電圧が変化しても動
作マージンおよび高速性が劣化しないという効果がある
。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の実施例による
センスアンプ回路および出力バッファ回路を示す回路図
である。

【図２】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示す回路図である。

【図３】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。

【図４】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。

【図５】この発明の他の実施例によるセンスアンプ回路
及び出力バッファ回路を示すブロック図である。

【図６】従来の一般的なＲＡＭの構成を示す概略ブロッ
ク図である。

【図７】従来のセンスアンプ回路及び出力バッファ回路
を示す回路図である。

【図８】従来のセンスアンプ回路の具体的構成例を示す
回路図である。

【図９】従来の基準電圧発生回路を示す回路図である。

【符号の説明】

５　　センスアンプ回路 ５ａ　　電流電圧変換回路 ６　　出力バッファ回路 ６ａ　　ＴＴＬインタフェイス用出力回路１０　　高電
位側電源 １１　　低電位側電源 １２　　ＰＭＯＳトランジスタ ４５　　しきい値電圧の低いＰＭＯＳトランジスタ１３
，１４，４７，４８，　４９　　ＮＭＯＳトランジスタ
１５，　１６，　１８，　２１，　２２，　２５，　２
６，　２８，　３０，３２，　３４，　３７，　４０，
　４１，　４２，　４４，　４６　　バイポーラトラン
ジスタ２９，　３３，　３８　　ダイオード

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のトランジスタと第２のトランジ
   スタと第１の電界効果トランジスタからなる差動増幅器
   と、上記第１の電界効果トランジスタのゲートを制御す
   る制御回路を含み、上記制御回路の構成要素の第２の電
   界効果トランジスタのソースが低電位側電源に対して一
   定の値をとるような基準電位と接続され、上記第１の電
   界効果トランジスタの選択電位を低電位側電源に対して
   一定の値をとるような基準電位とすることを特徴とする
   半導体記憶装置。