JPH04103094A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04103094A JPH04103094A JP2221924A JP22192490A JPH04103094A JP H04103094 A JPH04103094 A JP H04103094A JP 2221924 A JP2221924 A JP 2221924A JP 22192490 A JP22192490 A JP 22192490A JP H04103094 A JPH04103094 A JP H04103094A
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- mos transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims description 5
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 abstract 2
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶回路に利用され、特に、Ｂ１ＣＭ
ＯＳメモリに関する。
ＯＳメモリに関する。
本発明は、ＭＯＳトランジスタから構成されたメモリセ
ルと、終段出力段がバイポーラトランジスタで構成され
たワードドライバー回路とを備えた半導体記憶回路にお
いて、 メモリセルおよびワードドライバー回路の最高電圧電源
線および最低電圧電源線に、それぞれ半導体記憶回路の
外部電源の最高電圧よりも高い高高電圧、および外部電
源の最低電圧よりも低い低低電圧を与える電源回路を設
けることにより、回路の簡単化を図ったしのである。
ルと、終段出力段がバイポーラトランジスタで構成され
たワードドライバー回路とを備えた半導体記憶回路にお
いて、 メモリセルおよびワードドライバー回路の最高電圧電源
線および最低電圧電源線に、それぞれ半導体記憶回路の
外部電源の最高電圧よりも高い高高電圧、および外部電
源の最低電圧よりも低い低低電圧を与える電源回路を設
けることにより、回路の簡単化を図ったしのである。
第３図は、従来のＢ ｉ ＣＭＯＳメモリの一例の要部
を示す回路図である。この図に示すように、Ｂ１ＣＭＯ
Ｓメモリは、メモリセル２と、このメモリセルを選択す
るために行方向および列方向にそれぞれ、布線されたワ
ード線ＷＬならびにディジット線ＤＬおよびＤＬと、任
意の行を選択するワードドライバー回路１とを備えてい
る。
を示す回路図である。この図に示すように、Ｂ１ＣＭＯ
Ｓメモリは、メモリセル２と、このメモリセルを選択す
るために行方向および列方向にそれぞれ、布線されたワ
ード線ＷＬならびにディジット線ＤＬおよびＤＬと、任
意の行を選択するワードドライバー回路１とを備えてい
る。
メモリセル２は、ｎチャネル型のＭＯＳトランジスタＭ
ｎ ｌ ＋ およびＭｎ ＋ ２ と、負荷抵抗Ｒ５お
よびＲ２とでフリップ７０ツブを構成している。さらに
、トランスファゲートとしてのｎチャネル型のＭＯＳト
ランジスタＭ、、２、およびＭ。２２でディジット線Ｄ
ＬおよびＤＬとそれぞれ接続されている。
ｎ ｌ ＋ およびＭｎ ＋ ２ と、負荷抵抗Ｒ５お
よびＲ２とでフリップ７０ツブを構成している。さらに
、トランスファゲートとしてのｎチャネル型のＭＯＳト
ランジスタＭ、、２、およびＭ。２２でディジット線Ｄ
ＬおよびＤＬとそれぞれ接続されている。
ワードドライバー回路１は、ｐチャネル型のＭＯＳトラ
ンジスタＭ ｐ ＋およびＭ Ｐ ２と、ｎチャネル型
のＭＯＳトランジスタＭｈｌ〜Ｍｒ、ｓと、ｎｐｎ型の
バイポーラトランジスタＱ１ およびＱ２ とを含み、
外部電源の最高電圧電源線Ｖ。０（電源電圧もＶＣＣて
表す）と外部電源の最低電圧電源線ＶＥＥ （電源電圧
もＶＥＥで表す）との間に接続される。同様に、メモリ
セル２も負荷抵抗Ｒ１およびＲ２は最高電圧電源線Ｖ。
ンジスタＭ ｐ ＋およびＭ Ｐ ２と、ｎチャネル型
のＭＯＳトランジスタＭｈｌ〜Ｍｒ、ｓと、ｎｐｎ型の
バイポーラトランジスタＱ１ およびＱ２ とを含み、
外部電源の最高電圧電源線Ｖ。０（電源電圧もＶＣＣて
表す）と外部電源の最低電圧電源線ＶＥＥ （電源電圧
もＶＥＥで表す）との間に接続される。同様に、メモリ
セル２も負荷抵抗Ｒ１およびＲ２は最高電圧電源線Ｖ。
０に接続され、ＭＯＳトランジスタＭｒ＋ ｌ ＋ お
よびＭ、、１２のソースの共通接続節点は最低電圧電源
線Ｖ Ｅ Ｅに接続される。
よびＭ、、１２のソースの共通接続節点は最低電圧電源
線Ｖ Ｅ Ｅに接続される。
本従来例において、ワード線ＷＬのレベルは、Ｂ１ＣＭ
ＯＳメモリのワードドライバー回路１の場合、電源Ｖ。
ＯＳメモリのワードドライバー回路１の場合、電源Ｖ。
ＣＶＥＥ間の電位差よりも、バイポーラトランジスタＱ
１ およびＱ２のコレクターエミッタ間に生じる電圧降
下に相当する分だけ狭くなる。その結果、ワード線Ｗ、
の「Ｈ」レベルは最高電源電圧Ｖ ＣＣより約０．７シ
だけ低く、ｒＪレベルは最低電源電圧Ｖ□より約０．６
ｖ高い。従って、メモリセルのトランスファーゲートが
不完全な「オフ」状態になり、ゲートのリークをおこし
、メモリセルが破壊されたり、また不完全なゲートの「
オン」状態では、誤読出しおよび誤書込みを行うことに
もなる。
１ およびＱ２のコレクターエミッタ間に生じる電圧降
下に相当する分だけ狭くなる。その結果、ワード線Ｗ、
の「Ｈ」レベルは最高電源電圧Ｖ ＣＣより約０．７シ
だけ低く、ｒＪレベルは最低電源電圧Ｖ□より約０．６
ｖ高い。従って、メモリセルのトランスファーゲートが
不完全な「オフ」状態になり、ゲートのリークをおこし
、メモリセルが破壊されたり、また不完全なゲートの「
オン」状態では、誤読出しおよび誤書込みを行うことに
もなる。
そこで、従来のＢ１ＣＭＯＳメモリでは、ワード線ＷＬ
のレベルを確実なｒＨ」および「Ｌ」レベルにするため
、正帰還回路３を備えている。この正帰還回路３は、ワ
ード線Ｗ、の電位を入力とした、ｎチャネル型のＭＯＳ
トランジスタＭ ｐ ３、およびＭ、４とｎチャネル型
のＭＯＳトランジスタＭ、、６およびＭ、、７とにより
構成されたインバータ回路２段で構成されており、ワー
ド線のｒＨＪおよびｒ Ｌ Ｊレベルの中間レベルをし
きい怖として、ワード線Ｗ、のレベルを確実に「Ｈ」レ
ベルまたは「Ｌ」レベルに立上げたり、立下げたりする
。
のレベルを確実なｒＨ」および「Ｌ」レベルにするため
、正帰還回路３を備えている。この正帰還回路３は、ワ
ード線Ｗ、の電位を入力とした、ｎチャネル型のＭＯＳ
トランジスタＭ ｐ ３、およびＭ、４とｎチャネル型
のＭＯＳトランジスタＭ、、６およびＭ、、７とにより
構成されたインバータ回路２段で構成されており、ワー
ド線のｒＨＪおよびｒ Ｌ Ｊレベルの中間レベルをし
きい怖として、ワード線Ｗ、のレベルを確実に「Ｈ」レ
ベルまたは「Ｌ」レベルに立上げたり、立下げたりする
。
こうして、トランスファーゲートを完全に「オン」また
は「オフ」させることが可能となる。
は「オフ」させることが可能となる。
前述した従来の半導体記憶回路としてのＢ１ＣＭＯＳメ
モリでは、ワード線Ｗ、のレベルを確実に「Ｈ」レベル
または「Ｌ」レベルにさせるために、各ワード線ＷＬご
とに前述の正帰還回路３を設けなければならない。従っ
て、ワード線数×４Ｍ０３Ｔ、の素子が必要になり、大
きなチップ面積を必要とし大規模集積化を阻害する欠点
があった。
モリでは、ワード線Ｗ、のレベルを確実に「Ｈ」レベル
または「Ｌ」レベルにさせるために、各ワード線ＷＬご
とに前述の正帰還回路３を設けなければならない。従っ
て、ワード線数×４Ｍ０３Ｔ、の素子が必要になり、大
きなチップ面積を必要とし大規模集積化を阻害する欠点
があった。
本発明の目的は、前記の欠点を除去することにより、回
路の簡単化を図り、大規模集積化に適した半導体記憶回
路を提供することにある。
路の簡単化を図り、大規模集積化に適した半導体記憶回
路を提供することにある。
本発明は、メモリセルを選択するための行方向および列
方向にそれぞれ布線されたワード線およびディジット線
と、終段圧カ段がバイポーラトランジスタによって構成
され、選択されたワード線を駆動するワードドライバー
回路とを備えた半導体記憶回路において、前記半導体記
憶回路の外部電源の最高電圧よりも高い高高電圧および
外部電源の最低電圧よりも低い低低電圧を発生する電源
回路を備え、この電源回路から発生される高高電圧出力
および低低電圧出力をそれぞれ前記メモリセルおよび前
記ワードドライバー回路の最高電圧電源線および最低電
圧電源線に接続したことを特徴とする。
方向にそれぞれ布線されたワード線およびディジット線
と、終段圧カ段がバイポーラトランジスタによって構成
され、選択されたワード線を駆動するワードドライバー
回路とを備えた半導体記憶回路において、前記半導体記
憶回路の外部電源の最高電圧よりも高い高高電圧および
外部電源の最低電圧よりも低い低低電圧を発生する電源
回路を備え、この電源回路から発生される高高電圧出力
および低低電圧出力をそれぞれ前記メモリセルおよび前
記ワードドライバー回路の最高電圧電源線および最低電
圧電源線に接続したことを特徴とする。
また、本発明は、前記電源回路は、クロック信号を発生
するクロック信号発生回路と、ソースが高高電圧出力端
にゲートおよびドレインが前記クロック信号にそれぞれ
接続されたｎチャネル型の第一のＭＯＳトランジスタと
、ソースが前記第一のＭＯＳトランジスタのドレインに
ゲートおよびドレインが前記半導体記憶回路の最高電圧
電源線にそれぞれ接続されたｎチャネル型の第二〇Ｍ○
ＳＭＯＳトランジスタする第一のレベル生成回路と、ソ
ースが前記半導体記憶回路の最低電圧電源線にゲートお
よびドレインが前記クロック信号にそれぞれ接続された
ｎチャネル型の第三のＭＯＳトランジスタと、ソースが
前記第三のＭＯＳトランジスタのドレインにゲートおよ
びドレインが低低電圧出力端にそれぞれ接続されたｎチ
ャネル型の第四のＭＯＳトランジスタとを有する第二の
レベル生成回路とを含むことができる。
するクロック信号発生回路と、ソースが高高電圧出力端
にゲートおよびドレインが前記クロック信号にそれぞれ
接続されたｎチャネル型の第一のＭＯＳトランジスタと
、ソースが前記第一のＭＯＳトランジスタのドレインに
ゲートおよびドレインが前記半導体記憶回路の最高電圧
電源線にそれぞれ接続されたｎチャネル型の第二〇Ｍ○
ＳＭＯＳトランジスタする第一のレベル生成回路と、ソ
ースが前記半導体記憶回路の最低電圧電源線にゲートお
よびドレインが前記クロック信号にそれぞれ接続された
ｎチャネル型の第三のＭＯＳトランジスタと、ソースが
前記第三のＭＯＳトランジスタのドレインにゲートおよ
びドレインが低低電圧出力端にそれぞれ接続されたｎチ
ャネル型の第四のＭＯＳトランジスタとを有する第二の
レベル生成回路とを含むことができる。
また、本発明は、前記電源回路は、クロック信号を発生
するクロック信号発生回路と、ドレインが高高電圧出力
端にゲートおよびソースが前記クロック信号にそれぞれ
接続されたｎチャネル型の第五のＭＯＳトランジスタと
、ドレインが前記第五のＭＯＳトランジスタのソースに
ゲートおよびソースが前記半導体記憶回路の最高電圧電
源線にそれぞれ接続されたｎチャネル型の第六のＭＯＳ
トランジスタとを有する第三のレベル生成回路と、ドレ
インが前記半導体記憶回路の最低電圧電源線にゲートお
よびソースが前記クロック信号にそれぞれ接続されたｎ
チャネル型の第七のＭＯＳトランジスタと、ドレインが
前記第七のＭＯＳトランジスタのソースにゲートおよび
ソースが低低電圧出力端にそれぞれ接続されたｎチャネ
ル型の第八のＭＯＳトランジスタとを有する第四のレベ
ル生成回路とを含むことができる。
するクロック信号発生回路と、ドレインが高高電圧出力
端にゲートおよびソースが前記クロック信号にそれぞれ
接続されたｎチャネル型の第五のＭＯＳトランジスタと
、ドレインが前記第五のＭＯＳトランジスタのソースに
ゲートおよびソースが前記半導体記憶回路の最高電圧電
源線にそれぞれ接続されたｎチャネル型の第六のＭＯＳ
トランジスタとを有する第三のレベル生成回路と、ドレ
インが前記半導体記憶回路の最低電圧電源線にゲートお
よびソースが前記クロック信号にそれぞれ接続されたｎ
チャネル型の第七のＭＯＳトランジスタと、ドレインが
前記第七のＭＯＳトランジスタのソースにゲートおよび
ソースが低低電圧出力端にそれぞれ接続されたｎチャネ
ル型の第八のＭＯＳトランジスタとを有する第四のレベ
ル生成回路とを含むことができる。
また、本発明は、前記クロック信号発生回路は、奇数段
のインバータを含むリング発振回路であることができる
。
のインバータを含むリング発振回路であることができる
。
電源回路は、半導体記憶回路の外部電源の最高電圧Ｖｃ
ｃよりも高い高高電圧ｖ０゜５、および最低電圧ＶＥＥ
よりも低い低低電圧Ｖ Ｅ Ｅ ｌを出力し、それぞれ
メモリセルおよびワードドライバー回路の最高電圧電源
線および最低電圧電源線に接続される。ここで、高高電
圧Ｖ （ＣＩ は最高電圧ＶＣＣよりもワードドライバ
ー回路の終段出力段に用いられている二つのバイポーラ
トランジスタによる電位降下分７．以上高い値に設定さ
れ、低低電圧Ｖ Ｅ Ｅ １は最低電圧Ｖゆ。よりＶ、
分量上低い値に設定される。
ｃよりも高い高高電圧ｖ０゜５、および最低電圧ＶＥＥ
よりも低い低低電圧Ｖ Ｅ Ｅ ｌを出力し、それぞれ
メモリセルおよびワードドライバー回路の最高電圧電源
線および最低電圧電源線に接続される。ここで、高高電
圧Ｖ （ＣＩ は最高電圧ＶＣＣよりもワードドライバ
ー回路の終段出力段に用いられている二つのバイポーラ
トランジスタによる電位降下分７．以上高い値に設定さ
れ、低低電圧Ｖ Ｅ Ｅ １は最低電圧Ｖゆ。よりＶ、
分量上低い値に設定される。
従って、メモリセルのトランスファーゲートには正規の
電圧が印加され確実に「オン」または「オフ」しメモリ
セルが破壊したり、誤動作することはない。
電圧が印加され確実に「オン」または「オフ」しメモリ
セルが破壊したり、誤動作することはない。
すなわち、この電源回路を設けることにより、従来各ワ
ード線ごとに必要とした正帰還回路は不用となり、回路
構成が大幅に簡単化される。
ード線ごとに必要とした正帰還回路は不用となり、回路
構成が大幅に簡単化される。
かつ、この電源回路としてリング発振回路と、それぞれ
２個のＭＯＳトランジスタの直列回路からなるレベル生
成回路とで構成された、二つのいわゆるバックバイアス
発振回路（ＢＢＧ）を用いることにより、より一層の簡
単化が図られる。
２個のＭＯＳトランジスタの直列回路からなるレベル生
成回路とで構成された、二つのいわゆるバックバイアス
発振回路（ＢＢＧ）を用いることにより、より一層の簡
単化が図られる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示すブロック構成
図である。
図である。
本気−実施例は、ｎチャネル型のＭＯＳトランジスタＭ
ｈｚ 、Ｍｌｌ＋２ 、Ｍ＋１２１ およびＭ ｈ２２
と、負荷抵抗Ｒ１およびＲ２とを含むメモリセル２と
、このメモリセル２を選択するための行方向および列方
向にそれぞれ布線されたワード線Ｗ、およびディジット
線ＤＬおよびＤＬと、ｐチャネル型のＭＯＳトランジス
タＭｐ、およびＭｐ２と、ｎチャネル型のＭＯＳトラン
ジスタＭ。１〜Ｍｎｓとを含み、終段出力段がｎｐｎ型
のバイポーラトランジスタＱ１ およびＱ２によって構
成され、選択されたワード線ＷＬを駆動するワードドラ
イバー回路１と、を備えた半導体記憶回路において、 本発明の特徴とするところの、 前記半導体記憶回路の外部電源の最高電圧Ｖ。０よりも
高い高高電圧Ｖ。ｏｌ および外部電源の最低電圧Ｖ
Ｅ Ｅよりも低い低低電圧ＶＥＥＩ を発生する電源回
路４を備え、この電源回路４から発生される高高電圧Ｖ
ＣＣＩ 出力および低低電圧Ｖ Ｅ Ｅ Ｉ 出力は
それぞれメモリセル２およびワードドライバー回路１の
最高電圧電源線および最低電圧電源線に接続される。
ｈｚ 、Ｍｌｌ＋２ 、Ｍ＋１２１ およびＭ ｈ２２
と、負荷抵抗Ｒ１およびＲ２とを含むメモリセル２と
、このメモリセル２を選択するための行方向および列方
向にそれぞれ布線されたワード線Ｗ、およびディジット
線ＤＬおよびＤＬと、ｐチャネル型のＭＯＳトランジス
タＭｐ、およびＭｐ２と、ｎチャネル型のＭＯＳトラン
ジスタＭ。１〜Ｍｎｓとを含み、終段出力段がｎｐｎ型
のバイポーラトランジスタＱ１ およびＱ２によって構
成され、選択されたワード線ＷＬを駆動するワードドラ
イバー回路１と、を備えた半導体記憶回路において、 本発明の特徴とするところの、 前記半導体記憶回路の外部電源の最高電圧Ｖ。０よりも
高い高高電圧Ｖ。ｏｌ および外部電源の最低電圧Ｖ
Ｅ Ｅよりも低い低低電圧ＶＥＥＩ を発生する電源回
路４を備え、この電源回路４から発生される高高電圧Ｖ
ＣＣＩ 出力および低低電圧Ｖ Ｅ Ｅ Ｉ 出力は
それぞれメモリセル２およびワードドライバー回路１の
最高電圧電源線および最低電圧電源線に接続される。
そして、電源回路４は、クロック信号ＣＬＫを発生する
クロック信号発生回路としての奇数段のインバータ５１
を含むリング発振回路５と、ソースが高高電圧Ｖ。ｃ＋
ｍカ端にゲートおよびドレインがクロック信号ＣＬＫ
に容ＩＣ１を介してそれぞれ接続されたｎチャネル型の
第一のＭＯＳトランジスタＭ。３．と、ソースが第一の
ＭＯＳトランジスタＭ ｎ ３１ のドレインにゲート
およびドレインが前記半導体記憶回路の最高電圧電源線
■。０にそれぞれ接続されたｎチャネル型の第二のＭＯ
ＳトランジスタＭ。３□とを有する第一のレベル生成回
路６と、ソースが前記半導体記憶回路の最低電圧電源線
Ｖ□にゲートおよびドレインがクロック信号ＣＬＫに容
量Ｃ２を介してそれぞれ接続されたｎチャネル型の第三
のＭＯＳトランジスタＮ４＋、４１ と、ソースが第
三のＭＯＳトランジスタＭ。４１ のドレインにゲート
およびドレインが低低電圧Ｖ Ｅ Ｅ １ 出力端にそ
れぞれ接続されたｎチャネル型の第四のＭＯＳトランジ
スタＭゎ、２とを有する第二のレベル生成回路７とを含
んでいる。
クロック信号発生回路としての奇数段のインバータ５１
を含むリング発振回路５と、ソースが高高電圧Ｖ。ｃ＋
ｍカ端にゲートおよびドレインがクロック信号ＣＬＫ
に容ＩＣ１を介してそれぞれ接続されたｎチャネル型の
第一のＭＯＳトランジスタＭ。３．と、ソースが第一の
ＭＯＳトランジスタＭ ｎ ３１ のドレインにゲート
およびドレインが前記半導体記憶回路の最高電圧電源線
■。０にそれぞれ接続されたｎチャネル型の第二のＭＯ
ＳトランジスタＭ。３□とを有する第一のレベル生成回
路６と、ソースが前記半導体記憶回路の最低電圧電源線
Ｖ□にゲートおよびドレインがクロック信号ＣＬＫに容
量Ｃ２を介してそれぞれ接続されたｎチャネル型の第三
のＭＯＳトランジスタＮ４＋、４１ と、ソースが第
三のＭＯＳトランジスタＭ。４１ のドレインにゲート
およびドレインが低低電圧Ｖ Ｅ Ｅ １ 出力端にそ
れぞれ接続されたｎチャネル型の第四のＭＯＳトランジ
スタＭゎ、２とを有する第二のレベル生成回路７とを含
んでいる。
次に、本気−実施例の動作について説明する。
レベル生成回路６は、クロック信号ＣＬＫに従って、Ｍ
ＯＳトランジスタＭｈ ３ ＋ およびＭ。３゜が共に
「オン」状態となり、そのしきい値電圧をｖＴ、。
ＯＳトランジスタＭｈ ３ ＋ およびＭ。３゜が共に
「オン」状態となり、そのしきい値電圧をｖＴ、。
とすると、高高電圧Ｖ。０．は最高電圧Ｖ。Ｃよりも２
ＸＶＴｌ、以上高い高高電圧Ｖ。。、を出力する。同様
にして、レベル生成回路７は、最低電圧ＶＥＥより２Ｘ
ＶＴゎだけ低し）低低電圧Ｖ Ｅ Ｅ ｌを出力する。
ＸＶＴｌ、以上高い高高電圧Ｖ。。、を出力する。同様
にして、レベル生成回路７は、最低電圧ＶＥＥより２Ｘ
ＶＴゎだけ低し）低低電圧Ｖ Ｅ Ｅ ｌを出力する。
いま、ワード線ＷＬが選択されるとき、ワード線Ｗ、の
レベルは、■、をバイポーラトランジスタＱ、のベース
−エミッタ間電圧として、Ｖｃｃ＋ Ｖｒ となる。このとき、 ｖｃｃ＋−ｖｒ≧Ｖ ＣＣ となるように高高電圧Ｖｃ・１のレベルを設定する。
レベルは、■、をバイポーラトランジスタＱ、のベース
−エミッタ間電圧として、Ｖｃｃ＋ Ｖｒ となる。このとき、 ｖｃｃ＋−ｖｒ≧Ｖ ＣＣ となるように高高電圧Ｖｃ・１のレベルを設定する。
また、ワード線Ｗ、が非選択となるとき、ワード線ＷＬ
のレベルは、ＶＣＥをバイポーラトランジスタＱ２のコ
レクターエミッタ間電圧として、ＶＥＥＩ ＋ＶＣＥ となる。このとき、 ＶＥＥＩ ＋ＶＣＥ≦ＶＥＥ となるように低低電圧Ｖ Ｅ Ｅ Ｉ のレベルを設定
する。
のレベルは、ＶＣＥをバイポーラトランジスタＱ２のコ
レクターエミッタ間電圧として、ＶＥＥＩ ＋ＶＣＥ となる。このとき、 ＶＥＥＩ ＋ＶＣＥ≦ＶＥＥ となるように低低電圧Ｖ Ｅ Ｅ Ｉ のレベルを設定
する。
かくすることによって、メモリセル２のトランスファー
ゲートであるＭＯ３Ｉ−ランジスタＭ ＋、２１および
Ｍ。２２ は選択時、確実に「オン」させ、非選択時、
確実に「オフ」させることができる。
ゲートであるＭＯ３Ｉ−ランジスタＭ ＋、２１および
Ｍ。２２ は選択時、確実に「オン」させ、非選択時、
確実に「オフ」させることができる。
第２図は、本発明の第二実施例の要部を示す回路図で、
レベル生成回路を示す。
レベル生成回路を示す。
本第二実施例は、第１図の第一実施例において、電源回
路４内のレベル生成回路６および７を、それぞれｐチャ
ネル型のＭＯＳトランジスタで構成したレベル生成回路
６ａおよび７ａとしたもので、その特徴および動作は第
一実施例と同じである。
路４内のレベル生成回路６および７を、それぞれｐチャ
ネル型のＭＯＳトランジスタで構成したレベル生成回路
６ａおよび７ａとしたもので、その特徴および動作は第
一実施例と同じである。
すなわち、本第二実施例は、ドレインが高高電圧Ｖ。ｏ
ｌ 出力端にゲートおよびソースがクロック信号ＣＬＫ
に容量Ｃ１を介してそれぞれ接続されたｐチャネル型の
第五のＭＯＳトランジスタＭ１，１と、ドレインが第五
のＭＯＳトランジスタＭ ｐ ３ Ｈのソースにゲート
およびソースが前記半導体記憶回路の最高電圧電源線Ｖ
ＣＣにそれぞれ接続されたｐチャネル型の第六のＭＯＳ
トランジスタＭ ｐ 、２とを有する第三のレベル生成
回路６ａと、ドレインが前記半導体記憶回路の最低電圧
電源線Ｖ Ｅ Ｅにゲートおよびソースがクロック信号
ＣＬＫに容量Ｃ２を介してそれぞれ接続されたｐチャネ
ル型の第七のＭＯＳトランジスタＭ、４１ と、ドレイ
ンが第七のＭＯＳトランジスタＭ１，１のソースにゲー
トおよびソースが低低電圧Ｖ Ｅ Ｅ １ 出力端にそ
れぞれ接続されたｐチャネル型の第八のＭＯＳトランジ
スタＭｐ ４２とを有する第四のレベル生成回路７ａと
を含んでいる。
ｌ 出力端にゲートおよびソースがクロック信号ＣＬＫ
に容量Ｃ１を介してそれぞれ接続されたｐチャネル型の
第五のＭＯＳトランジスタＭ１，１と、ドレインが第五
のＭＯＳトランジスタＭ ｐ ３ Ｈのソースにゲート
およびソースが前記半導体記憶回路の最高電圧電源線Ｖ
ＣＣにそれぞれ接続されたｐチャネル型の第六のＭＯＳ
トランジスタＭ ｐ 、２とを有する第三のレベル生成
回路６ａと、ドレインが前記半導体記憶回路の最低電圧
電源線Ｖ Ｅ Ｅにゲートおよびソースがクロック信号
ＣＬＫに容量Ｃ２を介してそれぞれ接続されたｐチャネ
ル型の第七のＭＯＳトランジスタＭ、４１ と、ドレイ
ンが第七のＭＯＳトランジスタＭ１，１のソースにゲー
トおよびソースが低低電圧Ｖ Ｅ Ｅ １ 出力端にそ
れぞれ接続されたｐチャネル型の第八のＭＯＳトランジ
スタＭｐ ４２とを有する第四のレベル生成回路７ａと
を含んでいる。
以上説明したように、本発明は、簡単な回路構成である
ＢＢＧ回路を使って、各ワード線レベルを確実な「Ｈ」
レベルまたは「Ｌ」レベルとすることにより、メモリセ
ルのトランスファーゲートを完全に「オン」または「オ
フ」させることができる。これにより、従来ワード線ご
とに設けられた正帰還回路を不用とし、大幅な素子の削
減ができ、大規模集積化を図ることができる効果がある
。
ＢＢＧ回路を使って、各ワード線レベルを確実な「Ｈ」
レベルまたは「Ｌ」レベルとすることにより、メモリセ
ルのトランスファーゲートを完全に「オン」または「オ
フ」させることができる。これにより、従来ワード線ご
とに設けられた正帰還回路を不用とし、大幅な素子の削
減ができ、大規模集積化を図ることができる効果がある
。
第１図は本発明の第一実施例の要部を示す回路図。
第２図は本発明の第二実施例の要部を示す回路図。
第３図は従来例の要部を示す回路図。
１・・・ワードトライバ４１ｉＨ１２・・・メモリセル
、３・・・正帰還回路、４・・・電源回路、５・・・リ
ング発振回路、６．６ａ、７．７ａ・・・レベル生成回
路、５１・・・インバータ、Ｃ１、Ｃ２・・・容量、Ｃ
ＬＫ・・・クロック信号、ＤＬ、ＤＬ・・・ディジット
線、Ｍ、、１〜Ｍ、、７、ＮＬｚ 、Ｍ＋１１２ ％
Ｍ１１２１ 、Ｍ１１２２ 、Ｍ１１３１ 、Ｍ＋１３
２、Ｍｎ＜＋ 、Ｍ、、４ｔ −（Ｔｌ ｆ ’ｒネル
型の）ＭＯＳトランジスタ、ＭＰＩ〜Ｍ ｐ ４、Ｍｐ
３１ 、ＭＰ３□、ＭＰ４１ 、Ｍ、４２・・・（ｐチ
ャネル型の）ＭＯＳトランジスタ、Ｑ＋ 、Ｃ２・・・
（ｎｐｎ型の）バイポーラトランジスタ、Ｒ１、Ｒ２・
・・負荷抵抗、ＶＣＣ・・・最高電圧電源線（最高電圧
） 、ｖｃｃｌ ・・・高高電圧、ＶＥＥ・・・最低電
圧電源線（最低電圧） 、ＶＥＥＩ・・・低低電圧。
、３・・・正帰還回路、４・・・電源回路、５・・・リ
ング発振回路、６．６ａ、７．７ａ・・・レベル生成回
路、５１・・・インバータ、Ｃ１、Ｃ２・・・容量、Ｃ
ＬＫ・・・クロック信号、ＤＬ、ＤＬ・・・ディジット
線、Ｍ、、１〜Ｍ、、７、ＮＬｚ 、Ｍ＋１１２ ％
Ｍ１１２１ 、Ｍ１１２２ 、Ｍ１１３１ 、Ｍ＋１３
２、Ｍｎ＜＋ 、Ｍ、、４ｔ −（Ｔｌ ｆ ’ｒネル
型の）ＭＯＳトランジスタ、ＭＰＩ〜Ｍ ｐ ４、Ｍｐ
３１ 、ＭＰ３□、ＭＰ４１ 、Ｍ、４２・・・（ｐチ
ャネル型の）ＭＯＳトランジスタ、Ｑ＋ 、Ｃ２・・・
（ｎｐｎ型の）バイポーラトランジスタ、Ｒ１、Ｒ２・
・・負荷抵抗、ＶＣＣ・・・最高電圧電源線（最高電圧
） 、ｖｃｃｌ ・・・高高電圧、ＶＥＥ・・・最低電
圧電源線（最低電圧） 、ＶＥＥＩ・・・低低電圧。
Claims (1)
- 【特許請求の範囲】 １、メモリセルと、 メモリセルを選択するための行方向および列方向にそれ
ぞれ布線されたワード線およびディジット線と、 終段出力段がバイポーラトランジスタによって構成され
、選択されたワード線を駆動するワードドライバー回路
と を備えた半導体記憶回路において、 前記半導体記憶回路の外部電源の最高電圧よりも高い高
高電圧および外部電源の最低電圧よりも低い低低電圧を
発生する電源回路を備え、 この電源回路から発生される高高電圧出力および低低電
圧出力をそれぞれ前記メモリセルおよび前記ワードドラ
イバー回路の最高電圧電源線および最低電圧電源線に接
続した ことを特徴とする半導体記憶回路。 ２、前記電源回路は、 クロック信号を発生するクロック信号発生回路と、 ソースが高高電圧出力端にゲートおよびドレインが前記
クロック信号にそれぞれ接続されたｎチャネル型の第一
のＭＯＳトランジスタと、ソースが前記第一のＭＯＳト
ランジスタのドレインにゲートおよびドレインが前記半
導体記憶回路の最高電圧電源線にそれぞれ接続されたｎ
チャネル型の第二のＭＯＳトランジスタとを有する第一
のレベル生成回路と、 ソースが前記半導体記憶回路の最低電圧電源線にゲート
およびドレインが前記クロック信号にそれぞれ接続され
たｎチャネル型の第三のＭＯＳトランジスタと、ソース
が前記第三のＭＯＳトランジスタのドレインにゲートお
よびドレインが低低電圧出力端にそれぞれ接続されたｎ
チャネル型の第四のＭＯＳトランジスタとを有する第二
のレベル生成回路と を含む請求項１記載の半導体記憶回路。 ３、前記電源回路は、 クロック信号を発生するクロック信号発生回路と、 ドレインが高高電圧出力端にゲートおよびソースが前記
クロック信号にそれぞれ接続されたｐチャネル型の第五
のＭＯＳトランジスタと、ドレインが前記第五のＭＯＳ
トランジスタのソースにゲートおよびソースが前記半導
体記憶回路の最高電圧電源線にそれぞれ接続されたｐチ
ャネル型の第六のＭＯＳトランジスタとを有する第三の
レベル生成回路と、 ドレインが前記半導体記憶回路の最低電圧電源線にゲー
トおよびソースが前記クロック信号にそれぞれ接続され
たｐチャネル型の第七のＭＯＳトランジスタと、ドレイ
ンが前記第七のＭＯＳトランジスタのソースにゲートお
よびソースが低低電圧出力端にそれぞれ接続されたｐチ
ャネル型の第八のＭＯＳトランジスタとを有する第四の
レベル生成回路と を含む請求項１記載の半導体記憶回路。 ４、前記クロック信号発生回路は、奇数段のインバータ
を含むリング発振回路である請求項１ないし請求項３の
いずれかに記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221924A JPH04103094A (ja) | 1990-08-22 | 1990-08-22 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221924A JPH04103094A (ja) | 1990-08-22 | 1990-08-22 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103094A true JPH04103094A (ja) | 1992-04-06 |
Family
ID=16774293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221924A Pending JPH04103094A (ja) | 1990-08-22 | 1990-08-22 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
-
1990
- 1990-08-22 JP JP2221924A patent/JPH04103094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
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