DE69327750T2

DE69327750T2 - Negativ rückgekoppelter Abfühlvorverstärker

Info

Publication number: DE69327750T2
Application number: DE69327750T
Authority: DE
Inventors: Michael J. Brunolli
Original assignee: Brooktree Corp
Current assignee: Mindspeed Technologies LLC
Priority date: 1992-07-02
Filing date: 1993-06-30
Publication date: 2000-06-29
Anticipated expiration: 2013-07-01
Also published as: EP0579041B1; EP0579041A2; JPH0660673A; CA2096169A1; US5325001A; JP2781510B2; EP0579041A3; CA2096169C; DE69327750D1

Description

Die Erfindung betrifft eine Speicherschaltung mit einer Speicherzelle und dieser zugeordneten Vorverstärkungsmittel.
Workstations und Personalcomputer enthalten einen Anzeigemonitor (z. B. eine Fernsehröhre), um die Ergebnisse von Berechnungen in diesen Workstations und Personalcomputern anzuzeigen. Die Displays sind aus einer Vielzahl isolierter Pixel gebildet, so wie ein Künstler ein visuelles Bild durch eine Vielzahl räumlich nah angeordneter, jedoch isolierter Punkte auf einer Leinwand erzeugt. Die Auflösung des Bildes (d. h. Wiedergabetreue der Reproduktion eines Bildes) ist abhängig von der Anzahl von Pixeln auf dem Bildschirm. Beispielsweise sind gegenwärtig Auflösungen von 1280 Pixeln auf einem Anzeigemonitor bei Workstations und teueren Personalcomputern üblich. Da jedes Bild auf dem Anzeigemonitor aus zwei (2) Zeilensprungbildern ("Interlaced Frames") gebildet ist und die Bilder auf dem Anzeigemonitor bei einer Rate von sechzig (60) Malen pro Sekunde reproduziert werden, muß die Pixelinformation bei Frequenzen über 125 Megahertz bereitgestellt werden, um eine Reproduktion des Bildes auf dem Anzeigemonitor zu erlangen.
In den Anzeigesystemen in Workstations und Personalcomputern werden Verweistabellen (Look-up-Tabellen) bereitgestellt. Die Look-up-Tabellen bilden effektiv einen Speicher, in dem Informationen, die verschiedene Farben darstellen, an verschiedenen Positionen in dem Speicher gespeichert sind. Die Farbe an jeder Position wird durch drei (3) Sequenzen binärer Bits dargestellt, die jeweils die Charakteristiken der Primärfarben rot, grün und blau repräsentieren. Die an jeder Position gespeicherte Farbe wird durch Umwandlung jeder der drei (3) Sequenzen binärer Bits in einen entsprechenden Analogwert und durch Mischen der durch diese Analogwerte dargestellten Farben erlangt, um die Farbe zu reproduzieren. Die an jeder individuellen Position in der Look-up-Tabelle (dem Speicher) gespeicherte Farbe kann jederzeit in Übereinstimmung mit Befehlen von einem Mikroprozessor durch eine neue Farbe ersetzt werden.
Die in binärer Form in der Look-up-Tabelle für jede Speicherposition gespeicherte Farbinformation wird in statischen RAM-Zellen gehalten. Jede statische RAM-Zelle speichert ein binäres Bit der Binärinformation für eine Farbe an einer individuellen Position in der Look-up-Tabelle. Wenn jede Primärfarbe in der Look-up-Tabelle durch acht (8) binäre Bits dargestellt wird und es 256 Speicherpositionen in der Look-up- Tabelle gibt, werden insgesamt 6144 statische RAM-Zellen in der Look-up-Tabelle zum Speichern der Farben bereitgestellt.
Auf die Farben in der Look-up-Tabelle wird durch die Bereitsteuung eines Anzeigespeichers zugegriffen. Der Anzeigespeicher speichert Informationen in binärer Form für jeden der aufeinanderfolgenden Pixel in dem Anzeigespeicher. Diese Informationen stellen die eine bestimmte Speicherposition der Speicherpositionen (z. B. 256) in der Look-up-Tabelle dar, die für jeden der aufeinanderfolgenden Pixel in dem Anzeigemonitor zu adressieren sind. Die Speicherpositionen in der Look-up-Tabelle werden von dem Anzeigespeicher adressiert, um die von der Look-up-Tabelle zu jeder aufeinanderfolgenden Pixelposition in dem Anzeigemonitor zu übertragene Farbinformation zu bestimmen.
Jede statische RAM-Zelle ist aufgebaut, um die Binärinformation in der Zelle zu lesen. Vorzugsweise hat die Zelle zwei Leitungen, die differentiell verbunden sind, um komplementäre Signale bereitzustellen. Ein Strom fließt durch die Zelle und eine der Leitungen, falls eine binäre "1" in der Zelle gespeichert ist, und der Strom fließt durch die Zelle und die andere Leitung, falls eine binäre "0" in der Zelle gespeichert ist. Die Amplitude dieses Stromes ist relativ gering. Um die aus der Zelle gelesene Binärinformation in einen Wert umzuwandeln, bei dem sie mit anderen binären Bits, die eine Farbe darstellen, verarbeitet werden kann, muß die durch den Zellenstrom dargestellte Information verstärkt werden. Bis vor kurzem hat die Verstärkung die Frequenz limitiert, bei der die Information in der Zelle mit zugehörigen binären Bits der Information in dem Quellwort in einen entsprechenden Analogwert umgewandelt werden konnte. Die Verstärkung hat auch zu Leistungsverlusten geführt.
In der US-A 4,905,189 sind eine statische RAM-Zelle und ein Vorverstärker und, der Zelle zugehörige Verstärkerstufen offenbart. Die statische RAM-Zelle sieht vorteilhafterweise das Lesen von Informationen aus der Zelle bei hohen Frequenzen zu derselben Zeit vor bei der Information durch einen Mikroprozessor in die Zelle geschrieben oder aus der Zelle gelesen wird. Die Zelle ist so aufgebaut, daß das Lesen aus der Zelle bei hohen Frequenzen nicht das Schreiben von Informationen in oder das Lesen von Informationen aus der Zelle durch den Mikroprozessor berührt, selbst wenn diese Vorgänge gleichzeitig ablaufen. Die Vorverstärker und Verstärker in der US-A 4,905,189 arbeiten mit der Zelle zusammen, um die Frequenz zu erhöhen, mit der die Information aus der Zelle zur Umwandlung mit der zugehörigen Binärinformation in entsprechende Analogwerte gelesen wird.
Die Aufgabe der Erfindung besteht in der Bereitstellung einer verbesserten Speicherschaltung, die bei erhöhten Frequenzen betrieben werden kann, um Informationen aus der Zelle auszulesen.
Diese Aufgabe wird durch den Gegenstand des unabhängigen Anspruchs 1 gelöst.
Bevorzugte Ausgestaltungen sind in den Unteransprüchen definiert.
Die Speicherschaltung kann die Ansprechfrequenz (Antwortfrequenz) erhöhen, während sie das Ausmaß des Leistungsverbrauchs in der Zelle reduziert.
In einer Ausgestaltung der Erfindung liest ein statischer RAM mit einer ersten und zweiten differentiell verbundenen Leitung in der Zelle gespeicherte Binärinformation aus, indem er einen Strom durch die Zelle und die erste Leitung zum Lesen einer binären "1" oder durch die Zelle und die zweite Leitung zum Lesen einer binären "0" bereitstellt. Ein erster und zweiter Transistor in einem Vorverstärker, die mit der ersten bzw. zweiten Leitung verbunden sind, liefern Ausgaben, die eine binäre "1" bzw. eine binäre "0" darstellen. Der erste und zweite Transistor leiten Steuerströme durch einen dritten bzw. vierten Transistor, um Vorströme (Bias-Ströme) in entweder dem ersten oder zweiten Transistor zu erzeugen, wenn Leseströme nicht durch diesen Transistor und die Zelle fließen. Die Steuerung des dritten und vierten Transistors erhöht bei einer gegebenen Gesamtzelle und einem Leseleitungsvorstrom die Frequenz, mit der Information aus der Zelle gelesen und verstärkt wird.
In dieser verbesserten Ausführung wird der Vorstrom in der Leitung, die einen zu jedem Zeitpunkt ausgegebenen Zellstrom führt, dadurch reduziert, daß jeweils eine negative Rückkopplung von den Ausgängen (z. B. den Drain-Anschlüssen) des ersten und zweiten Transistors bereitgestellt wird, um die Eingänge (z. B. die Gate-Anschlüsse) des dritten und vierten Transistors zu steuern. Dies vermindert Leistungsverluste, während die Frequenz erhöht wird, mit der Binärinformation aus der Zelle gelesen wird. Die Frequenz kann weiterhin dadurch erhöht werden, daß eine Impedanz in die Steuerschaltungsanordnung für den dritten und vierten Transistor aufgenommen wird, um die Antwort des dritten und vierten Transistors zu verzögern.
Paare von Vorverstärkern für verschiedene Bit- und Wortleitungen können parallel verbunden werden, um die Frequenzantwort weiterhin zu erhöhen. Die Verbindungen untereinander erfolgen so, daß bestimmte Komponenten als doppelt entfernt werden können und nur eine Schaltungsanordnungszelle auf dem Leitungspaar einen Lesestrom führt, wodurch der Leistungsverbrauch noch weiter reduziert und die · Antwortfrequenz für die gekoppelten Vorverstärker erhöht wird.
Der Inhalt der Zeichnungen ist wie folgt:
Fig. 1 ist ein Schaltungsdiagramm einer herkömmlichen statischen RAM-Zelle und einer zu einer solchen statischen RAM-Zelle gehörenden Vorverstärkerstufe zum Lesen und Verstärken von Informationen in der Zelle bei einer hohen Frequenz, ohne irgendeine Information in der Zelle zu verlieren;
Fig. 1a zeigt Spannungsverläufe an ausgewählten Anschlüssen in der in Fig. 1 gezeigten Vorverstärkerstufe;
Fig. 2 ist ein Schaltungsdiagramm der statischen RAM-Zelle von Fig. 1 in Blockform und einer verbesserten Vorverstärkerstufe zum Erhöhen der Frequenzantwort und Vermindern des Leistungsverbrauchs im Vergleich zu der Vorverstärkerstufe in der in Fig. 1 gezeigten Ausführungsform;
Fig. 2a zeigt Spannungsverläufe an ausgewählten Anschlüssen in der in Fig. 2 gezeigten Vorverstärkerstufe, wobei die in Fig. 2a gezeigten ausgewählten Anschlüsse den in Fig. 1a ausgewählten Anschlüssen entsprechen;
Fig. 3 ist ein Schaltungsdiagramm eines Paares statischer RAM-Zellen von Fig. 2 in Blockform und eines Paares der verbesserten Vorverstärker von Fig. 2, wobei die Vorverstärker zum weiteren Steigern der Frequenzantwort und zur weiteren Verminderung des Leistungsverbrauchs im Vergleich zu den in Fig. 1 und 2 gezeigten Ausführungsformen verbunden sind; und
Fig. 3a, 3b und 3c zeigen Spannungsverläufe ähnlich denen, die in Fig. 2a gezeigt sind, an ausgewählten Anschlüssen in der in Fig. 3 gezeigten Schaltungsanordnung, wenn eine solche Schaltungsanordnung unter einer Reihe verschiedener Bedingungen arbeitet.
Fig. 1 zeigt eine statische RAM-Zelle (allgemein mit 10 bezeichnet) und eine Vorverstärkerstufe (allgemein mit 12 bezeichnet), die in der US 4,905,189 offenbart und beansprucht werden. Der Oberbegriff von Anspruch 1 stützt sich auf diese Druckschrift. Die statische RAM-Zelle 10 und der Vorverstärker 12 können in CMOS- Schaltkreistechnik hergestellt sein, jedoch können auch andere Arten von Schaltkreistechniken verwendet werden. Die statische RAM-Zelle 10 enthält Leitungen 14 und 16 (auch als "SBL"" und " ") bezeichnet und schnelle Bit-Leitungen (Fast- Bit-Leitungen) 18-und 20 (auch als "FBLn" und " " bezeichnet). Die statische RAM- Zelle 10 enthält auch eine Leitung 22 (als "SWL" bezeichnet) und eine Leitung 24 (als "FWL" bezeichnet). Die Leitungen 14 und 16 liefern komplementäre Bitinformationen für eine langsame Bitleitung (Slow-Bit-Leitung) und die Leitungen 18 und 20 liefern komplementäre Bitinformationen für eine Fast-Bit-Leitung. Die Leitung 22 liefert Informationen für ein Slow-Bit-Wort und die Leitung 24 liefert Informationen für ein Fast- Bit-Wort. Das Slow-Bit-Wort 22 und die Slow-Bit-Leitungen 14 und 16 ermöglichen das Aufnehmen von Binärinformation in die Zelle 10 von einem Mikroprozessor (nicht gezeigt) oder das Lesen von Informationen in der Zelle an den Mikroprozessor. Die Fast- Word-Leitung 24 und die Fast-Word-Leitungen 18 und 20 ermöglichen das Lesen von Informationen aus der Zelle 10 zur Umwandlung in analoge Farben auf einem Videobildschirm (nicht gezeigt).
Die Slow-Bit-Leitungen 14 und 16 empfangen von einer Quelle 26 als Spannungsversorgung ein positives Potential (z. B. +5 V) und sind mit den Drain- Anschlüssen von Transistor 28 bzw. 30 verbunden, die vom N-Typ sein können. Die Gate-Anschlüsse der Transistoren 28 und 30 sind mit der Slow-Word-Leitung 22 verbunden. Der Source-Anschluß von Transistor 28 ist mit dem Source-Anschluß von Transistor 32, dem Drain-Anschluß von Transistor 36 und den Gate-Arischlüssen der Transistoren 34 und 38 verbunden. Die Transistoren 32 und 34 können N-Typ- Transistoren und die Transistoren 36 und 38 P-Typ-Transistoren sein. Die Gate- Anschlüsse der Transistoren 32 und 36, der Source-Anschluß des Transistors 34 und der Drain-Anschluß des Transistors 38 sind mit dem Source-Anschluß des Transistors 30 verbunden. Die Source-Anschlüsse der Transistoren 36 und 38 empfangen von der Quelle 26 eine Versorgungsspannung und die Drain-Anschlüsse der Transistoren 32 und 34 sind mit einem Bezugspotential wie etwa Masse verbunden.
Die Source-Anschlüsse der Transistoren 40 und 42 sind mit den komplementären Fast- Bitleitungen 18 bzw. 20 verbunden. Die Transistoren 40 und 42 können N-Typ- Transistoren sein. Die Gate-Anschlüsse der Transistoren 40 und 42 empfangen die Spannung der Fast-Word-Leitung 24. Es bestehen Verbindungen von den Drain- Anschlüssen der Transistoren 40 und 42 zu den Source-Anschlüssen der Transistoren 44 bzw. 46, die vom P-Typ sein können. Die Gate-Anschlüsse der Transistoren 44 und 46 sind mit den Source-Anschlüssen der Transistoren 34 bzw. 32 verbunden. Die Drain- Anschlüsse der Transistoren 44 und 46 können das Bezugspotential wie etwa Masse empfangen.
Die komplementären Fast-Bit-Leitungen 18 und 20 reichen bis zu den Drain- Anschlüssen der Transistoren 50 bzw. 52, die beide vom N-Typ sein können. Die Transistoren 50 und 52 sind in dem Vorverstärker 12 enthalten. Die Basis-Anschlüsse der Transistoren 50 und 52 empfangen eine positive Vorspannung von der Quelle 26. Die Drain-Anschlüsse der Transistoren 50 und 52 können auf dem Bezugspotential wie etwa Masse liegen. Die komplementären Fast-Bit-Leitungen 18 und 20 sind auch mit den Source-Anschlüssen der Transistoren 54 bzw. 56 verbunden, die vom N-Typ sein können. Die Gate-Anschlüsse der Transistoren 54 und 56 sind von der Quelle 26 positiv vorversorgt. Die Drain-Anschlüsse der Transistoren 54 und 56 sind mit den Ausgangsleitungen 58 bzw. 60 und den Drain-Anschlüssen der Transistoren 60 bzw. 62 verbunden, die vom P-Typ sein können. Die Gate-Anschlüsse der Transistoren 62 und 64 empfangen eine Vorspannung (VPB), um einen geregelten Stromfluß einer geringen Amplitude durch die Transistoren zu erzeugen. Die positive Spannung von der Quelle 26 wird an die Source-Anschlüsse der Transistoren 62 und 64 angelegt.
Um von dem Mikroprozessor über die Slow-Bit-Leitungen 14 und 16 Binärinformationen in die statische RAM-Zelle 10 zu schreiben, werden Signale den Leitungen 80 bzw. 82 zugeführt, um eine binäre "1" und eine binäre "0" darzustellen. Wenn ein Verstärker 84 durch ein Signal auf einer Leitung 88 freigegeben wird, wird der Slow-Bit-Leitung 14 durch den Verstärker ein Signal, das eine binäre "1" darstellt, zugeführt. Dieses Signal veranlaßt den Transistor 28, leitfähig zu werden, wenn der Gate-Anschluß des Transistors eine hohe Spannung von der zugehörigen Wortleitung 22 empfängt. Entsprechend fließt ein Strom durch eine Schaltung, die die Transistoren 28 und 32 enthält, und erzeugt eine niedrige Spannung an dem Source-Anschluß des Transistors 28. Die niedrige Spannung an dem Source-Anschluß von Transistor 32, die sich Masse nähert, erzeugt einen Leitfähigkeitszustand an dem Gate von Transistor 38, so daß die Spannung an dem Drain-Anschluß des Transistors relativ hoch ist.
In gleicher Weise wird der Transistor 30 leitfähig, wenn eine binäre "0" in die statische RAM-Zelle 10 mittels eines Verstärkers 86 zu der Zeit geschrieben werden soll, zu der die Wortleitung durch eine Spannung auf der Leitung 22 aktiviert worden ist. Diese Spannung erzeugt eine Leitfähigkeit im Transistor 30, was wiederum die Erzeugung einer niedrigen Spannung an dem Source-Anschluß des Transistors 34 verursacht. Diese niedrige Spannung veranlaßt den Transistor 36 dazu, leitfähig zu werden, und verursacht die Erzeugung einer hohen Spannung an dem Drain-Anschluß des Transistors. Die Transistoren 32, 34, 36 und 38 arbeiten als Latch-Schaltung um in den Spannungen an den Drain-Anschlüssen der Transistoren 36 und 38 die in die Zelle 10 von dem Mikroprozessor (nicht gezeigt) über die komplementären Slow-Bit-Leitungen 14 und 16 geschriebene Information zu speichern.
Wenn die von dem Latch-Netzwerk in die Zelle 10 latch-gespeicherte Information gelesen werden soll, wird ein positives Signal an die Wortleitung 24 angelegt. Dieses läßt die Transistoren 40 und 42 leitfähig werden. Jedoch leitet abhängig von dem Latch- Zustand der Transistoren 32, 34, 36 und 38 nur einer dieser Transistoren. Für eine binäre "0" lassen die positiven Spannungen am Source-Anschluß des Transistors 44 und an dem Drain-Anschluß des Transistors 38 den Transistor 44 leitfähig werden und einen Strom durch eine Schaltung fließen, die die Transistoren 40 und 44 und die Leitung 18 enthält. Dieser Strom erzeugt eine relativ niedrige Spannung auf der Leitung 18.
In gleicher Weise wird eine niedrige Spannung auf der Leitung 20 erzeugt, wenn eine binäre "1" aus dem aus den Transistoren 32, 34, 36 und 38 gebildeten Latch-Netzwerk gelesen wird. Dies resultiert aus dem Umstand, daß durch Leitfähigkeitszustände in den Transistoren 42 und 36 hohe Spannungen auf den Source- und Gate-Anschlüssen des Transistors 46 gegeben werden, um den Transistor 46 leitfähig zumachen. Die resultierende niedrige Spannung auf der Leitung 20 gibt eine binäre "1" an. Die in den Leitungen 18 und 20 als Ergebnis eines Stromflusses durch die Leitungen erzeugten Signale werden verwendet, um eine Digital-Analog-Wandlung für die Farbanzeige auf einem Anzeigemonitor (nicht gezeigt) bereitzustellen.
Die statische RAM-Zelle 10 hat bestimmte, wichtige Vorteile. Beispielsweise arbeiten die Transistoren 44 und 46 als isolierende Transistoren, die verhindern, daß irgendein Lesevorgang binärer Informationen über die Leitungen 18 und 20 aus dem durch die Transistoren 32, 34, 36 und 38 gebildeten Latch den simultanen Schreibvorgang binärer Informationen von dem Mikroprozessor in ein solches Latch beeinträchtigt. Auf diese Weise wird die richtige Information in dem Latch-Netzwerk zu jeder Zeit von dem Mikroprozessor selbst dann festgehalten, wenn Informationen aus der Zelle über die Leitungen 18 und 20 simultan mit dem Schreibvorgang von Informationen in die Zelle 10 über die Leitungen 14 und 16 gelesen werden. Die Zelle 10 verfügt auch über den Vorteil, daß sie beim Lesen von Informationen über die Leitungen 18 und 20 und beim Schreiben von Informationen über die Leitungen 14 und 16 auf einer differentiellen Basis arbeitet. Dies erhöht die Antwortempfindlichkeit der Zelle 10.
Man wird anerkennen, daß über die Leitungen 14 und 16 Informationen von der Zelle 10 zu dem Mikroprozessor gelesen werden kann, um die zuvor in der Zelle gelesenen Informationen zu verifizieren, und daß das Lesen von Informationen mittels dieser Leitungen nicht durch das simultane Lesen von Informationen über die Leitungen 18 und 20 beeinträchtigt wird. Das Lesen von Informationen über die Leitungen 18 und 20 stellt Farbinformationen für Pixel in einem Videomonitor bereit. Das Lesen von Informationen über die Leitungen 14 und 16 wird bereitgestellt, um zuvor in der Zelle 10 von dem Mikroprozessor festgehaltene Informationen zu verifizieren.
Die aus der Zelle 10 durch die Ströme über die Fast-Bit-Leitungen 18 und 20 gelesenen Signale werden auf die Source-Anschlüsse der Transistoren 54 und 56 gegeben, um einen Stromfluß durch diese Transistoren zu erzeugen. Wenn beispielsweise ein Strom durch die Transistoren 40 und 44 fließt, um eine binäre "0" anzugeben, wird auf der Leitung 18 eine sich ergebende Spannung erzeugt, die sich Masse nähert. Diese niedrige Spannung verursacht einen Stromfluß durch eine Schaltung, die die Quelle 26 und die Transistoren 62 und 54 einschließt, um auf der Ausgabeleitung 58 eine niedrige Spannung zu erzeugen. In gleicher Weise wird auf der Ausgabeleitung 60 eine niedrige Spannung erzeugt, um eine binäre "1" darzustellen. Diese niedrige Spannung wird durch einen Stromfluß durch eine Schaltung erzeugt, die die Transistoren 64 und 56 einschließt.
Die Transistoren 50 und 52 sind in Schaltungen mit den Transistoren 54 bzw. 56 enthalten, um die Antwortfrequenz des Vorverstärkers 12 zu erhöhen. Die Transistoren 62 und 64 werden vorbeschickt, um Ströme zu erzeugen, die gebrochenzahlige Größen (wie etwa 1/2) des in der Leitung 18 fließenden Stromes, um eine binäre "0" darzustellen, und des in der Leitung 20 fließenden Stromes, um eine binäre "1" darzustellen, sind. Dieser Vorstrom fließt durch die Transistoren 50 und 52 zu dem Bezugspotential, wie etwa Masse. Diese Ströme erhöhen die Transkonduktanzen (Steilheiten) in den Transistoren 54 und 56, um die Zeit zum Lesen der binären Information in dem durch die Transistoren 32, 34, 36 und 38 definierten Latch-Netzwerk zu verringern.
Hohe Frequenzen gut über einhundert Megahertz (100 MHz) sind für die in Fig. 1 gezeigte statische RAM-Zelle 10 und den Vorverstärker 12 erzielt worden. Jedoch wurde festgestellt, daß die Vorteile dieses statischen RAM und dieses Vorverstärkers im Laufe der Zeit begrenzt sind. Beispielsweise waren bisher Frequenzerhöhungen bis zu dreihundert Megahertz (300 MHz) erforderlich, um die Bildauflösung in.
Anzeigemonitoren zu erhöhen, die in Workstations und Personalcomputern enthalten sind. Weiterhin wird die Anzahl von Zellen in einer Look-up-Tabelle ständig erhöht, um die Anzahl von Bits zu steigern, die an jeder Speicherstelle in der Look-up-Tabelle bereitgestellt werden. Die erhöhte Anzahl von Bits wird bereitgestellt, um bei einer erhöhten Auflösung die Binärwerte der Primärfarben an solchen Speicherpositionen anzugeben. Beispielsweise ist die Anzahl von Bits für die Primärfarbe rot in einer der Positionen in der Look-up-Tabelle fortschreitend mit der Zeit von vier (4) auf sechs (6) auf acht (8) und gelegentlich nun auf zehn (10) erhöht worden, um die Auflösung der Rotschattierung zu erhöhen.
Die erhöhte Anzahl von statischen RAM-Zellen an jeder Speicherposition in der Look-up- Tabelle hat die verteilten Kapazitäten in der Look-up-Tabelle steigen lassen, wodurch eine Reduktion in der Antwortfrequenz der Look-up-Tabelle erzeugt wurde. Weiterhin haben die erhöhte Anzahl von Zellen in der Look-up-Tabelle und die Zunahme derverteilten Kapazität in der Look-up-Tabelle signifikante Steigerungen des Leistungsverlustes in der Look-up-Tabelle und in der auf die Look-up-Tabelle folgenden Vorverstärker und Verstärker erzeugt. Dieser gesteigerte Leistungsverlust ist besonders gravierend geworden, weil der auf einem Chip von der Look-up-Tabelle besetzte Raum mit der Verringerung der Dicke der elektrischen Zuführungen in der elektrischen Schaltungsanordnung auf dem Chip fortschreitend abgenommen hat.
Die Begrenzung der Antwortfrequenz der statischen RAM-Zelle 10 und des Vorverstärkers in Fig. 1 kann aus der Wellenform in Fig. 1a gesehen werden. Die auf den Leitungen 18 und 20 erzeugten Spannungen sind in Fig. 1a mit 100 bzw. 102 bezeichnet. Wie ersichtlich ist, wird ein Binärwert "1" in der Zelle 10 anfänglich erzeugt, wie an einer niedrigen Spannung auf der Leitung 20 und einer hohen Spannung auf der Leitung 18 gesehen werden kann. Die Spannungen auf den Ausgabeleitungen 58 und 60 sind mit 104 bzw. 106 bezeichnet. Ein Doppelpfeil 108 zeigt die Zeit an, zu der die Spannungsdifferenz zwischen den Leitungen 18 und 20 eine Schwelle zum Triggern des Betriebs der Folgestufe bildet. Wie ersichtlich ist, besteht eine Zeitdifferenz 110 zwischen dem Zeitpunkt der Überkreuzung der Spannungen 100 und 102 auf den Leitungen 18 und 20 und der Schwellspannung 108.
Fig. 2 verdeutlicht eine Ausgestaltung der Erfindung, um die Antwortgeschwindigkeit des in Fig. 1 gezeigten Vorverstärkers zu erhöhen und die Leistungsverluste in diesem Vorverstärker zu vermindern. In der in Fig. 2 gezeigten Ausgestaltung wird eine allgemein mit 130 bezeichnete statische RAM-Zelle in Blockform gezeigt. Obwohl die statische RAM-Zelle vorzugsweise dieselbe wie die Zelle 10 in Fig. 1 ist, kann die Zelle 130 jede statische RAM-Zelle bilden, die differentiell verbunden ist und über Leitungen 132 und 134 verfügt, die den Leitungen 18 bzw. 20 der Fig. 1 entsprechen.
Der in Fig. 2 allgemein mit 136 bezeichnete Vorverstärker ist der Zelle 130 zugeordnet. Der Vorverstärker 136 ist allgemein derselbe wie der Vorverstärker 12 in Fig. 1. Deshalb entsprechen die Transistoren 140, 142, 144, 146, 148 und 150 in Fig. 2 den Transistoren 50, 52, 54, 56, 62 bzw. 64 in Fig. 1. Jedoch ist eine negative Rückkopplung durch eine Impedanz, vorzugsweise einen Widerstand 152, zwischen einer Ausgabeleitung 154 und dem Gate-Anschluß des Transistors 140 vorgesehen. In ähnlicher Weise ist eine negative Rückkopplung durch eine Impedanz, vorzugsweise einen Widerstand 156, zwischen einer Ausgabeleitung 158 und dem Gate-Anschluß des Transistors 142 vorgesehen. Die Ausgabeleitungen 154 und 158 entsprechen den Ausgabeleitungen 58 bzw. 60 in Fig. 1. Die Gate- und Source-Anschlüsse eines Transistors 170 sind mit den Drain-Anschlüssen der Transistoren 140 und 142 verbunden. Der Transistor 170 kann vom Transistor-N-Typ sein. Der Drain-Anschluß des Transistors 170 empfängt das Bezugspotential wie etwa Masse.
Wenn ein Strom bei der Darstellung einer binären "1" über die Leitung 134 fließt, läßt die sich ergebende niedrige Spannung an dem Drain-Anschluß des Transistors 146 einen Strom durch die Transistoren 146 und 148 fließen, um eine niedrige Spannung an der Ausgabeleitung 158 wegen der hohen Transkonduktanz des Transistors 146 zu erzeugen. Diese niedrige Spannung wird über den Widerstand 156 auf den Gate- Anschluß des Transistors 142 gegeben, wodurch der Strom durch den Transistor 142 vermindert Wird. Die Verminderung des Stromes im Transistor 142 wird durch die vom Transistor 170 an die Drain-Anschlüsse der Transistoren 140 und 142 angelegte Vorversorgung erleichtert. In der Praxis wird der Strom durch den Transistor 142 auf einen Wert wie etwa ein Sechstel (1/6) des durch die Zelle 130 und die Bitleitung 134 fließenden Stromes reduziert.
Wenn der Strom durch die Zelle 10 und die Bitleitung 20 in Fig. 1 als ein Einheitswert von Eins (1) betrachtet wird, werden die Ströme durch jeden der Transistoren 28 und 30 in Fig. 1 auf einen Wert von Einhalb (1/2) gesetzt. Der Strom in der Zelle 10 und dem Vorverstärker 12 in Fig. 1 kann demgemäß als ein kumulativer Wert von Zwei (2) betrachtet werden. Jedoch hat in der in Fig. 2 gezeigten Ausgestaltung der Strom in der Zelle 130 und dem Vorverstärker 136 bei einem binären Wert "1" in der Zelle einen kumulativen Wert von Eins (1) in der Bitleitung 134, Einhalb (1/2) in dem Transistor 140 und einem Sechstel (1/6) in dem Transistor 142. Dies stellt eine Verminderung des Leistungsverbrauchs um etwa 20 Prozent (20%) in der Ausgestaltung von Fig. 2 verglichen mit dem Leistungsverbrauch der in Fig. 1 gezeigten Ausgestaltung dar, wenn der kumulative Wert der Ströme in der Zelle 130 und dem Vorverstärker 136 als Basiswert betrachtet wird.
Zusätzlich zur Verringerung des Leistungsverbrauchs in dem Vorverstärker 136 erzeugt die an den Gate-Anschluß von Transistor 142 angelegte negative Vorspannung auch eine Erhöhung der Frequenzantwort des Vorverstärkers. Wenn sich beispielsweise die Zelle 130 in einem binären "1"-Zustand befindet, ist der Vorstrom durch den Transistor 140 etwa um den Faktor drei (3) größer als der Vorstrom durch den Transistor 142. Dies läßt die Transkonduktanz des Transistors 140 beträchtlich größer als die Transkonduktanz des Transistors 142 sein. Die erhöhte Transkonduktanz des Transistors 142 bezogen auf die des Transistors 144 läßt die Leitung 132 auf das Lesen einer binären "0" aus der Zelle 130 schneller antworten.
Es wird anerkannt werden, daß die Widerstände 152 und 154 für Verzögerungen in den Rückkoppelspannungen sorgen, die auf die Gates der Transistoren 140 bzw. 142 gegeben werden, wenn das Signal in der Zelle 130 zwischen einer binären "1" und einer binären "0" wechselt. Wenn sich beispielsweise das Signal in der Zelle 130 von einer binären "1" auf eine binäre "0" ändert, ändert sich der Strom durch den Transistor 140 von der Hälfte (1/2) des Stromes durch die Zelle 130 auf eine Größe ein Sechstel (1/6) des Stromes in der Zelle. Diese Änderung ist jedoch durch den Widerstand 152 geringfügig verzögert. Diese Verzögerung verlängert die relativ hohe Transkonduktanz im Transistor 144 und verkürzt somit die Zeit, bis die Schwellspannung zwischen den Ausgabeleitungen 132 und 134 zum Triggern des Betriebs der nächsten Stufe erzeugt wird.
Die durch den Widerstand 156 bereitgestellte Verzögerung hilft auch dabei, die Antwortzeit des Vorverstärkers 136 zu verkürzen, wenn sich das Signal 130 von einem Binärwert "1" auf einen Binärwert "0" ändert. Diese Verzögerung läßt den niedrigen Vorstrom durch die Transistoren 142 und 146 für eine kurze Zeit weiterfließen, nachdem der Strom durch die Zelle 130 und die Leitung 132 zufließen beginnt, um eine binäre "0" darzustellen. Wegen dieses niedrigen Vorstroms kann die hohe Transkonduktanz in den Transistoren 144 und 140 vorherrschen, bis die Schwellspannungsdifferenz in den Leitungen 154 und 158 zum Triggern der auf die Vorverstärkerstufe 136 folgenden Stufe erzeugt ist.
Die verkürzte Antwortzeit in der Zelle 136 wird in Fig. 2a verdeutlicht. Wie gesehen werden kann, sind die Spannungen auf den Leitungen 132 und 134 mit 171 bzw. 172 gezeigt. Diese Kurven verdeutlichen, daß sich der Wert in der Zelle von "1" auf "0" ändert, wie durch die Änderung von einer hohen Spannung auf eine niedrige Spannung auf der Leitung 132 und von einer niedrigen Spannung auf eine hohe Spannung auf der Leitung 134 verdeutlicht wird. Die Spannungen auf den Ausgabeleitungen 154 und 158 sind in Fig. 2a mit 174 bzw. 176 verdeutlicht. Die Schwellspannung zwischen den Leitungen 154 und 158 wird in Fig. 2a mit 178 verdeutlicht. Wie gesehen werden kann, wird die Zeit 179 zwischen der Überkreuzung der Spannungen 171 und 172 und der Erzeugung der Schwellspannung 178 beträchtlich gegenüber der in Fig. 1 gezeigten Zeit vermindert. Dies zeigt an, daß die Antwortfrequenz des in Fig. 2 gezeigten Vorverstärkers höher als die des in Fig. 1 gezeigten ist.
Fig. 3 verdeutlicht eine weitere Ausgestaltung der Erfindung. In der in Fig. 3 gezeigten Ausgestaltung wird eine Anordnung der Zelle 130 und des Vorverstärkers 136 ähnlich der in Fig. 2 gezeigten gezeigt. Der Vorverstärker 136 enthält die Transistoren 140, 142, 144, 146, 148 und 150 und die Widerstände 152 und 156 wie in Fig. 2. Die in Fig. 3 gezeigte Ausgestaltung enthält auch eine Zelle, allgemein mit 180 bezeichnet, die mit denselben Bitleitungen 132 und 134 wie die Zelle 136 verbunden ist, die jedoch von einer anderen Wortleitung als die Zelle 136 gesteuert wird. Die Zelle 130 wird als mit einer Fast-Word-Leitung 0 über eine Leitung 182 und mit Fast-Bit-Leitungen 0 über die Leitungen 132 und 134 verbunden gezeigt. Die Zelle 180 ist mit den Fast-Bit-Leitungen 132 und 134 und mit einer Wortleitung (nicht gezeigt) verbunden, die von der Fast- Word-Leitung 0 verschieden ist.
Zwei zusätzliche Zellen, allgemein mit 184 und 186 bezeichnet, sind in der in Fig. 3 gezeigten Ausgestaltung enthalten. Die Zelle 184 ist mit einer Wortleitung 188 entsprechend einer Wortleitung 1 und auch mit Leitungen 232 und 234 verbunden, die komplementäre binäre Bitleitungssignale für Bitleitungen 1 bereitstellen.
Die Zelle 186 ist auch mit den Leitungen 232 und 234 verbunden, spricht jedoch auf eine andere Wortleitung (nicht gezeigt) als die Wortleitung 188 an.
Ein allgemein mit 200 bezeichneter Vorverstärker ist der Zelle 184 in einer Weise zugeordnet, die ähnlich der Zuordnung des Vorverstärkers 136 zu der Zelle 130 ist. Um die nachfolgende Diskussion zu vereinfachen, haben die Komponenten im Vorverstärker 200 dieselben numerischen Bezeichnungen wie die Komponenten in dem Vorverstärker 136 mit der Ausnahme, daß ihnen das Präfix "2" anstelle des Präfixes "1" wie in der in Fig. 2 gezeigten Ausgestaltung vorangestellt ist. Beispielsweise sind die Transistoren 140 und 142 in Fig. 2 und in dem Vorverstärker 136 auf der linken Seite von Fig. 3 auf der rechten Seite von Fig. 3 mit 240 und 242 in dem Vorverstärker 200 bezeichnet.
In der in Fig. 3 gezeigten Ausgestaltung sind die Ausgabeleitungen 154 und 158 von dem Vorverstärker 136 mit den Ausgabeleitungen 254 bzw. 258 von dem Vorverstärker 200 verbunden. Ferner sind die Transistoren 148 und 150 als mit den Ausgabeleitungen 154 und 158 wie in der in Fig. 2 gezeigten Ausgestaltung verbunden gezeigt. Da jedoch die Ausgabeleitungen 154 und 254 gemeinsam sind, gibt es keinen mit der Leitung 254 verbundenen Transistor entsprechend der Verbindung der Leitung 154 mit dem Transistor 148. Da in ähnlicher Weise die Ausgabeleitungen 158 und 258 gemeinsam sind, gibt es keinen mit der Leitung 258 verbundenen Transistor, der der Verbindung der Leitung 158 mit dem Transistor 150 entspricht. Nachfolgend werden die Ausgabeleitungen 154 und 254 als Leitung 154 und die Ausgabeleitungen 158 und 258 als Leitung 158 bezeichnet werden.
Wie anerkannt werden wird, vereinfacht die Entfernung von zwei (2) Transistoren entsprechend den Transistoren 148 und 150 die Schaltungsanordnung und vermindert Leistungsverluste im Vorverstärker 200. Weiterhin wird erkannt werden, daß mehr als zwei Vorverstärker in einer ähnlichen Weise miteinander verbunden werden können, ohne vom Umfang der Erfindung abzuweichen, obwohl in Fig. 3 Paare von Vorverstärkern, wie etwa die Vorverstärker 136 und 200, miteinander verbunden sind.
In Fig. 3 verfügen die Zellen 130 und 180 und alle anderen Zellen dieser Spalte über die Bitleitungen 132 und 134, um eine Fast-Bit-Leitung 0 anzugeben ("FBL0" und "FBL0"). In der vorangegangenen Diskussion bezüglich des Vorverstärkers 136 in Fig. 2 wurde angenommen, daß eine Seite des Vorverstärkers einen Ausgabestrom (einen Wert von 1) verstärkt und einen relativ niedrigen Vorstrom (einen Strom von 116) bereitstellt und die andere Seite des Vorverstärkers einen relativ hohen Vorstrom (einen Strom von 1/2) liefert. Fig. 3 liefert eine Beziehung, bei der die Vorströme in einem ersten Vorverstärker (z. B. 136) die Frequenzantwort auf Signale erhöhen, die aus einer Zelle (z. B. 184) gelesen werden, die einem zweiten Vorverstärker (z. B. 200) zugeordnet ist, mit dem der erste Vorverstärker (z. B. 136) verbunden ist. Drei unterschiedliche Beispiele betriebsmäßiger Beziehungen, in denen die Frequenzantwort der Vorverstärker erhöht wird, sind jeweils in den Fig. 3a, 3b und 3c angegeben.
Die Fig. 3a zeigt eine Beziehung, bei der die Bitleitungen 132 und 134 (FBL0 und ) anfänglich eine Ausgabe "1" bereitstellen. Dies wird für die Leitung 132 mit 300 (und auch mit FBL0) bzw. für die Leitung 134 mit 302 (und auch mit FBL0) angegeben. In diesem Betriebszustand fließt der größte Teil des Vorstromes im Vorverstärker 136 durch die Transistoren 144, 140 und 170. Dies hält eine hohe Leitfähigkeit (Konduktanz) im Transistor 144 aufrecht, selbst wenn kein Strom durch die Leitung 132 von der Zelle 130, der Zelle-180 oder jeder anderen mit der Leitung 132 (FBL0) verbundenen Zelle fließt.
Es sei nün angenommen, daß die Zelle 130 zum Lesen einer binären "0" getriggert wird. Dies geschieht, wenn die Spannung auf der Wortleitung 182 (FWL0) ansteigt, wie in Fig. 3a mit 303 angezeigt. Dies läßt einen Strom durch die Zelle 130 und die Leitung 132 fließen, um eine niedrige Spannung auf der Leitung 132 zu erzeugen. Diese niedrige Spannung ist in Fig. 3a mit 300a bezeichnet. Gleichzeitig läßt das Nichtvorliegen jeglichen Stromes durch die Zelle 130 zur Leitung 134 die Spannung auf der Leitung 134, wie in Fig. 3a mit 302a angezeigt, steigen.
Die auf der Leitung 154 in Fig. 3 erzeugte Spannung ist mit 304 und die auf der Leitung 158 erzeugte Spannung mit 306 in Fig. 3a bezeichnet. Wie ersichtlich ist, ist die Spannung 304 anfänglich hoch, da kein Strom über die Leitung 132 von der Zelle 130 fließt. Wenn ein Strom durch die Leitung 132 fließt, um eine binäre "0" anzuzeigen, nimmt die Spannung auf der Leitung 154 wie in Fig. 3ä mit 304a gezeigt ab. Gleichzeitig steigt die Spannung auf der Leitung 158, weil kein Strom durch die Leitung 134 von der Zelle 130 fließt, wenn eine binäre "0" von der Zelle 130 gelesen wird. Der Anstieg der Spannung auf der Leitung 158 wird in Fig. 3a mit 306a bezeichnet.
Es wird anerkannt werden, daß die Schwellspannung zum Triggern von auf den Vorverstärker 136 folgenden Stufen in dem Beispiel der Fig. 3a schneller in derselben Weise erzeugt wird, wie es in Fig. 2a mit 178 und 179 gezeigt ist. Die Kopplung der Vorverstärker 136 und 200 in dem Beispiel in Fig. 3a beeinträchtigt diese beschleunigte Beziehung sicher nicht. Allenfalls verbessert diese Kopplung die beschleunigte Beziehung.
In Fig. 3a wird die Spannung auf der Leitung 232 mit 308 und die Spannung auf der Leitung 234 mit 310 bezeichnet. Wie ersichtlich ist, ist die Spannung 308 auf der Leitung 232 anfänglich geringfügig höher als die Spannung 310 auf der Leitung 234. Dies folgt aus dem Umstand, daß die Spannung auf der Ausgabeleitung 154 anfänglich höher als die Spannung auf der Ausgabeleitung 158 ist. Wenn jedoch die Spannung auf der Leitung 154 wegen eines Stromflusses von der Zelle 130 über die Leitung 132 zur Darstellung einer binären "0" abnimmt, läßt die Abnahme der Spannung auf der Leitung 154 die Spannung auf der Leitung 232 geringfügig abnehmen. Dies wird in Fig. 3 mit 308a angezeigt. Gleichzeitig steigt die Spannung auf der Leitung 234, wie in Fig. 3 mit 310a angezeigt.
Wie ersichtlich ist, treten sehr geringe Änderungen der Spannungen auf den Leitungen 232 und 234 auf, wenn die Zelle 130 zur Binärangabe von "0" getriggert wird. Dies bedeutet, daß eine sehr geringe Leistung im Vorverstärker 200 verbraucht wird, wenn das binäre Signal in der Zelle 130 von einem Binärwert "1" auf einen Binärwert "0" wechselt. Dies macht einen der Vorteile der Kopplung der Ausgabeleitungen der Vorverstärker 136 und 200 aus.
Fig. 3b gibt eine andere betriebsmäßige Beziehung zwischen den Vorverstärkern 136 und 200 an. In dieser betriebsmäßigen Beziehung stellt die Zelle 130 anfänglich eine "1 "- Angabe bereit. Dies läßt einen Ström von der Zelle 130 über die Leitung 134 ( ) fließen und veranlaßt, daß eine niedrige Spannung auf dieser Leitung erzeugt wird. Zur selben Zeit wird eine hohe Spannung auf der Leitung 132 (FBL0) erzeugt. Die Spannung auf der Leitung 132 wird mit 320 (oder FBL0) und die Spannung auf der Leitung 134 mit 322 (oder ) bezeichnet.
Während der Zeit, während der die Zelle 130 einen Strom in der Leitung 134 erzeugt, um eine binäre "1" anzugeben, ist die Spannung auf der Ausgabeleitung 158 niedrig, wie in Fig. 3b mit 326 bezeichnet, und die Spannung auf der Ausgabeleitung 154 hoch (in Fig. 3b mit 324 bezeichnet). Die Spannung auf der Leitung 323 ist mit 328 und die Spannung auf der Leitung 234 mit 330 bezeichnet. Wie ersichtlich ist, sind beide Spannungen relativ hoch, weil von keiner der Zellen, wie etwa den Zellen 184 und 186, die mit der Wortleitung 188 (FWL1) verbunden sind, eine Ausgabe bereitgestellt wird.
Es sei nun angenommen, daß in der Zelle 184 eine "0" erzeugt wird, wenn die Wortleitung 188 von einem Signal 332 auf der Wortleitung 188 (FWL1) aktiviert wird. Unter solchen Umständen verursacht der Strom von der Zelle 184 über die Bitleitung 232 die Erzeugung einer niedrigen Spannung auf der Leitung 232, wie in Fig. 3b mit 328a und auch mit FBL1 angegeben. Gleichzeitig nimmt die Spannung 330 auf der Leitung 234 geringfügig ab, wie in Fig. 3b mit 330 und auch mit FBL1 angegeben. Da es nur eine geringfügige Änderung der Spannung auf der Leitung 234 gibt, gibt es keine größe Änderung des Stromes durch die Transistoren 242 und 246 in Fig. 3. Im Ergebnis wird die Antwortfrequenz des Vorverstärkers 200 beschleunigt.
Die Abnahme der Spannung 328a auf der Leitung 232 erzeugt eine Abnahme der Spannung 324 auf der Ausgabeleitung 154, wie in Fig. 3b mit 324a angegeben. Gleichzeitig steigt die Spannung 326 auf der Ausgabeleitung 234, weil ein Strom nicht länger durch die Leitung 134 fließt, um eine binäre "1" in der Zelle 130 anzugeben. Die sich ergebende Zunahme der Spannung auf der Leitung 134 (wie in Fig. 3b mit 322a angegeben), läßt die Spannung 326 auf der Ausgabeleitung 158 ansteigen. Dies ist in Fig. 3b mit 326a angegeben.
Fig. 3c verdeutlicht den Betrieb der in Fig. 3 gezeigten Schaltungsanordnung, wenn ein Wechsel von einer "0" in der Zelle 184 zu einer "0" in der Zelle 130 auftritt. Da die Zelle 184 anfänglich eine Ausgabe "0" liefert, fließt ein Strom von der Zelle über die Bitleitung 232 und erzeugt eine niedrige Spannung auf der Leitung 232. Die Spannung auf der Leitung 232 ist in Fig. 3c mit 340 und auch mit FBL1 bezeichnet. Da anfänglich auf der Leitung 232 eine niedrige Spannung erzeugt wird, wird auf der Leitung 234 (FBL1) eine hohe Spannung erzeugt. Die Spannung auf der Leitung 234 wird in Fig. 3c mit 342 und auch mit bezeichnet.
Die niedrige Spannung auf der Leitung 232 verursacht die Erzeugung einer niedrigen Spannung auf der Ausgabeleitung 154 in Fig. 3. Die Spannung an der Ausgabeleitung 154 wird in Fig. 3b mit 346 und die Spannung auf der Ausgabeleitung 158 in Fig. 3c mit 348 bezeichnet. Da die Spannung 346 auf der Ausgabeleitung 154 anfänglich niedrig ist, ist die Spannung 348 auf der Ausgabeleitung 158 anfänglich hoch. Sowohl die Spannung 350 als auch 352 auf den Leitungen 132 bzw. 134 sind anfänglich hoch, da kein Strom von der Zelle 130, der Zelle 182 oder irgendeiner der Zellen zu der Bitleitung 132 (FBL0) oder der Bitleitung 134 (FBL0) fließt.
Wenn die Wortleitung 182 (FWL0) wie in Fig. 3 mit 354 angegeben aktiviert wird und die Zelle 130 aktiviert wird, um eine binäre "0" zu lesen, fließt ein Strom von der Zeile über die Bitleitung 132, um eine niedrige Spannung auf der Bitleitung zu erzeugen, wie in Fig. 3c mit 350a angegeben. Die Spannung 352 auf der Leitung 134 ( ) bleibt weiterhin hoch (irr Fig. 3c mit 352a angegeben), obwohl es einen geringfügigen Überschuß der Spannung gibt. Da sich die Spannung auf der Leitung 134 nur relativ schwach ändert, wenn die Zelle 130 beginnt, eine binäre "0" anzugeben, führt dies tendenziell zu eineF Beschleunigung der Frequenzantwort der Zelle 130 und des Vorverstärkers 136 von einem Wechsel einer binären "0" in der Zelle 184 zu einer binären "0" in der Zelle 130.
Die auf der Leitung 132 für eine binäre "0" in der Zelle 130 erzeugte niedrige Spannung 350a verursacht die fortgesetzte Erzeugung einer niedrigen Spannung auf der Leitung 154, wie in Fig. 3c mit 346a angegeben. Gleichzeitig wird auf der Ausgabeleitung 158 eine hohe Spannung 348 fortgesetzt erzeugt, wie in Fig. 3c mit 348a bezeichnet. Die fortgesetzte, relativ hohe Spannung 348a auf der Ausgabeleitung 158 und das fortgesetzte Fehlen eines Stromflusses durch die Leitung 134 ( ) läßt die Spannung auf der Leitung 134 relativ hoch bleiben. Dies ist in Fig. 3c mit 342a angegeben. Da es eine relativ geringe Änderung der Spannung 342 auf der Leitung 134 ( ) gibt, beschleunigt auch dies die Frequenzantwort der Zelle 130 und des Vorverstärkers 136 auf die Erzeugung einer Ausgabe "0" von der Zelle.
Wie ersichtlich ist, gibt es einen leichten Buckel 346b in der Ausgangsspannung auf der Ausgabeleitung 154, wenn es einen Übergang von dem Lesen einer "0" in der Zelle 184 zum Lesen einer "0" in der Zelle 130 gibt. Dies folgt aus dem geringen Überschuß, der in der Spannung auf einer der Leitungen 132 und 232 auftritt, wenn es einen Wechsel zwischen einer "0" in der Zelle 184 und einer "0" in der Zelle 130 gibt. Dieser Spannungsbuckel wirkt sich nicht auf den Betrieb der Vorverstärker 136 und 200 oder der auf diese Vorverstärker folgenden Stufen aus, da es einen beträchtlichen Unterschied zwischen den Spannungen auf den Ausgabeleitungen 154 (der Spannung 346 in Fig. 3c) und 158 (der Spannung 348 in Fig. 3c) selbst mit diesem Spannungsbuckel gibt.
Die in Fig. 3 gezeigte Ausgestaltung hat bestimmte wichtige Vorteile. Durch die Verwendung lediglich eines einzelnen Paares von Transistoren 148 und 150 für jedes Paar miteinander verbundener Vorverstärker, wie etwa der Vorverstärker 136 und 200, werden die Leistungsverluste in den Vorverstärkern vermindert. Desweiteren wird die Antwortfrequenz in den Vorverstärkern durch das Entfernen von Stufen in den Vorverstärkern erhöht. Die Antwortfrequenz jedes untereinander verbundenen Vorverstärkers wird auch durch das Vorladen verteilter Kapazitäten in den Leitungen von dem anderen in Beziehung stehenden Vorverstärker in dem Paar erhöht. Dies gilt insbesondere, da zu jedem Zeitpunkt nur einer der Vorverstärker in einem Paar einen Ausgabestrom leitet und die Vorverstärker in dem Paar bezüglich ihrer Wortleitungen und Bitleitungen nicht in Beziehung stehen.
Einer der Vorverstärker in einem Paar wird gewöhnlich von dem anderen Vorverstärker so vorversorgt, daß eine seiner Bitleitungen eine Spannung aufweist, die sich nicht sehr stark ändert, wenn die diesem Vorverstärker zugeordnete Zelle getriggert wird, um eine Ausgabe aus der Zelle zu liefern. Dies erhöht die Frequenzantwort des getriggerten Vorverstärkers. Desweiteren wird auch der andere Vorverstärker so vorversorgt, daß es kaum irgendeine Änderung in einer der Bitleitungen gibt, wenn der Strom durch die diesem Vorverstärker zugeordnete Zelle unterbrochen wird. Auch dies erhöht tendenziell die Frequenzantwort des diesen Vorverstärker enthaltenden Systems und begrenzt Leistungsverluste in einem solchen System.

Claims

1. Speicherschaltung, umfassend:

eine erste Zelle (130), die mit einer ersten und einer zweiten Leitung (132, 134) verbunden ist, zum Lesen von Information differentiell von der Zelle und dadurch zum Bereitstellen von komplementären Signalen (171, 172) auf den Leitungen, die die gelesene Information darstellen,

Vorverstärkungsmittel (144-150), die mit der ersten und der zweiten Leitung (132, 134) verbunden sind, zum Vorverstärken der komplementären Signale und zum Bereitstellen vorverstärkter komplementärer Signale (174, 176) auf einer ersten und einer zweiten Ausgangsleitung (154, 158), wobei die Vorverstärkungsmittel leitfähige Elemente (148, 150) umfassen, wobei die leitfähigen Elemente (148, 150) eine Transkonduktanz sowohl für die erste als auch für die zweite Leitung (132, 134) umfassen, und

Konduktanzmittel (140, 142), die mit der ersten und der zweiten Leitung verbunden sind, zum Erhöhen des Stroms durch die leitfähigen Elemente an der ersten und der zweiten Leitung (132, 134),

gekennzeichnet durch

Koppelmittel (152, 156); die mit der ersten und der zweiten Ausgangsleitung (154, 158) und mit Steueranschlüssen der Konduktanzmittel (140, 142) verbunden sind, zum Ankoppeln der vorverstärkten komplementären Signale (174, 176) an die Konduktanzmittel zum Bereitstellen einer negativen Rückkopplung.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Koppelmittel (152, 156) Impedanzen enthalten.

3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Koppelmittel (152, 156) Widerstände enthalten.

4. Speicherschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Konduktanzmittel (140, 142) einen ersten und einen zweiten Transistor (140, 142) mit jeweils einer Vielzahl von Anschlüssen enthalten, wobei der erste und der zweite Transistor jeweils an ersten Anschlüssen mit der ersten bzw. der zweiten Leitung verbunden sind,; wobei der erste und der zweite Transistor eine gemeinsame Verbindung an zweiten, von den ersten Anschlüssen verschiedenen Anschlüssen haben, und wobei der erste und der zweite Transistor an dritten Anschlüssen mit den Koppelmitteln (152, 156) verbunden sind.

5. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Vorverstärkungsmittel (144-150) einen dritten und einen vierten Transistor (144, 146) enthalten, die mit dem ersten bzw. dem zweiten Transistor (140, 142) und der ersten bzw. der zweiten Leitung (132, 134) verbunden sind.

6. Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorverstärkungsmittel (144-150) weiterhin einen fünften und einen sechsten Transistor (148, 150) enthalten, die mit dem dritten bzw. dem vierten Transistor (144, 146) und der ersten bzw. der zweiten Ausgangsleitung (154, 158) verbunden sind.

7. Speicherschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherschaltung weiterhin einen siebten Transistor (170) umfaßt, der mit den Konduktanzmitteln (140, 142) und einem Bezugspotential verbunden ist.

8. Speicherschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet; daß die erste Zelle (130) auf ein erstes Wort und ein erstes Bit zum Lesen von Information differentiell aus der ersten Zelle anspricht und die Speicherschaltung weiterhin umfaßt:

eine zweite Zelle (184), die der ersten Zelle entspricht und auf ein z weites Wort und ein zweites Bit zum Lesen von Information differentiell von der zweiten Zelle an einer dritten und einer vierten Leitung (232, 234) anspricht,

zweite Vorverstärkungsmittel (244, 246, 148, 150), die mit der ersten und der zweiten Ausgangsleitung (154, 158) und der dritten und der vierten Leitung verbunden sind,

zweite Konduktanzmittel (240, 242), die mit der dritten und der vierten Leitung verbunden sind, und

zweite Koppelmittel (254, 256), die mit der ersten und der zweiten Ausgangsleitung und mit Steueranschlüssen der zweiten Konduktanzmittel verbunden sind.