DE69021630T2

DE69021630T2 - Speicher mit verbesserter Zugriffszeit, bei dem kein Adressenübergang ermittelt wird.

Info

Publication number: DE69021630T2
Application number: DE69021630T
Authority: DE
Inventors: Stephen T Flannagan; George Scott Nogle
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1989-04-27
Filing date: 1990-03-19
Publication date: 1996-04-04
Anticipated expiration: 2010-03-20
Also published as: JPH02301099A; KR960011560B1; JP2535242B2; DE69021630D1; EP0397986B1; EP0397986A3; KR900017034A; EP0397986A2; US4964083A

Description

Technisches Gebiet der Erfindung

Die Erfindung betrifft allgemein Speicher von integrierten Schaltungen, und insbesondere statische Speicher mit wahlfreiem Zugriff, welche keine Adressenübergangserfassung einsetzen.

Technischer Hintergrund der Erfindung

Statische Speicher mit wahlfreiem Zugriff, die als integrierte Schaltungen ausgebildet sind, erfordern immer kürzere Zugriffszeiten, um im Wettbewerb bestehen zu können. Ein Verfahren, welches zur Verringerung von Zugriffszeiten verwendet wurde, bestand in der Adressenübergangserfassung, der sogenannten ATD. (Vergleiche beispielsweise W. Gubbels et al., "A 40-ns/100-pF Low Power Full-CMOS 256K (32K X 8) SRAM", IEEE Journal of Solid-State Circuits, Bd. 22, Nr. 5, Oktober 1987; M. Matsui "A 25-ns 1-Mbit CMOS SRAM with Loading-Kree Bit Lines", IEEE Journal of Solid-State Circuits, Bd. 22, Nr. 5, Oktober 1987; K. Wang et al., "A 21-ns 32K X 8 CMOS Static RAM with a Selectively Pumped p-Well Array", IEEE Journal of Solid-State Circuits, Bd. 22, Nr. 5, Oktober 1987). Die ATD erlaubt es, daß ein Speicherzugriff in dem Moment beginnt, in welchem eine Änderung bezüglich einer Adresse festgestellt wird. ATD ist besonders nützlich bei der Verringerung der Speicherzugriffszeit in einem Speicher mit langen Bit-Leitungen. Bei kurzen Bitleitungen stellt allerdings die ATD keinen Vorteil in bezug auf die Geschwindigkeit zur Verfügung.
Ein ATD-Speicherzugriff umfaßt die Stufen der Angleichung, des Treibens von Wortleitungen, des Treibens von Bitleitungen, des Messens von Datenleitungen, und die Ausgabe. Eine "eingebaute" Beschränkung der ATD besteht darin, daß hierbei die Angleichungsstufe vorgesehen ist, in welcher Schaltungsknotenpunkte vorgeladen werden müssen, bevor der Zugriff beginnt. Um statische Speicher mit wahlfreiem Zugriff noch schneller auszubilden ist eine neue Vorgehensweise erforderlich, die sich nicht auf die Angleichungsstufe der ATDS verläßt, und die Zeit von einer gültigen Adresse zu einer gültigen Wortleitung minimalisiert. Eine bloße Ausschaltung der ATD und der Angleichungsstufe schafft allerdings ein Problem. Das Problem besteht darin, daß Verstärker gut mit der ATD zusamnienarbeiten können, durch Bereitstellung einer hohen Spannungsverstärkung und eines hohen differentiellen Ausgangssignals, jedoch die Datenleitungsverstärker relativ langsam sind, wenn ATD nicht verwendet wird. Eine Verbeserung bezüglich der Zugriffszeit des Speichers würde sich dann ergeben, wenn die Angleichung bei dem ATD-Verfahren ausgeschaltet werden könnte, während eine schnelle Messung und Ausgangssignalentwicklung beibehalten würden, also in einem Fall, in welchem nur die Stufen des Treibens der Wortleitung, des Treibens der Bitleitung, der Messung und der Ausgabe übrig bleiben.
Aus dem voranstehend erwähnten Artikel von K. Wang in IEEE Journal of Solid-State Circuits, Bd. Sc-22, Nr. 5, Oktober 1987, S. 704-711 mit dem Titel "A 21-ns 32K X 8 CMOS Static RAM with a Selectively Pumped p-Well Array", ist ein Speicher entsprechend dem Oberbegriff des Patentanspruchs 1 bekannt. Dieser weist zwei Stufen einer Differenzverstärkung zwischen differentiellen Bitleitungspaaren und dem Ausgangspuffer auf.
Aus der europäischen Patentanmeldung Nr. 0 265 044 A1 ist eine Hochgeschwindigkeitsverstärkung unter Verwendung einer Transkonduktanzverstärkerstufe mit hoher Gleichtakt-Impedanz bekannt; ein nachfolgender Korrekturverstärker für den Gleichtakt oder die Last selbst stellt dann die Gleichtaktspannung des Ausgangssignals ein.

Kurzbeschreibung der Erfindung

Ein Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung eines Speichers mit einer verbesserten Zugriffszeit unter Verwendung einer Datenleitungsmeßvorrichtung ohne Adressenübergangserfassung.
Ein weiteres Ziel der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zur Messung einer Datenleitung in einem Speicher ohne Adressenübergangserfassung, zur Verbesserung der Zugriffszeit.
Gemäß einer ersten Zielrichtung der Erfindung wird ein Speicher gemäß Patentanspruch 1 zur Verfügung gestellt.
Gemäß einer zweiten Zielrichtung der Erfindung wird ein Verfahren zum Messen von Daten in einem Speicher gemäß Patentanspruch 6 zur Verfügung gestellt.
Diese Ziele, Merkmale und Vorteile werden aus der nachstehenden, ins Einzelne gehenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen noch deutlicher.

Kurzbeschreibung der Zeichnungen

Fig. 1 zeigt als Blockschaltbild eine bevorzugte Ausführungsform eines Speichers gemäß der vorliegenden Erfindung;
Fig. 2 zeigt als Blockschaltbild einen Speicherblock der in Fig. 1 dargestellten Art mit weiteren Einzelheiten;
Fig. 3 zeigt als Blockschaltbild einen Abschnitt des Speicherblocks von Fig. 2;
Fig. 4 zeigt ein Schaltbild eines Differenzverstärkers der in Fig. 3 enthaltenen Art;
Fig. 5 zeigt ein Shaltbild einer Pegelverschiebungsvorrichtung der in Fig. 3 enthaltenen Art; und
Fig. 6 zeigt ein Schaltbild eines Transkonduktanzverstärkers der in Fig. 3 vorgesehenen Art.

Detaillierte Beschreibung der Erfindung

In Fig. 1 ist ein Speicher 10 dargestellt, der im wesentlichen einen Zeilenadressenpuffer/Präkodierer 12 aufweist, einen Multiplexer 14, einen Spaltenadressenpuffer 16, einen ersten Zeilendekodierer 18, einen zweiten Zeilendekodierer 20, eine erste Gruppe globaler Datenleitungen 22, eine zweite Gruppe globaler Datenleitungen 24, globale Datenleitungslastgruppen 25, 26, 27, 28, 29 und 30, ein erstes Feld 32, ein zweites Feld 34, ein drittes Feld 36, und ein viertes Feld 38. Die erste Gruppe der globalen Datenleitungen 22 umf aßt vier globale Datenleitungspaare, wobei jedes Paar eine tatsächliche globale Datenleitung und eine komplementäre globale Datenleitung aufweist. Die zweite Gruppe der globalen Datenleitung 24 umfaßt vier globale Datenleitungspaare, von denen jedes eine wahre globale Datenleitung und eine komplementäre globale Datenleitung aufweist. Das erste Feld 32 umfaßt Speicherblöcke 40, 41, 42, 43, 44, 45, 46 und 47. Das zweite Feld 34 umfaßt Speicherblöcke 48, 49, 50, 51, 52, 53, 54 und 55. Das dritte Feld 36 umfaßt Speicherblöcke 60, 61, 62, 63, 64, 65, 66 und 67. Das vierte Feld 38 umfaßt Speicherblöcke 68, 69, 70, 71, 72, 73, 74 und 75.
Der Zeilenadressenpuffer/Prädekodierer 12 empfängt Zeilenadressensignale A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10 und A11, ein Chipauswahlsignal *CS und ein Schreibbetriebsartsignal *WE. Der Zeilenadressenpuffer/Pradekodierer 12 stellt Speicherblockauswahlsignale BP0, BP1 , BP2, BP3, BP4, BP5, BP6 und BP7 zur Verfügung, sowie Chipauswahl/Schreibsignale *CSWE(L) und *CSWE(R), Feldauswahlsignale BQ0, BQ1, BQ2 und BQ3, sowie ein gepuffertes Zeilenadressensignal. Ein Sternchen (*) vor einer Signalbezeichnung bedeutet, daß das Signal bei einem logisch niedrigen Pegel aktiv ist. Der Spaltenadressenpuffer 16 empfängt Spaltenadressensignale A12, A13, A14 und A15, und gibt eine gepufferte Spaltenadresse aus. Der Multiplexer 14 empfängt Signale BQ0-BQ3 und ist an Gruppen globaler Datenleitungen 22 und 24 angeschlossen. In einer Lesebetriebsart des Speichers 10 empfängt der Multiplexer 14 global Datenleitungssignale GDL(0) und *GDL(0), GDL(1) und *GDL(1), GDL(2) und *GDL(2), sowie GDL(3) und *GDL(3) von der ersten Gruppe globaler Datenleitungen 22, sowie globale Datenleitungssignale GDL(4) und *GDL(4), GDL(5) UND *GDL(5), GDL(6) UND *GDL(6) UND GDL(7) UND *GDL(7) von einer zweiten Gruppe globaler Datenleitungen 24. Der Multiplexer 14 gibt Datensignale D0, D1, D2 und D3 in der Lesebetriebsart aus, und empfängt Dateneingabesignale D0-D3, in einer Schreibbetriebsart des Speichers 10. Der erste Zeilendekodierer 18 empfängt die gepufferte Zeilenadresse und stellt selektiv 64 globale Wortleitungstreibersignale und ein gepuffertes Zeilenadressensignal den Speicherblöcken 40- 55 zur Verfügung. Der zweite Zeilendekodierer 20 empfängt die gepufferte Zeilenadresse und stellt selektiv 64 globale Wortleitungstreibersignale und ein gepuffertes Zeilenadressensignal den Speicherblöcken 60-75 zur Verfügung.
Das Feld 32 ist unmittelbar oberhalb des Feldes 34 angeordnet, und links von den Feldern 36 und 38. Speicherblöcke innerhalb des Feldes 32 sind aufeinanderfolgend untereinander angeordnet, wobei der Speicherblock 40 oben am Feld 32 vorgesehen ist, der Speicherblock 41 unterhalb des Speicherblocks 40, usw. Der Speicherblock 47 befindet sich unten am Feld 32. Speicherblöcke innerhalb des Feldes 34 sind aufeinanderfolgend untereinander angeordnet, wobei der Speicherblock 48 oberhalb des Feldes 34 angeordnet ist, der Speicherblock 49 unterhalb des Speicherblocks 48, usw. Der Speicherblock 55 befindet sich unten in dem Feld 34. Das Feld 36 ist unmittelbar oberhalb des Feldes 38 angeordnet. Speicherblöcke innerhalb des Feldes 36 sind aufeinanderfolgend untereinander angeordnet, wobei der Speicherblock 60 oben im Feld 36 angeordnet ist, der Speicherblock 61 unterhalb des Speicherblocks 60, usw. Der Speicherblock 67 befindet sich unten im Feld 36. Speicherblöcke innerhalb des Feldes 38 sind aufeinanderfolgend untereinander angeordnet, wobei sich der Speicherblock 68 oben im Feld 38 befindet, der Speicherblock 69 unterhalb des Speicherblocks 68, usw. Der Speicherblock 75 ist unten im Feld 38 angeordnet. Eine erste Gruppe globaler Datenleitungen 22 beginnt oben im Feld 32 und verläuft bis unterhalb der Unterseite des Feldes 34, wo sie mit dem Multiplexer 14 verbunden ist. Die zweite Gruppe der globalen Datenleitungen 24 beginnt oben im Feld 36 und verläuft nach unterhalb des Feldes 38, wo sie an den Multiplexer 14 angeschlossen ist.
Die globale Datenleitungslastgruppe 25 ist an eine erste Gruppe globaler Datenleitungen 22 oben im Feld 32 angeschlossen. Unterhalb der globalen Datenleitungslastgruppe 25 sind Speicherblöcke 40-47 in dem ersten Feld 32 an die erste Gruppe globaler Datenleitungen 22 angeschlossen. Unterhalb des ersten Feldes 32 sind globale Datenleitungslastgruppen 27 an die erste Gruppe der globalen Datenleitungen 22 angeschlossen. Unterhalb der globalen Datenleitungslastgruppe 27 sind Speicherblöcke 48-55 in dem zweiten Feld 34 an die erste Gruppe von globalen Datenleitungen 22 angeschlossen. Unterhalb des zweiten Feldes 34 sind globale Datenleitungslastgruppen 29 mit der ersten Gruppe von globalen Datenleitungen 22 verbunden. Der Multiplexer 14 ist an die erste Gruppe globaler Datenleitungen 22 angeschlossen. In der Lesebetriebsart empfängt der Multiplexer 14 Signale GDL(0)/* GDL(0)-GDL(3)/*GDL(3) auf den vier globalen Datenleitungspaaren, die in der ersten Gruppe globaler Datenleitungen 22 vorgesehen sind.
Die globale Datenleitungslastgruppe 26 ist mit einem zweiten Satz von globalen Datenleitungen 24 oben an dem Feld 36 verbunden. Unterhalb der globalen Datenleitungslastgruppe 26 sind Speicherblöcke 60-67 in einem dritten Feld 36 an die zweite Gruppe von globalen Datenleitungen 24 angeschlossen. Unterhalb des dritten Feldes 36 sind globale Datenleitungslastsätze 28 an einen zweiten Satz von globalen Datenleitungen 24 angeschlossen. Unterhalb der globalen Datenleitungslastgruppe 28 sind Speicherblöcke 48-55 in dem vierten Feld 38 an den zweiten Satz von globalen Datenleitungen 24 angeschlossen. Unterhalb des vierten Feldes 38 ist die globale Datenleitungslastgruppe 30 mit dem zweiten Satz von globalen Datenleitungen 24 verbunden. Der Multiplexer 14 stellt eine Verbindung zum zweiten Satz der globalen Datenleitungen 24 her. In der Lesebetriebsart empfängt der Multiplexer 14 Signale GDL(4)/*GDL(4)-GDL(7)/*GDL(7) auf den vier globalen Datenleitungspaaren, die in dem zweiten Satz der globalen Datenleitungen 24 enthalten sind.
Die globale Datenleitungslastgruppe 25 empfängt ein Feldauswahlsignal PQ1 und ein Chipauswahl/Schreibsignal *CSWE(L). Die globale Datenleitungslastgruppe 27 empfängt ein Chipauswahl/Schreibsignal *CSWE(L). Die globale Datenleitungslastgruppe 27 empfängt ein Feldauswahlsignal BQ0 und ein Chipauswahl/Schreibsignal *CSWE(L). Der globale Datenleitungslastsatz 26 empfängt ein Feldauswahlsignal BQ3 und ein Chipauswahl/Schreibsignal *CSWE(R). Der globale Datenleitungslastsatz 28 empfängt ein Chipauswahl/Schreibsignal *CSWE(R). Der globale Datenleitungslastsatz 30 empfängt ein Feldauswahlsignal BQ2 und ein Chipauswahl/Schreibsignal *CSWE(R).
Das Feld 32 wird ausgewählt, wenn das Signal BQ0 auf logisch hohem Pegel liegt. Einer der Speicherblöcke 40-47 wird ausgewählt, wenn das Feld 32 ausgewählt wird. Der bestimmte Speicherblock 40-47 innerhalb des Feldes 32, das ausgewählt wird, wird dann ausgewählt, wenn sein entsprechendes Signal unter den Signalen BP0-BP7 auf logisch hohem Pegel liegt. In dem Feld 32 sind die Speicherblöcke 40-47 mit dem ersten Zeilendekodierer 18 und dem Spaltenadressenpuffer 16 verbunden. Die Speicherblöcke 40-47 empfangen jeweils eines der Blockauswahlsignale BP0-BP7. Jeder der Speicherblöcke 40-47 empfängt ein Feldauswahlsignal BQ0 von dem Zeilenadressenpuffer/Dekodierer 12, und weist vier Datenausgangspaare auf, die an den ersten Satz der globalen Datenleitungen 22 angeschlossen sind. In dem Lesemodus stellt ein ausgewählter Speicherblock Ausgangssignale für den ersten Satz der globalen Datenleitungen 22 über die vier Datenausgangspaare zur Verfügung, die zwischen dem ausgewählten Speicherblock und dem ersten Satz der globalen Datenleitungen 22 vorgesehen sind. Entsprechend gibt in dem Schreibmodus der Multiplexer 14 Signale auf den ersten Satz der globalen Datenleitungen 22 aus, und der ausgewählte Speicherblock liest diese Signale.
Das Feld 34 wird ausgewählt, wenn das Signal BQ1 einen logisch hohen Pegel annimmt. Einer der Speicherblöcke 48-55 wird ausgewählt, wenn das Feld 34 ausgewählt wird. Der bestimmte Speicherblock 48-55 innerhalb des Feldes 34, welches ausgewählt wird, wird dann ausgewählt, wenn sein entsprechendes Signal unter den Signalen BP0-BP7 einen logisch hohen Pegel annimmt.
In dem Feld 34 steilen die Speicherblöcke 48-55 eine Verbindung zum ersten Zeilendekodierer 18 und zum Spaltenadressenpuffer 16 her. Die Speicherblöcke 48-55 empfangen jeweils ein Speicherblockauswahlsignal BP0-BP7. Jeder der Speicherblöcke 48-55 empf ängt ein Feldauswahlsignal BQ1 von dem Zeilenadressenpuffer/Dekodierer 12, und weist vier Datenausgangspaare auf, die an den ersten Satz der globalen Datenleitungen 22 angeschlossen sind. In dem Lesemodus stellt ein ausgewählter Speicherblock Ausgangssignale für den ersten Satz der globalen Datenleitungen 22 über die vier Datenausgangspaare zur Verfügung, die zwischen dem ausgewählten Speicherblock und dem ersten Satz der globalen Datenleitungen 22 geschaltet sind. Ensprechend gibt im Schreibmodus der Multiplexer 14 Signale auf den ersten Satz der globalen Datenleitungen 22 aus, und der ausgewählte Speicherblock liest diese Signale.
Das Feld 36 wird ausgewählt, wenn das Signal BQ2 einen logisch hohen Pegel annimmt. Ein der Speicherblöcke 60-67 wird ausgewählt, wenn das Feld 36 ausgewählt wird. Der jeweilige Speicherblock 60-67 innerhalb des Feldes 36, welches ausgewählt wird, wird ausgewählt, wenn sein entsprechendes Signal unter den Signalen BP0-BP7 einen Logisch hohen Pegel annimmt. In dem Feld 36 stellen die Speicherblöcke 60-67 eine Verbindung zum zweiten Zeilendekodierer 20 und zum Spaltenadressenpuffer 16 her. Die Speicherblöcke 60-67 empfangen jeweils ein Speicherblockauswahlsignal BP0-BP7. Jeder der Speicherblöcke 6067 empfängt ein Feldauswahlsignal BQ2 von dem Zeilenadressenpuffer/Dekodierer 12, und weist vier Datenausgangspaare auf, die an den zweiten Satz der globalen Datenleitungen 24 angeschlossen sind. Im Lesemodus stellt ein ausgewählter Speicherblock Ausgangssignale auf dem zweiten Satz der globalen Datenleitungen 24 über die vier Datenausgangspaare zur Verfügung, die zwischen dem ausgewählten Speicherblock und dem zweiten Satz der globalen Datenleitungen 24 geschaltet sind. Entsprechend gibt im Schreibmodus der Multiplexer 14 Ausgangssignale auf den zweiten Satz der globalen Datenleitungen 24 aus, und der ausgewählte Speicherblock liest diese Signale.
Das Feld 38 wird ausgewählt, wenn das Signal BQ3 einen logisch hohen Pegel annimmt. Einer der Speicherblöcke 68-75 wird ausgewählt, wenn das Feld 38 ausgewählt wird. Der jeweilige Speicherblock 68-75 innerhalb des Feldes 38, welches ausgewählt wird, wird ausgewählt, wenn sein entsprechendes Signal unter den Signalen BP0-BP7 einen logisch hohen Pegel annimmt. Im Feld 38 stellen die Speicherblöcke 68-75 eine Verbindung zum zweiten Zeilendekodierer 20 und zum Spaltenadressenpuffer 16 her. Die Speicherblöcke 68-75 empfangen jeweils ein Speicherblockauswahlsignal BP0-BP7. Jeder der Speicherblöcke 68-75 empfängt ein Feldauswahlsignal BQ3 von dem Zeilenadressenpuffer/Dekodierer 20, und weist vier Datenausgangspaare auf, die an den zweiten Satz der globalen Datenleitungen 24 angeschlossen sind. Im Lesemodus stellt ein ausgewählter Speicherblock Ausgangssignale für den zweiten Satz der globalen Datenleitungen 24 über die vier Datenausgangspaare zur Verfügung, die zwischen dem ausgewählten Speicherblock und dem zweiten Satz der globalen Datenleitungen 24 geschaltet sind. Entsprechend gibt im Schreibmodus der Multiplexer 14 Ausgangssignale auf den zweiten Satz an globalen Datenleitungen 24 aus, und der ausgewählte Speicherblock liest diese Signale.
Das Feld 38 wird ausgewählt, wenn das Signal BQ3 auf logisch hohem Pegel liegt. Einer der Speicherblöcke 68-75 wird ausgewählt, wenn das Feld 38 ausgewählt wird. Der bestimmte Speicherblock 68-75 innerhalb des Feldes 38, welches ausgewählt wird, wird ausgewählt, wenn sein entsprechendes Signal unter den Signalen BP0-BP7 einen logisch hohen Pegel annimmt. In dem Feld 38 stellen die Speicherblöcke 68-75 eine Verbindung zum zweiten Zeilendekodierer 20 und zum Spaltenadressenpuffer 16 her. Die Speicherblöcke 68-75 empfangen jeweils ein Speicherblockauswahlsignal BP0-BP7. Jeder der Speicherblöcke 68-75 empfängt ein Feldauswahlsignal BQ3 von dem Zeilenadressenpuffer/Dekodierer 12, und weist vier Datenausgangspaare auf, die an den zweiten Satz der globalen Datenleitungen 24 angeschlossen sind, In dem Lesemodus stellt ein ausgewählter Speicherblock Ausgangssignale auf dem zweiten Satz von globalen Datenleitungen 24 über die vier Datenausgangspaare zur Verfügung, die zwischen dem ausgewählten Speicherblock und dem zweiten Satz der globalen Datenleitungen 24 geschaltet sind. Entsprechend gibt im Schreibmodus der Multiplexer 14 Ausgangssignale auf den zweiten Satz der globalen Datenleitungen 24 aus, und der ausgewählte Speicherblock liest diese Signale.
Im Betrieb läßt es der Speicher 10 zu, daß Speicherzellen, die innerhalb der Speicherblöcke 40-55 und 60-75 angeordnet sind, ausgelesen und beschrieben werden können. Während Schreibzyklen empfängt der Multiplexer 14 Datensignale D0-D3 und liefert diese an den geeigneten Speicherblock, auf der Grundlage der Adresse A0-A15. In einem Schreibmodus, wenn ein Speicherblock auf einer linken Seite des Speichers 10, der Blöcke in den Feldern 32 oder 34 aufweist, beschrieben wird, so ist *CSWE(L) auf niedrigem Pegel, und die globalen Datenleitungslastsätze 25, 27 und 29 sind gesperrt. Jedoch sind die globalen Datenleitungslastsätze 26, 28 und 30 freigeschaltet, um zu verhindern, dar der zweite Satz der globalen Datenleitungen einen undefinierten Zustand annimmt. Wenn ein Speicherblock auf einer rechten Seite des Speichers 10 beschrieben wird, so ist *CSWE(R) auf niedrigem Pegel, und die globalen Datenleitungslastsätze 26, 28 und 30 sind gesperrt. Allerdings sind die globalen Datenleitungslastsätze 25, 27 und 29 freigeschaltet, um zu verhindern, daß der erste Satz der globalen Datenleitungen einen unbestimmten Zustand annimmt.
In dem Lesemodus stellt der Speicher 10 vier Bits an Daten zur Verfügung, die durch Datensignale D0-D3 repräsentiert werden, welche durch Adressensignale A0-A15 ausgewählt werden. Der Spaltenadressenpuffer 16 puffert ankommende Adressensignale A12-A15 und gibt diese an die Speicherblöcke 40- 55 und 60-75 aus. Der Zeilenadressenpuffer/Prädekodierer 12 dekodiert die Zeilenadressenleitungen A0-A11, das Chipauswahlsignal *CS, und das Schreibmodussignal *WE. In Reaktion hieraufliefert er Signale BP0-BP7, BQ0-BQ3, *CSWE(L) und *CSWE(R), und eine Zeilenadresse an die Zeilendekodierer 18 und 20. Die Signale BP0-BP7 wählen einen von acht Speicherblöcken jedes Feldes 32, 34, 36 und 38 aus. Die Signale BQ0- BQ3 wählen aus, welches der vier Felder 32, 34, 36 und 38 ausgewählt wird. Zusammen wählen die Signale BP0-BP7 und die Signale BQ0-BQ3 einen Speicherblock unter 32 Speicherblöcken des Satzes 40-55 und 60-75 aus. *CSWE(L) ist wahr, wenn sowohl *CS als auch *WE wahr sind, und eine linke Seite ausgewählt ist, welche die Felder 32 und 34 umfaßt, und zeigt an, daß sich der Speicher 10 im Schreibmodus befindet, daß der Speicher 10 aktiv ist, und daß die globalen Datenleitungslasten, die an den ersten Satz von globalen Datenleitungen 22 angeschlossen sind, gesperrt werden sollten. *CSWE(R) ist sowohl wahr, wenn *CS als auch *WE wahr sind, und eine rechte Seite mit den Feldern 36 und 38 ausgewählt wird, und zeigt an, daß sich der Speicher 10 im Schreibmodus befindet, daß der Speicher 10 aktiv ist, und daß die globalen Datenleitungslasten, die an den zweiten Satz der globalen Datenleitungen 24 angeschlossen sind, gesperrt werden sollten.
Die gepufferte Zeilenadresse wird in den ersten Zeilendekodierer 18 und den zweiten Zeilendekodierer 20 eingegeben. In Reaktion auf den Empfang der gepufferten Zeilenadresse treibt der erste Zeilendekodierer 18 64 globale Wortleitungen zu den Speicherblöcken 40-55, und der zweite Zeilendekodierer 20 treibt 64 globale Wortleitungen zu den Speicherblöcken 60-75. Die Wortleitungen, zusammen Tit der Spaltenadresse und dem gepufferten Zeilenadressensignal, werden weiter in den Speicherblöcken selbst dekodiert. Nachdem ein bestimmter Speicherblock durch BP0-BP7 und BQ0-BQ3 ausgewählt wurde, kombiniert der Speicherblock die 64 globalen Wortleitungen und das gepufferte Zeilenadressensignal, und treibt 128 lokale Wortleitungen. Der Speicherblock dekodiert die Zeilenadresse zusammen mit der ausgewählten Wortleitung und wählt eine Speicherzelle für jedes von vier Paaren von globalen Datenleitungen aus. Die vier Speicherzellen geben vier Datenbits und die Komplemente der vier Datenbits auf den ersten Satz von globalen Datenleitungen 22 aus, wenn der ausgewählte Speicherblock im ersten Feld 32 oder im zweiten Feld 34 angeordnet ist, oder gibt vier Datenbits und die Komplemente der vier Datenbits auf den zweiten Satz der globalen Datenleitungen 24 aus, wenn der ausgewählte Speicherblock sich in dem ersten Feld 36 oder dem zweiten Feld 38 befindet. Der Multiplexer 14 empfängt Signale GDL(0)/*GDL(0)-GDL(3)/*GDL(3) von dem ersten Satz der globalen Datenleitungen 22, sowie Signale GDL(4)/*GDL(4)-GDL(7) *GDL(7) von dem zweiten Satz der globalen Datenleitungen 24, und bildet und puffert die Ausgänge D0-D3 in Reaktion hierauf. Der Multiplexer 14 empfängt Signale BQ0-BQ3 und leitet in Reaktion hierauf D0-D3 von Signalen GDL(0)/*GDL(0)-GDL(3)/*GDL(3) ab, wenn ein Speicherblock in dem ersten Feld 32 oder dem zweiten Feld 34 durch BQ0 bzw. BQ1 ausgewählt wird, oder von Signalen GDL(4)/*GDL(4)- GDL(7)/*GDL(7), wenn ein Speicherblock in dem dritten Feld 36 oder dem vierten Feld 38 durch BQ2 bzw. BQ3 ausgewählt wird.
Wenn ein Lesezugriff stattfindet, so gibt ein ausgewählter Speicherblock Signale auf vier globalen Datenleitungspaaren aus. Jedes globale Datenleitungspaar erscheint als ein Paar von Übertragungsleitungen. Der ausgewählte Speicherblock gibt Signale auf jeder langen Übertragungsleitung unter Verwendung eines differentiellen Transkonduktanzverstärkers aus, welcher eine gemessene Differenzspannung von einer ausgewählten Speicherzelle empfängt, und einen Differenzstrom in Reaktion hierauf ausgibt. Die globalen Datenleitungslasten dienen als Quellen für den Strom und wandeln hierdurch den Ausgang des Transkonduktanzverstärkers in eine Spannung um, so daß die Signale GDL(0)/*GDL(0)-GDL(7)/*GDL(7) acht Differenzspannungspaare bilden.
Die jeweiligen globalen Datenleitungslastsätze, die ausgewählt werden, hängen davon ab, welches Feld einen Speicherblock enthält, der ausgewählt wird. Wenn das erste Feld 32 oder das zweite Feld 34 während eines Lesezugriffs ausgewählt wird, so liegt das Signal *CSWE(L) auf hohem Pegel. Während eines Speicherzugriffs, in welchem *CSWE(L) auf hohem Pegel liegt, wird immer die globale Datenleitungslastgruppe 27 ausgewählt. Welche der globalen Datenleitungslastsätze 25 und der globalen Datenleitungslastsätze 29 ausgewählt wird, wird dadurch festgelegt, ob ein Speicherblock in dem ersten Feld 32 oder in dem zweiten Feld 34 ausgewählt wird. Wenn ein Speicherblock in dem ersten Feld 32 ausgewählt wird, so ist BQ0 auf hohem Pegel, BQ1-BQ3 sind auf niedrigem Pegel, der globale Datenleitungslastsatz 25 ist freigeschaltet, und der globale Datenleitungslastsatz 29 ist gesperrt. Wenn ein Speicherblock in dem zweiten Feld 34 ausgewählt wird, so liegt BQ1 auf hohem Pegel, BQ0 und BQ2-BQ3 liegen auf niedrigem Pegel, der globale Datenleitungslastsatz 29 ist freigeschaltet, und der globale Datenleitungslastsatz 25 ist gesperrt.
Entsprechend befindet sich das Signal *CSWE(R) auf hohem Pegel, wenn das dritte Feld 36 oder das vierte Feld 38 während eines Lesezugriffs ausgewählt wird. Während eines Speicherzugriffs, in welchem *CSWE(R) auf hohem Pegel liegt, wird immer die globale Datenleitungslastgruppe 28 ausgewählt. Ob der globale Datenleitungslastsatz 26 oder der globale Datenleitungslastsatz 30 ausgewählt wird, wird dadurch festgelegt, ob ein Speicherblock in dem dritten Feld 36 oder in dem vierten Feld 38 ausgewählt wird. Wenn ein Speicherblock in dem dritten Feld 36 ausgewählt wird, so liegt BQ2 auf hohem Pegel, BQ0, BQ1 und BQ3 liegen auf niedrigem Pegel, der globale Datenleitungslastsatz 26 ist freigeschaltet, und der globale Datenleitungslastsatz 30 ist gesperrt. Wenn ein Speicherblock in dem vierten Feld 38 ausgewählt wird, so liegt BQ3 auf hohem Pegel, BQ0-BQ2 liegen auf niedrigem Pegel, der globale Datenleitungslastsatz 30 ist freigeschaltet, und der globale Datenleitungslastsatz 28 ist gesperrt.
Fig. 2 zeigt den Speicherblock 40 von Fig. 1 mit mehr Einzelheiten. Gemeinsame Elemente in den Fig. 2 und Fig. 1 sind zur Erleichterung der Beschreibung gleich bezeichnet. Der Speicherblock 40 weist allgemein ein Speicherfeld 80 auf, eine Gruppe von Wortleitungstreibern 90, eine Blockdekodierschaltung 110, einen ersten Bitleitungsmeßverstärker 122, einen zweiten Bitleitungsmeßverstärker 124, einen dritten Bitleitungsmeßverstärker 126, einen vierten Bitleitungsmeßverstärker 128, und einen ersten Satz globaler Datenleitungen 22. Der Satz der Wortleitungstreiber 90 besteht aus 128 einzelnen Wortleitungstreibern. Von diesen sind ein Wortleitungstreiber 92, ein Wortleitungstreiber 94, und ein Wortleitungstreiber 96 in Fig. 2 gezeigt. Zur Erleichterung der Beschreibung wurden nur diese drei dargestellt. Der erste Satz an globalen Datenleitungen 22 weist weiterhin ein globales Datenleitungspaar 132 auf, ein globales Datenleitungspaar 134, ein globales Datenleitungspaar 136, und ein globales Datenleitungspaar 138.
Das Speicherfeld 80 umfaßt Speicherzellen, die sich an Schnittpunkten von 128 Wortleitungen und 64 Bitleitungspaaren befinden. Eine Speicherzelle 102, eine Wortleitung 104, und ein Bitleitungspaar 106 sind als Beispiel dargestellt. Der Satz der Wortleitungstreiber 90 ist an die 128 Wortleitungen des Speicherfeldes 80 angeschlossen. Erste 16 Paare von Bitleitungen sind mit dem Bitleitungsmeßverstärker 122 verbunden. Zweite 16 Paare von Bitleitungen sind an den Bitleitungsmeßverstärker 124 angeschlossen. Dritte 16 Paare von Bitleitungen sind mit dem Bitleitungsmeßverstärker 126 verbunden. Vierte 16 Paare von Bitleitungen sind an den Bitleitungsmeßverstärker 128 angeschlossen.
Die Blockdekodierschaltung 110 empfängt die gepufferte Spaltenadresse, ein gepuffertes Zeilenadressensignal, ein Speicherblockauswahlsignal BP0, und Feldauswahlsignale BQ0. Die Blockdekodierschaltung 110 stellt ein dekodiertes Zeilenadressensignal *BSI und ein dekodiertes Zeilenadressensignal *BSJ für den Wortleitungstreibersatz 90 zur Verfügung. Die Blockdekodierschaltung 110 stellt dekodierte Spaltensignale für den Bitleitungsmeßverstärker 122, den Bitleitungsmeßverstärker 124, den Bitleitungsmeßverstärker 126 und den Bitleitungsmeßverstärker 128 zur Verfügung. Der Bitleitungsmeßverstärker 122 stellt ein erstes Paar von globalen Datenleitungssignalen für das Paar der globalen Datenleitungen 132 zur Verfügung. Der Bitleitungsmeßverstärker 124 stellt ein zweites Paar von globalen Datenleitungssignalen für das Paar der globalen Datenleitungen 134 zur Verfügung. Der Bitleitungsmeßverstärker 126 stellt ein drittes Paar von globalen Datenleitungssignalen für das Paar der globalen Datenleitungen 136 zur Verfügung. Der Bitleitungsmeßverstärker 128 stellt ein viertes Paar von globalen Datenleitungssignalen für das Paar der globalen Datenleitungen 138 zur Verfügung. Der Wortleitungstreiber 92 empfängt das dekcdierte Zeilenadressensignal *BSJ und treibt eine erste Wortleitung in dem Speicherfeld 80. Der Wortleitungstreiber 92 ist auch an eine globale Wortleitung angeschlossen, die nicht gezeigt ist. Der Wortleitungstreiber 94 empfängt das dekodierte Zeilenadressensignal *BSJ, stellt eine Verbindung zur globalen Wortleitung 108 her, und treibt eine erste Wortleitung in dem Speicherfeld 80. Der Wortleitungstreiber 96 empfängt das dekodierte Zeilenadressensignal *BSI, stellt eine Verbindung zur globalen Wortleitung 108 her, und treibt eine zweite Wortleitung in dem Speicherfeld 80. Andere Wortleitungstreiber, die nicht gezeigt sind, stellen eine Verbindung zu entweder *BSI oder *BSJ in alternierender Anordnung her, so daß jede der 64 globalen Wortleitungen eine Verbindung zu zwei Wortleitungstreibern herstellt, von denen einer ebenfalls eine Verbindung zum dekodierten Zeilenadressensignal *BSI herbeiführt, und der andere ebenfalls eine Verbindung zum dekodierten Zeilenadressensignal *BSJ herstellt. Die anderen Wortleitungstreiber treiben die anderen Wortleitungen in dem Speicherfeld 80.
Die Speicherzelle 102 weist einen Eingang zum Empfang eines ersten Signals von der Wortleitung 104 auf, und zwei komplementäre Ausgänge zum Anschluß an das Bitleitungspaar 106. Die Speicherzelle 102 ist ein Beispiel für eine Vielzahl von Speicherzellen, die in dem Speicherfeld 80 enthalten sind, in welchem jeder Schnittpunkt von 128 Wortleitungen und 64 Bitleitungspaaren eine Speicherzelle enthält. Entsprechend ist die Wortleitung 104 typisch für die 128 Wortleitungen, und das Bitleitungspaar ist typisch für die 64 Bitleitungspaare, die in dem Speicherfeld 80 enthalten sind.
Im Betrieb gibt die Blockdekodierschaltung 110 dekodierte Spaltensignale in Reaktion auf die gepufferte Spaltenadresse aus, und dekodierte Zeilenadressensignale *BSI und *BSJ, in Reaktion auf das gepufferte Zeilenadressensignal, nach einer Auswahl durch die Signale BP0 und BQ0. Die dekodierte Spaltenadresse wählt ein Paar von Bitleitungen aus, zur Verstärkung auf einem entsprechenden Paar globaler Datenleitungen, Die Bitleitungsmeßverstärker 122, 124, 126 und 128 verstärken jeweils eines von 16 Bitleitungspaaren und geben dieses auf Paare globaler Datenleitungen 132, 134, 136 und 138 aus. Der Zeilendekodierer 18 von Fig. 18 treibt eine globale Wortleitung eines Satzes von 64 globalen Wortleitungen in Reaktion auf die Zeilenadresse. Jede globale Wortleitung stellt eine Verbindung zu zwei Wortleitungstreibern in jedem Speicherblock zur Verfügung. Die Zeilenadressensignale *ESI und *BSJ von der Blockdekodierschaltung 110 wählen darüber hinaus einen Wortleitungstreibeim unter zweien aus, die an eine ausgewählte globale Wortleitung angeschlossen sind. Zusammen wählen der Zeilendekodierer 18 und die Blockdekodierschaltung 110 eine Wortleitung unter 128 Wortleitungen in dem Speicherfeld 80 aus. Wenn beispielsweise der Zeilendekodierer 18 die globale Wortleitung 108 auswählt, und wenn das dekodierte Zeilenadressensignal *BSI auf niedrigem Pegel liegt, so ist der Wortleitungstreiber 96 aktiv, und treibt seine entsprechende Wortleitung in dem Speichereld 80.
Ein ausgewählter Wortleitungstreiber treibt eine Wortleitung zu 64 Speicherzellen, die auf dieser Wortleitung angeordnet sind. Das Speicherfeld 80 gibt in Reaktion hierauf 64 komplementäre Signale auf Bitleitungspaaren aus. Jeder Bitleitungsmeßverstärker 120, 122, 124 und 126 empfängt 16 Paare. Die Bitleitungsmeßverstärker 122, 124, 126 und 128 empfangen die vollständig dekodierte Spaltenadresse, und jeder gibt ein komplementäres Paar globaler Datenleitungssignale auf das globale Datenleitungspaar 132, 134, 136 und 138 aus, in Reaktion auf die vollständig dekodierte Spaltenadresse.
Fig. 3 zeigt den Bitleitungsmeßverstärker 122 mit mehr Einzelheiten. Der Bitleitungsmeßverstärker 122 umfaßt allgemein eine Bitleitungsdurchlaßgruppe 140, eine Differenzverstärkergruppe 150, eine Pegelverschiebungsvorrichtung 160, und einen Transkonduktanverstärker 170. Die Bitleitungsdurchlaßgruppe 140 weist weiterhin einen Bitleitungsdurchlaßblock 142 auf, einen Bitleitungsdurchlaßblock 144, einen Bitleitungsdurchlaßblock 146, und einen Bitleitungsdurchlaßblock 148. Die Differenzverstärkergruppe 140 weist weiterhin einen Differenzverstärker 152 auf, einen Differenzverstärker 154, einen Differenzverstärker 156, und einen Differenzverstärker 158.
Die vorliegende Erfindung umfaßt eine Vorrichtung zum Empfang komplementärer Signale von den Bitleitungsdurchlaßblöcken 142, 144, 146 und 148, und um diese zu messen und auf das Paar der globalen Datenleitungen 132 zu verstärken. Die Vorrichtung zu dieser Durchführung verbessert die Zugriffszeit des Speichers 10 im Vergleich zum Stand der Technik.
Jeder der Bitleitungsdurchlaßblöcke 142, 144, 146 und 148 empfängt dekodierte Spaltensignale CPLOC0 und *CPLOC0, CPLOC1 und *CPLOC1, CPLOC2 und *CPLOC2 und CPLOC3 und *CPLOC3. Jeder empfängt vier Bitleitungspaare von dem Speicherfeld 80 von Fig. 2. Der Bitleitungsdurchlaßblock 142 empfängt erste vier Bitleitungspaare von dem Speicherfeld 80 in Fig. 2 und gibt ein Paar von Daterleitungssignalen DL0 und *DL0 an den Differenzverstärker 152 aus. Der Bitleitungsdurchlaßblock 144 empfängt zweite vier Bitleitungspaare von dem Speicherfeld 80 in Fig. 2 und gibt ein Paar von Datenleitungssignalen DL1 und *DL1 an den Differenzverstärker 154 aus. Der Bitleitungsdurchlaßblock 146 empfängt dritte vier Bitleitungspaare von dem Speicherfeld 80 in Fig. 2 und gibt ein Paar von Datenleitungssignalen DL2 und *DL2 an den Differenzverstärker 156 aus. Der Bitleitungsdurchlaßblock 148 empfängt vierte vier Bitleitungspaare von dem Speicherfeld 80 in Fig. 2 und gibt ein Paar von Datenleitungssignalen DL3 und *DL3 an den Differenzverstärker 158 aus. Zusammen empfängt der Bitleitungsmeßverstärker 122 die ersten 16 Bitleitungspaare von dem Speicherfeld 80 von Fig. 2.
Der Differenzverstärker 152 empfängt Datenleitungssignale DL0 und *DL0 und das dekodierte Spaltensignal *COL0, und gibt verstärkte Differenzsignale N102(0) und N103(0) an die Pegelverschiebungsvorrichtung 160 aus. Der Differenzverstärker 154 empfängt Datenleitungssignale DL1 und *DL1 und das dekodierte Spaltensignal *COL1, und gibt verstärkte Differenzsignale N102(1) und N103(1) an die Pegelverschiebungsvorrichtung 160 aus. Der Differenzverstärker 156 empfängt Datenleitungssignale DL2 und *DL2, und das dekodierte Spaltensignal *COL2, und gibt verstärkte Differenzsignale N102(2) und N103(2) an die Pegelverschiebungsvorrichtung 160 aus. Der Differenzverstärker 158 empfängt Datenleitungssignale DL3 und *DL3 und das dekodierte Spaltensignal *COL3, und gibt verstärkte Differenzsignale N102(3) und N103(3) an die Pegelverschiebungsvorrichtung 160 aus.
Die Pegelverschiebungsvorrichtung 160 empfängt N102(0), N103(0), N102(1), N103(1), N102(2), N103(2), N102(3), N103(3), und ein dekodiertes Spaltensignal *COLRD, und gibt ein Paar komplementärer präglobaler Datenleitungssignale PGDL und *PGDL an den Transkonduktanzverstärker 170 aus. Der Transkonduktanzverstärker 170 empfängt Signale PGDL und *PGDL, und gibt ein Paar komplementärer globaler Datenleitungssignale GDL und *GDL an das Paar der globalen Datenleitungen 132 von Fig. 2 aus.
Im Betrieb treibt in einem Lesemodus des Speichers 10 von Fig. 1 das Speicherfeld 80 von Fig. 2 eine der 128 Wortleitungen über 64 Bitleitungspaare. Die 64 Bitleitungspaare stellen komplementäre Signale ür die Bitleitungsmeßverstärker 122, 124, 126 und 128 zur Ver-ügung. Die Bitleitungsmeßverstärker 122, 124, 126 und 128 empfangen jeweils 16 Differenzbitleitungspaare. Spaltensignale, die von jedem Bitleitungsmeßverstärker empfangen werden, wählen weiterhin eine Bitleitung aus, so daß sich jede ausgewählte Speicherzelle am Schnittpunkt einer ausgewählten Wortleitung und einer ausgewählten Bitleitung befindet. Die Bitleitungsdurchlaßblöcke 142, 144, 146 und 148 empfangen jeweils vier Bitleitungspaare.
In den Bitleitungsdurchlaßblöcken 142, 144, 146 und 148 gestatten es die dekodierten Spaltensignale CPLOC(0)-CPLOC(3) und *CPLOC(0)-*CPLOC(3), daß jeder Bitleitungsdurchlaßblock eines von vier Paaren von Bitleitungen auswählt. Die Bitleitungsdurchlaßblöcke 142, 144, 146 und 148 geben jeweils ein komplementäres Datenleitungspaar für jeden zugehörigen Differenzverstärker aus. Ein Bitleitungspaar, welches durch die Signale CPLOC(0)-CPLOC(3) und *CPLOC(0)-*CPLOC(3) ausgewählt ist, gelangt durch einen entsprechenden Bitleitungdurchlaßblock ohne Verstärkung, auf diese Weise sind die komplementären Datenleitungssignale dieselben wie die komplementären Bitleitungssignale für das ausgewählte Bitleitungspaar.
Dekodierte Spaltensignaffie *COL0-*COL3 wählen einen Differenzverstärker unter den Diferenzverstärkern 152, 154, 156 und 158 aus. Nur eines der dekodierten Spaltensignale *COL0-*COL3 liegt auf niedrigem Pegel, und jedes der anderen drei liegt auf hohem Pegel, um eine Auswahl von eins-unter-vier zu treffen. Ein ausgewählter Differenzverstärker verstärkt dann ein Datenleitungspaar, DL0 und *DL0, DL1 und *DL1, DL2 und *DL2, oder DL3 und *DL3, und gibt an die Pegelverschiebungsvorrichtung 160 ein verstärktes Differenzsignal N102(0) und N103(0) ab, N102(1) und N103(1) , N102(2) und N103(2), oder N102(3) und N103(3). Die Pegelverschiebungsvorrichtung 160 verschiebt eine Gleichtaktspannung des verstärkten Differenzsignals und versorgt den Transkonduktanzverstärker 170 mit präglobalen Datenleitungssignalen PGDL und *PGDL. Die Kombination aus Differenzverstärker, Pegelverschiebungsvorrichtung, und Transkonduktanzverstärker gestattet es, daß eine Erfassung ohne Adressenübergang verwendet werden kann, während die Zugriffszeit im Vergleich zum Stand der Technik verbessert wird.
Der Transkonduktanzverstärker 1 70 treibt einen Differenzstrom auf das Paar der globalen Datenleitungen 132. Wenn der Differenzstrom auf das Paar der globalen Datenleitungen 132 getrieben wird, wandeln dann zwei globale Datenleitungslasten den Differenzstrom in eine Differenzspannung für die endgültige Messung um, und für die Ausgabe. Wenn der Speicherblock 40 von Fig. 2 ausgewählt wird, werden die globalen Datenleitungslasten 25 und 27 von Fig. 1 ausgewählt.
Fig. 4 zeigt ein detailllertes Schaltbild des Differenzverstärkers 152. Der Differenzverstärker 152 weist einen P-Kanal- Transistor 202 auf, einen P-Kanal-Transistor 204, einen N- Kanal-Transistor 206, einen N-Kanal-Transistor 208, einen N- kanal-Transistor 210, einen N-Kanal-Transistor 212, und einen N-Kanal-Transistor 214. Der Transistor 202 weist eine Source zum Anschluß an eine positive Stromversorgung VDD auf, ein Gate zum Empfang eines nekodierten Spaltensignals *COL0, und einen Drain zur Bereitstellung eines verstärken Differenzsignals N102(0). Bei dem Transistor 206 ist der Drain an den Drain des Transistors 202 angeschlossen, das Gate an das dekodierte Spaltensignal *COL0 angeschlossen, und die Source an eine negative Stromversorgungsspannung VSS angeschlossen. Der Transistor 210 weist einen Drain zum Anschluß an den Drain des Transistors 202 auf, ein Gate zum Empfang eines Datenleitungssignals DL0 und eine Source. Beim Transistor 214 ist der Drain an die Source des Transistors 210 angeschlossen, ein Gate zum Empfang eines Vorspannungssignals NBIAS vorgesehen, und eine Source an VSS angeschlossen.
Beim Transistor 204 ist die Source an VDD angeschlossen, ein Gate ist an das dekodierte Spaltensignal *COL0 angeschlossen, und es ist ein Drain vorgesehen, um ein verstärktes Differenzsignal N103(0) zur Verfügung zu stellen. Beim Transistor 208 ist der Drain mit dem Drain des Transistors 204 verbunden, das Gate an das dekodierte Spaltensignal *COL0 angeschlossen, und die Source mit VSS verbunden. Beim Transistor 212 ist der Drain mit dem Drain des Transistors 204 verbunden, ein Gate an das Datenleitungssignal *DL0 angeschlossen, und die Source an den Drain des Transistors 214 angeschlossen.
Im Betrieb empfängt der Differenzverstärker 152 komplementäre Datenleitungssignale DL0 und *DL0, und stellt in Reaktion hierauf ein Paar komplementärer, verstärkter Differenzsignale N102(0) und N103(0) zur Verfügung. Der Differenzverstärker 152 wird durch das dekodierte Spaltensignal *COL0 ausgewählt. Es wird nur einer von den vier Differenzverstärkern 152, 154, 156 und 158 von Fig. 3 ausgewählt. Wenn *COL0 auf hohem Pegel liegt (also nicht zugeordnet ist), so sind die Transistoren 206 und 208 leitend und treiben N102(0) und N103(0) auf VSS, und machen so die Auswahl des Differenzverstärkers 152 unwirksam. Liegt *COL0 auf niedrigem Pegel, so sind die Transistoren 206 und 208 nicht leitend, und es sind die Transistoren 202 und 204 leitend und treiben den Ausgang auf verstärkte Differenzsignale N102(0) und N103(0).
Das Vorspannungssignal NBIAS ist konstant und wird auf einem solchen Pegel gehalten, daß der N-kanal-Transistor 214 eine Vorspannung erhält, so daß der N-Kanal-Transistor 214 als eine Stromquelle arbeitet. Die Abmessungen der Transistoren 202 und 204 sind so gewählt, dar die Transistoren 202 und 204 in einem linearen Bereich arbeiten, und daher ähnlich wie Widerstandslasten für den Differenzverstärker 152 wirken. Die Signale N102(0) und N103(0) arbeiten zwischen VDD sowie VDD minus etwa 0,7 Volt. Der Differenzverstärker 152 mißt schnell eine kleine Differenzspannung auf dem Datenleitungspaar und verstärkt die kleine Differenzspannung. Eine Gegentaktausgangsspannung des Differenzverstärkers 152 liegt allerdings nahe an VDD, oder VDD minus der Hälfte von etwa 0,7 Volt. Obwohl der Differenzverstärker 152 schnell ist, ist die Gegentaktspannung zu hoch, als daß sie in der Praxis weiter verstärkt werden könnte. Die Gegentaktspannung auf den Ausgängen des Differenzverstärkers 152 muß zu einer Form hin geändert werden, die eine weitere Verstärkung zuläßt, und diese Funktion wird durch die Pegelverschiebungsvorrichtung 160 durchgeführt.
Fig. 5 zeigt ein Schaltbild der Pegelverschiebungsvorrichtung 160. Die Pegelverschiebungsvorrichtung 160 weist N-Kanal- Transistoren 220, 221, 222, 223, 225 auf; N-Kanal-Transistoren 227, 230, 231, 232, 233 und 226; N-Kanal-Transistoren 240, 241, 242, 243 und 245; und N-Kanal-Transistoren 247, 250, 251, 252, 253 und 246. Der Transistor 220 weist einen Drain auf, der an VDD angeschlossen ist, ein Gate zum Empfang des Signals N102(0), und eine Source. Der Transistor 221 weist einen Drain auf, der an VDD angeschlossen ist, ein Gate zum Empfang des Signals N102(1), und eine an die Source des Transistors 220 angeschlossene Source. Beim Transistor 222 ist der Drain an VDD angeschlossen, das Gate empfängt das Signal N102(2), und die Source ist an die Source des Transistors 220 angeschlossen. Beim Transistor 223 ist der Drain an VDD angeschlossen, das Gate empfängt das Signal N102(3), und die Source an die Source des Transistors 220 angeschlossen. Beim Transistor 225 ist der Drain an die Source des Transistors 220 angeschlossen, das Gate mit dem Drain des Transistors 225 verbunden, und die Source an VSS angeschlossen.
Beim Transistor 230 ist der Drain an VDD angeschlossen, das Gate empfängt das Signal N103(0), und die Source sorgt für die Bereitstellung des Signals PGDL. Beim Transistor 231 ist der Drain an VDD angeschlossen, das Gate empfängt das Signal N103(1), und die Source ist an die Source des Transistors 230 angeschlossen. Beim Transistor 232 ist der Drain mit VDD verbunden, das Gate empfängt das Signal N103(2), und die Source ist an die Source des Transistors 230 angeschlossen. Beim Transistor 233 ist der Drain an VDD angeschlossen, das Gate empfängt das Signal N103(3), und die Source ist mit der Source des Transistors 230 verbunden. Beim Transistor 226 ist der Drain an die Source des Transistors 230 angeschlossen, das Gate mit dem Gate des Transistors 225 verbunden, und die Source an VSS angeschlossen. Bei dem Transistor 227 ist der Drain mit der Source des Transistors 230 verbunden, das Gate an das dekodierte Spaltensignal *COLRD angeschlossen, und die Source mit VSS verbunden.
Beim Transistor 240 ist der Drain mit VDD verbunden, das Gate empfängt das Signal N103(0), und der Transistor weist eine Source auf. Beim Transistor 241 ist der Drain an VDD angeschlossen, das Gate dient zum Empfang des Signals N103(1), und die Source ist mit der Source des Transistors 240 verbunden. Beim Transistor 242 ist der Drain an VDD angeschlossen, das Gate dient zum Empfang des Signals N103(2), und die Source ist mit der Source des Transistors 240 verbunden. Beim Transistor 243 ist der Drain an VDD angeschlossen, das Gate dient zum Empfang des Signals N103(3), und die Source ist mit der Source des Transistors 240 verbunden. Beim Transistor 245 ist der Drain an die Source des Transistors 240 angeschlossen, das Gate mit dem Drain des Transistors 245 verbunden, und die Source an VSS angeschlossen.
Beim Transistor 250 ist der Drain mit VDD verbunden, das Gate dient zum Empfang des Signals N102(0), und die Source zur Bereitstellung des Signals *PGDL. Beim Transistor 251 ist der Drain an VDD angeschlossen, das Gate dient zum Empfang des Signals N102(1), und die Source ist an die Source des Transistors 250 angeschlossen. Beim Transistor 252 ist der Drain an VDD angeschlossen, das Gate dient zum Empfang des Signals N102(2), und die Source ist mit der Source des Transistors 250 verbunden. Beim Transistor 253 ist der Drain an DD angeschlossen, das Gate dient zum Empfang des Signals N102(3), und die Source ist mit der Source des Transistors 250 verbunden. Beim Transistor 246 ist der Drain an die Source des Transistors 250 angeschlossen, das Gate mit dem Gate des Transistors 245 verbunden, und die Source an VSS angeschlossen. Beim Transistors 247 ist der Drain an die Source des Transistors 250 angeschlossen, das Gate mit *COLRD verbunden, und die Source an VSS angeschlossen.
Im Betrieb wählt das dekodierte Spaltensignal *COLRD die Pegelverschiebungsvorrichtung 160 aus. Befindet es sich auf hohem Pegel, so schaltet das dekodierte Spaltensignal *COLRD die N-Kanal-Transistoren 227 und 247 ein, wodurch die präglobalen Datenleitungssignale PGDL und *PGDL auf VSS getrieben werden, und verhindert wird, daß PGDL und *PGDL an den Eingängen des Transkonduktanzverstärkers 170 einen undefinierten Zustand aufweisen. Befindet es sich auf niedrigem Pegel, so schaltet das dekodierte Spaltensignal *COLRD die N-Kanal- Transistoren 227 und 247 ab, und schaltet die Pegelverschiebungsvorrichtung 160 frei. Die Pegelverschiebungsvorrichtung 160 empfängt verstärkte Differenzsignalpaare N102(0)/N103(0)- N102(3)/N103(3), und führt mit diesen eine Pegelverschiebung auf eine Spannung durch, die besser zur Eingabe in den Transkonduktanzverstärker 170 geeignet ist. Da nur eines der dekodierten Spaltensignale *COL0-*COL3 während eines Lesezugriffs aktiv ist, ist nur ein Paar verstärkter Differenzsignale N102(0)/N103(0)-N102(3);N103(3) während eines Lesezugriffs aktiv, Eine Pegelverschiebung tritt infolge eines zusätzlichen Schwellenspannungsabfalls eines Transistors aus einem Satz von Transistoren 220-223, 230-233, 240-243 und 250-253 auf. Zusätzlich tr£tt eine Verstärkung auf, infolge einer Stromspiegelwirkung in den Transistoren 225 und 226, und 245 und 246. Bei einer bevorzugten Ausführungsform transformieren die Abmessungen der Transistoren eine Differenzspannung auf PGDL und *PGDL auf etwa 1100 Millivolt, und eine Gegentaktspannung von etwa der Hälfte von VDD. Da die Pegelverschiebungsvorrichtung 160 als Source-Folger ausgebildet ist, ist die dem Differenzverstärker 152 dargebotene, effektive Kapazität sehr niedrig, und ist die Treiberfähigkeit am Ausgang der Pegelverschiebungsvorrichtung 160 hoch, und beides trägt zu einem schnellen Lesezugriff bei.
Die Pegelverschiebungsvorrichtung 160 überwindet auch das Problem der Verwendung eines schnellen Differenzverstärkers 152 durch Verschiebung der Gegentaktspannung des Ausgangs von VDD minus eine Hälfze von etwa 0,7 Volt auf annähernd eine Hälfte von VDD. Die Pegelverschiebungsvorrichtung 160 führt auch eine gewisse Verstärkung durch, so daß ein Differenzspannungshub annähernd 1100 Millivolt groß wird, anstelle von 700 Millivolt. Die Kombination aus dem Differenzverstärker 152 und der Pegelverschiebungsvorrichtung 160 stellt sich so dar, daß s£e ein kleines Signal auf einem Bitleitungspaar annimmt und es mit einem Spannungshub von 1100 Millivolt verstärkt, und mit einer Gegentakspannung von annähernd der Hälfte von VDD. Um die Meßfunktion zu beenden muß jedoch der Bitleitungsmeßverstärker 122 Signale auf globalen Datenleitungspaaren in geeigneter Weise zur Ausgabe durch den Multiplexer 14 von Fig. 1 zur Verfügung stellen.
Fig. 6 zeigt ein Schaltbild des Transkonduktanzverstärkers 170. Der Transkonduktanzverstärker 170 weist einen N-kanal- Transistor 260 auf einen N-Kanal-Transistor 262, und einen N-Kanal-Transistor 264. Weiterhin ist in Fig. 6 ein Paar globaler Datenleitungen 132 gezeigt. Beim Transistor 260 ist der Drain an eine komplementäre, globale Datenleitung des globalen Datenleitungspaars 132 angeschlossen, das Gate dient zum Empfang des präglobalen Datenleitungssignals PGDL, und der Transistor weist eine Source auf. Beim Transistor 262 ist der Drain an eine wahre Leitung des globalen Datenleitungspaars 132 angeschlossen, das Gate dient zum Empfang des präglobalen Datenleitungssignats *PGDL, und die Source ist mit der Source des Transistors 260 verbunden. Beim Transistor 264 ist der Drain an die Source des Transistors 260 angeschlossen, das Gate dient zum Empfang des Vorspannungssignals NBIAS, und die Source ist mit VSS verbunden.
Im Betrieb empfängt der Transkonduktanzverstärker 170 eine Differenzspannung von der Pegelverschiebungsvorrichtung 160 auf präglobalen Datenleitungssignalen PGDL und *PGDL und wandelt die Differenzspannung in einen Differenzstrom um, der auf das Paar von globalen Datenleitungen 132 gegeben wird. Der Transistor 264 wird durch das Vorspannungssignal NBIAS so vorgespannt, daß er in einen Sättigungsbereich gelangt, und arbeitet als eine Stromquelle. Das Differenzsignal auf PGDL und *PGDL wurde durch die Pegelverschiebungsvorrichtung 160 so verstärkt, daß eine Differenzkomponente des Signals annähernd 1100 Millivolt beträgt, was ein schnelles Schalten relativ hoher Ströme ermöglicht. Bei der bevorzugten Ausführungsform schaltet der Transkonduktanzverstärker 170 einen Strom von annähernd 2,5 Milliampere, was es erlaubt, das globale Datenleitungspaar 132 schnell zu treiben. Als Teil einer endgültigen Meßstufe wird ein Differenzstrom auf dem globalen Datenleitungspaar 132 in eine Differenzspannung durch globale Datenleitungslastsätze 25 und 27 umgewandelt, gepuffert, und über den Multiplexer 14 als ein Satz von vier Signalen D0-D3 ausgegeben.
Die Kombination aus Differenzverstärker, Pegelverschiebungsvorrichtung, und Transkonduktanzverstärker schickt gemessene Bitleitungssignale auf globale Datenleitungen auf eine Weise, welche die Zugriffszeit wesentlich gegenüber einer Ausführungsform nach dem Stand der Technik verbessert. Der Differenzverstärker 152 verstärkt ein Paar von Datenleitungssignalen, welche Bitleitungssignale für ein ausgewähltes Paar von Bitleitungen wiedergeben, schnell, während ein Differenzsignal mit einer hoher Gleichtaktspannung der Pegelverschiebungsvorrichtung 150 zugeführt wird. Die Pegelverschiebungsvorrichtung 160 empfängt die hohe Gleichtaktspannung und verschiebt sie auf einen geeigneten Pegel für die endgültige Ausgabe, und verstärkt das Datenleitungssignal. Der Transkonduktanzverstärker 170 empfängt das im Pegel verschobene Signal und schaltet einen Differenzstrom auf ein Paar globaler Datenleitungen, durch welche der Differenzstrom dann ausgegeben wird.
Es sollte nunmehr deutlich geworden sein, daß ein Speicher zur Verfügung gestellt wird, der die Zugriffszeit dadurch verringert, daß er eine verbesserte Vorrichtung zur Bitleitungsmessung unter Verwendung einer Erfassung ohne Adressenübergang bereitstellt. Ein grundlegender Teil der Vorrichtung umfaßt einen Differenzverstärker, eine Pegelverschiebungsvorrichtung und einen Transkonduktanzverstärker. Es wurden die Vorrichtung und ein Verfahren für eine Verbesserung der Bitleitungsmessung beschrieben, und es sind zahlreiche Abänderungen möglich.
Zwar wurde die Erfindung im Zusammenhang einer bevorzugten Ausführungsform beschrieben, jedoch wird es Fachleuten auf diesem Gebiet deutlich werden, daß die vorliegende Erfindung auf zahlreiche Weisen verwirklicht werden kann, und zahlreiche weitere Ausführungsformen annehmen kann, abgesehen von jener, die voranstehend im einzelnen herausgestellt und beschrieben wurde. Daher sollen die beigefügten Patentansprüche sämtliche Abänderungen der Erfindung umfassen, die innerhalb des Umfangs der Erfindung liegen.

Claims

1. Speicher (10) mit mehreren Speicherzellen (102), wobei jede Speicherzelle (102), wenn sie ausgewählt wird, ein Paar komplementärer Bitleitungssignale zur Verfügung stellt, einer Eingabevorrichtung (12, 16, 18, 20) zum Empfang einer Adresse und zur Auswahl einer Speicherzelle (102) in Reaktion hierauf, und mit einer Ausgabevorrichtung (14, 22, 24, 25, 26, 27, 28, 29, 30) zur Bereitstellung eines Ausgangsdatensignals nach außerhalb des Speichers (10) in einem logischen Zustand, welcher erste und zweite Differenzstromsignale repräsentiert, wobei der Speicher weiterhin aufweist:

einen Differenzverstärker (152), der an das Paar von Bitleitungen (DL0, *DL0) angeschlossen ist, um ein Paar komplementärer, verstärkter Signale in Reaktion auf die komplementären Bitleitungssignale zur Verfügung zu stellen, die von einer Soeicherzelle zur Verfügung gestellt werden, die durch die Eingabevorrichtung (12, 16, 18, 20) ausgewählt wird;

gekennzeichnet durch:

eine Pegelverschiebungsvorrichtung (160), die an den Differenzverstärker (152) angeschlossen ist, um eine Pegelverschiebung einer Gleichtaktspannung zwischen dem Paar komplementärer, verstärkter Signale durchzuführen, und in Reaktion ein Paar komplementärer, im Pegel verschobener Signale zur Verfügung zu stellen; und

einen Transkonduktanzverstärker (170), der an die Pegelverschiebungsvorrichtung (160) angeschlossen ist und komplementäre Ausgänge aufweist, die an die Ausgangsvorrichtung angeschlossen sind, um erste und zweite Differenzstromsignale auf den komplementären Ausgängen in Reaktion auf die komplementären, im Pegel verschobenen Signale zur Verfügung zu stellen.

2. Speicher (10) nach Anspruch 1, bei welchem der Differenzverstärker (152) aufweist:

einen ersten Transistor (202), der eine erste Stromelektrode aufweist, die an eine erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang eines ersten Spaltensignals, sowie eine zweite Stromelektrode;

einen zweiten Transistor (204), der eine erste Stromelektrode aufweist, die an die erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang des ersten Spaltensignals, und eine zweite Stromelektrode;

einen dritten Transistor (206), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des ersten Transistors (202) angeschlossen ist, eine Steuerelektrode zum Empfang des ersten Spaltensignals, und eine zweite Stromelektrode, die an eine zweite Stromversorgungsspannungsklemme angeschlossen ist;

einen vierten Transistor (208), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des zweiten Transistors (204) angeschlossen ist, eine Steuerelektrode zum Empfang des ersten Spaltensignals, und eine zweite Stromelektrode, die an die zweite Stromversorgungsspannungsklemme angeschlossen ist;

einen fünften Transistor (210), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des ersten Transistors (202) angeschlossen ist, eine Steuerelektrode zum Empfang eines ersten Signals des Paars von Bitleitungssignalen, und eine zweite Stromelektrode;

einen sechsten Transistor (212), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des zweiten Transistors (204) angeschlossen ist, eine Steuerelektrode zum Empfang eines komplements des ersten Bitleitungssignals, und eine zweite Stromelektrode, die an die zweite Stromelektrode des fünften Transistors (210) angeschlossen ist; und

einen siebten Transistor (214), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des fünften Transistors (210) angeschlossen ist, eine Steuerelektrode zum Empfang eines Vorspannungssignals, und eine zweite Stromelektrode, die an die zweite Stromversorgungsspannungsklemme angeschlossen ist.

3. Speicher (10) nach Anspruch 1, bei welchem die Pegelverschiebungsvorrichtung aufweist:

einen ersten Transistor (220), der eine erste Stromelektrode aufweist, die an eine erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang eines wahren, verstärkten Signals des Paars komplementärer, verstärkter Signale, und eine zweite Stromelektrode;

einen zweiten Transistor (225), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des ersten Transistors (220) angeschlossen ist, eine Steuerelektrode, die an die erste Stromelektrode des zweiten Transistors (225) angeschlossen ist, und eine zweite Stromelektrode, die an eine zweite Stromversorgungsspannungsklemme angeschlossen ist;

einen dritten Transistor (230), der eine erste Stromelektrode aufweist, die an die erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang eines komplementären, verstärkten Signals des Paar komplementärer, verstärkter Signale, und eine zweite Stromelektrode zur Bereitstellung eines wahren, im Pegel verschobenen Signals des Paars komplementärer, im Pegel verschobener Signale;

einen vierten Transistor (226), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des dritten Transistors (230) angeschlossen ist, eine Steuerelektrode, die an die erste Stromelektrode des zweiten Transistors (225) angeschlossen ist, und eine zweite Stromelektrode, die an die zweite Stromversorgungsspannungsklemme angeschlossen ist;

einen fünften Transistor (240), der eine erste Stromelektrode aufweist, die an die erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang des komplementären, verstärkten Signals des Paars komplementärer, verstärkter Signale, und eine zweite Stromelektrode aufweist;

einen sechsten Transistor (245), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des fünften Transistors (240) angeschlossen ist, eine Steuerelektrode, die an die erste Stromelektrode des sechsten Transistors (245) angeschlossen ist, und eine zweite Stromelektrode, die an die zweite Stromversorgungsspannungsklemme angeschlossen ist;

einen siebten Transistor (250), der eine erste Stromelektrode aufweist, die an die erste Stromversorgungsspannungsklemme angeschlossen ist, eine Steuerelektrode zum Empfang des wahren, verstärkten Signals des Paars komplementärer, verstärkter Signale, und eine zweite Stromelektrode zur Bereitstellung eines komplementären, im Pegel verschobenen Signals des Paars komplementärer, im Pegel verschobener Signale; und

einen achten Transistor (246), der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des siebten Transistors (250) angeschlossen ist, eine Steuerelektrode, die an die erste Stromelektrode des sechsten Transistors (245) angeschlossen ist, und eine zweite Stromelektrode, die an die zweite Stromversorgungsspannungsklemme angeschlossen ist.

4. Speicher (10) nach Anspruch 1, bei welchem der Transkonduktanzverstärker (170) aufweist:

einen ersten Transistor (260), der eine erste Stromelektrode aufweist, die an die Ausgangsvorrichtung (14, 22, 24, 25, 26, 27, 28, 29, 30) angeschlossen ist, und dieser das erste Differenzstromsignal zur Verfügung stellt, eine Stromelektrode zum Empfang des wahren Signals des im Pegel verschobenen Signals, sowie eine zweite Stromelektrode;

einen zweiten Transistor (261), der eine erste Stromelektrode aufweist, die an die Ausgangsvorrichtung (14, 22, 24, 25, 26, 27, 28, 29, 30) angeschlossen ist, und dieser das zweite Differenzstromsignal zur Verfügung stellt, eine Steuerelektrode zum Empfang des komplementären Signals der im Pegel verschobenen Signale, sowie eine zweite Stromelektrode, die an die zweite Stromelektrode des ersten Transistors (260) angeschlossen ist; und

eine Stromquelle (264), welche eine erste Klemme aufweist, die an die zweite Stromelektrode des ersten Transistors (260) angeschlossen ist, und eine zweite Klemme, die an eine Stromversorgungsspannungsklemme angeschlossen ist.

5. Speicher (10) nach Anspruch 4, bei welchem die Stromquelle einen dritten Transistor (264) aufweist, der eine erste Stromelektrode aufweist, die an die zweite Stromelektrode des ersten Transistors angeschlossen ist, eine Steuerelektrode zum Empfang eines Vorspannungssignals, und eine zweite Stromelektrode, die an die erste Stromversorgungsspannungsklemme angeschlossen ist.

6. Verfahren zum Messen von Daten in einem Speicher (10), welcher mehrere Speicherzellen (102) aufweist, die an Schnittpunkten von Bitleitungspaaren (106) und Wortleitungen (104) angeordnet sind, wobei jede Speicherzelle (102) durch eine freigeschaltete Wortleitung und ein ausgewähltes Bitleitungspaar ausgewählt wird, und bei ihrer Auswahl ein Paar komplementärer Bitleitungssignale zur Verfügung stellt, eine Zeilendekodiervorrichtung (18), die an die Wortleitungen (104) angeschlossen ist und eine Wortleitung in Reaktion auf mehrere Zeilenadressensignale freischaltet, eine Spaltendekodiervorrichtung (142), die an die Bitleitungspaare angeschlossen ist, um ein Bitleitungspaar in Reaktion auf mehrere Spaltenadressensignale auszuwählen, und eine Ausgangsvorrichtung (14, 22, 25, 27, 29, 170), welche Signale auf einem Paar globaler Datenleitungen (132) annimmt und in Reaktion ein Datensignal ausgibt, wobei das Verfahren folgende Schritte umfaßt:

Differenzverstärkung der komplementären Bitleitungssignale zur Erzeugung eines Paars verstärkter Signale;

gekennzeichnet durch:

eine Pegelverschiebung einer Gleichtaktspannung zwischen den verstärkten Signalen zur Erzeugung eines Paars im Pegel verschobener Signale;

Umwandeln der Lm Pegel verschobenen Signale in einen Differenzstrom; und

Bereitstellen des Differenzstroms an das Paar der globalen Datenleitungen.