CN104185951B - 查找表架构 - Google Patents

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Abstract

本发明涉及查找表架构和包括查找表架构的FPGA；该查找表架构(6000)包括：寄存器组(6200、6300)，该寄存器组(6200、6300)包括多个寄存器，该多个寄存器被配置为发出寄存器信号；以及可编程逻辑(6100)，该可编程逻辑(6100)包括被配置为至少由寄存器信号控制的多个传输门；寄存器组和所述可编程逻辑形成查找表，其中，传输门沿单个方向设置。

Description

查找表架构
本发明涉及电子领域，尤其涉及半导体领域。
为了在半导体电路内实现功能，习惯上使用许多称为专用集成电路(ASIC)的标准单元。该方法的优点是提供了紧凑的解决方案，并具有快速的指令执行。然而，因为需要开发一整组光刻掩膜，所以ASIC的实现要求很高的投资。另外，ASIC形态和功能一旦定下来，就无法改变。
作为可选的且更灵活的解决方案，使用现场可编程门阵列(FPGA)电路。在FPGA单元中，设置多个寄存器以及逻辑资源；通过适当设置寄存器和逻辑电路，可以在FPGA单元的任意两个或更多个输入之间实现任意布尔函数或顺序函数。
具体地，FPGA单元通常含有一个或更多个查找表，用于实现可编程逻辑功能。
图9例示出这种示例性查找表9000。
查找表9000接收两个输入信号A和B。该查找表还包括多个寄存器9101-9104。根据分配给寄存器的逻辑值，查找表9000将实现两个输入信号A和B的任意布尔函数。
为此，查找表9000包括连接在多个寄存器9101-9104与输出节点OUT之间的多个传输门(pass gate)9201-9206。多个传输门9201-9206由输入信号A和B及其各自的反相信号和控制。输入信号A和B的反相信号由分别连接到输入信号A的反向器9301和连接到输入信号B的反向器9302获得。
由于这种配置，根据分配给寄存器9101-9104的值，可以获得输入信号A和B的任意布尔函数。
例如，假定传输门9201-9206各由单个NMOS晶体管实现，如图所示，当寄存器9101-9104分别被设置成值0、1、1和1时，针对输入信号A和B，在输出节点OUT上实现的函数对应于OR函数。作为示例，如果输入信号A被设置为1而输入信号B被设置为0，则将导通传输门9201、9204和9206，而将使传输门9202、9205和9203开路。因此，这意味着寄存器9103的输出将连接到节点9402，其本身将连接到输出节点OUT。因此，对应于输入信号A和B分别被设置为1和0的OR函数的结果，输出节点OUT将设置为1。
下文中，将参照图10A和图10B描述查找表的潜在物理实现。
图10A例示查找表的可能布局10000。图10B例示图10A的放大部。
在图9中，为了便于表示，各传输门9201-9206由单个NMOS晶体管来实现。然而，实际上，通常将NMOS和PMOS晶体管的互补CMOS对用于各个传输门。因此，图10A的布局10000例示出各个传输门由晶体管的CMOS对实现的情况。本领域技术人员将理解由图9的查找表和图10的查找表实现的功能基本等同。
具体地，如在图10A中看到的，布局10000包括三个区域10100-10300。三个区域10100-10300大致彼此类似，因为它们中的每一个包括两个NMOS晶体管10130、10140和两个PMOS晶体管1110、10120。此外，区域10100-10300中的每一个基于两个输入信号A和B及其反相信号和两个寄存器信号和一个输出而工作。
如在图10B中看到的，区域10100包括两个PMOS晶体管10110和10120以及两个NMOS晶体管10130和10140。晶体管10110和10130对应于传输门9201的CMOS实现，而晶体管10120和10140对应于传输门9202的CMOS实现。
诸如正方形10112的黑色正方形表示至晶体管的漏极或源极的连接。晶体管10110-10140的栅极分别是栅极10111-10141。在区域10100的情况下，四个栅极10111-10141分别连接到输入信号A、A和图10A中表示了用于保留区域10200和10300的栅极连接。
设置连接线10150、10160和10170，以便将晶体管10110-10140的漏极/源极连接到由寄存器9101-9104(图10A和图10B中未例示)发出的寄存器信号中的任意一个，和/或连接到诸如节点9401和9402和/或输出节点OUT的查找表的内部节点。
在区域10100的情况下，连接线10150将寄存器9101连接到晶体管10110和10130，作为传输门9201，而连接线10160将寄存器9102连接到晶体管10120和10140，作为传输门9202。同时，连接线10170将晶体管10110-10140连接到内部查找表节点9401。
提供针对区域10200的对应的设置，以实现传输门9204和9205，并且针对区域10300实现传输门9203和9206。
经由图10A的布局，可以改善查找表9000及其物理实现。
具体地，输出节点OUT经由多个传输门9201-9206直接连接到寄存器9101-9104。因此，寄存器9101-9104必须具有足够高的电流驱动能力，以驱动输出节点OUT上的负载。这意味着这种结构无法用小寄存器实现，因为小寄存器会缺乏适当的电流驱动能力。具体地，对于这种构造，使用flash技术实现的小SRAM、小DRAM和寄存器通常没有足够的能力。
而且，从各个寄存器9101-9104到输出节点OUT的信号必须横越传输门9201-9206中的几个传输门。这增加了传播延迟，因此增大了电路的工作频率。
而且，每穿过一传输门9201-9206会降低信号的强度。例如，在NMOS或PMOS传输门的情况下，电压会降低。更通常地，由于传输门的寄生导通(ON)电阻，信号的强度会降低。这延迟转移，从而产生了信号和/或对噪声的敏感度。因此，习惯上将中继器插入在传输门9201-9206之间。然而，这进一步增加了延迟，从而进一步减慢了电路的工作频率。
另外，如图10A所示，当多个查找表9000集成在单个电路中时，区域10100-10300成三角布局的排布使得难以实现紧凑且密集的布局。因为不规则布局提供更大的制造难度，所以这影响了FPGA的成本以及可靠性。
虽然这可以通过将三个区域设置在一条直线上来解决，但是，因为区域10100和10200中的一个区域会设置为比其他区域更加远离区域10300，所得到的结构会失去对称和速度，所以该解决方案并不理想。
针对上述问题，做出本发明。
具体地，本发明的目的是在较小的硅的面积上实现可以获得快速工作频率和低功耗的查找表。
这种方法由本发明实现。
更具体地，本发明可以涉及一种查找表架构，该查找表架构包括寄存器组，该寄存器组包括多个寄存器，该多个寄存器被配置为发出寄存器信号；和可编程逻辑，该可编程逻辑包括被配置为至少由所述寄存器信号控制的多个传输门；所述寄存器组和所述可编程逻辑形成查找表，其中，所述传输门沿单个方向设置。
由于这种方法，可以针对查找表架构实现密集布局。
在更有利的实施方式中，各个传输门可以设置在与发出控制所述传输门的所述寄存器信号的所述寄存器基本对准的位置上。
由于这种方法，可以具有用于寄存器信号的连接的简单路由(routing)和简单时序管理。
在更有利的实施方式中，所述寄存器可以设置在所述可编程逻辑的一侧上。
由于这种方法，可以与所有寄存器共享互联，诸如电源互连、解码互连等。
在更有利的实施方式中，所述寄存器可以以交错方式设置在所述可编程逻辑的两侧上。
由于这种方法，可以使用间距大于所述传输门的所述间距的寄存器。
在更有利的实施方式中，所述查找表架构可以进一步包括形成多个查找表的多个寄存器组和多个可编程逻辑，其中，所述多个查找表可以设置为彼此靠近，使得任意可编程逻辑由至少一个寄存器组与所述相邻的可编程逻辑分开。
由于这种方法，可以使查找表架构扩展，以容纳任何数量的查找表，同时有利地允许用于设置寄存器的信号的规则路由。
在更有利的实施方式中，所述查找表架构可以进一步包括至少一个标准单元块，该标准单元块包括多个标准单元，其中，所述标准单元块可以沿着至少一个查找表和/或至少一个寄存器组设置。
由于这种方法，可以以密集方式将标准单元集成在查找表构架中。
在更有利的实施方式中，所述查找表架构可以还包括解码器单元，该解码器单元被配置为选择所述多个寄存器中的一个或更多个；和数据单元，该数据单元被配置为在由所述解码器单元选择的寄存器内设置一个值。
由于这种方法，可以实现查找表架构的特性的编程。
在更有利的实施方式中，所述查找表架构可以还包括第一金属层，该第一金属层配置为实现连接到所述可编程逻辑的内部节点和/或用于寄存器组的解码连接和/或用于寄存器组的电源连接；和第二金属层，该第二金属层被配置为实现用于寄存器组的数据连接。
由于这种方法，可以仅用两个金属层来编程和操作查找表架构。
在更有利的实施方式中，所述多个传输门中的至少一个传输门可以包括具有第一栅极和第二栅极的双栅晶体管。
由于这种方法，可以实现密集布局。
在一些有利的实施方式中，所述双栅晶体管可以是具有顶栅和底栅的SOI晶体管；并且所述第一栅极可以是所述顶栅，而所述第二栅极可以是所述底栅。
由于这种方法，查找表可以用标准SOI技术来实现。另外，通过选择底栅作为第二栅极，多个传输门可以共享共用第二栅极。
在一些有利实施方式中，所述双栅晶体管可以是具有至少两个独立栅极的FINFET。
由于这种方法，可以以紧凑方式实现查找表，而不采用SOI晶体管。
另外，本发明可以涉及包括至少一个根据前述任意实施方式的查找表架构的FPGA。
由于这种方法，可以获得具有密集和/或规则布局的FPGA。这允许更简单且更便宜的制造，以及节省集成成本和FPGA的可扩展性(因为查找表架构的尺寸可以由任何数量的输入而定)。
另外，相关实施方式可以涉及一种查找表，该查找表包括：多个寄存器信号；多个输入信号；以及至少一个输出信号；和多个传输门，其中，所述多个传输门中的至少一个第一传输门由所述多个输入信号中的至少一个第一输入信号控制，且由所述多个寄存器信号中的至少第一寄存器信号控制，使得所述寄存器信号在所述第一传输门的操作上优先于所述输入信号。
由于这种方法，可以实现寄存器信号不直接驱动输出节点的查找表，从而使得可以使用小寄存器。
在相关实施方式中，
-当第一寄存器信号具有第一逻辑值时，与第一输入信号的逻辑值无关，，第一传输门可以被配置为开路；
-当第一寄存器信号具有与第一逻辑值相反的第二逻辑值并且第一输入信号具有第一逻辑值时，第一传输门可以被配置为开路，并且
-当第一寄存器信号具有第二逻辑值并且第一输入信号具有第二逻辑值，第一传输门可以被配置为闭路。
由于这种方法，可以通过使寄存器信号优先于输入信号，来控制传输门。
在相关实施方式中，多个传输门可以还包括第二传输门；并且第一传输门和第二传输门可以具有互补特性。
由于这种方法，可以分别经由第一传输门和第二互补传输门，将输出到连接到诸如高电压信号和低电压信号等的互补信号。
在相关实施方式中，第一传输门可以连接在第一节点与输出信号之间，并且第二传输门可以连接在第二节点与输出信号之间；并且第一节点可以具有比第二节点高的电压电平。
由于这种方法，可以经由第一和第二节点驱动输出节点，其可以被指定为具有高电流驱动能力，从而允许输出信号的更快充电/放电。
在相关实施方式中，第一传输门可以包括具有第一栅极和第二栅极的双栅晶体管；并且输入信号可以连接到第一栅极和第二栅极中的一个栅极，并且寄存器信号可以连接到第一栅极和所述第二栅极中的另一个。
由于这种方法，可以用紧凑结构实现传输门。
在相关实施方式中，多个传输门可以分组；来自相同组的所有传输门可以由相同的寄存器信号来控制；各个组与多个寄存器信号中的不同信号关联；并且来自相同组的各个传输门可以由不同的输入信号控制；各个组与所有多个输入信号关联。
由于这种方法，查找表可以扩展，以适合任何数量的输入信号。
而且，相关实施方式可以涉及一种包括根据上述实施方式的至少一个查找表的FPGA。
由于这种方法，可以实现紧凑的FPGA。而且，由于密集布局，可以降低成本。另外，由于经由电压节点而不是寄存器信号来驱动输出信号，所以可以确保快速操作。而且，由于可以实现规则布局，所以可以改善制造良品率。
下文中，将利用较优的实施方式并参照附图以示例的方式更详细地描述本发明。所描述的实施方式仅是可能的配置，然而，在该配置中，如上所述，各个特征可以被彼此独立地实现或可被省略。图中例示的相同元件提供有相同的附图标记。涉及不同附图中例示的相同元件的描述部分可能被省略。在附图中：
图1例示出根据本发明的实施方式的查找表1000的示意图；
图2例示出图1的查找表1000的特性的示意图；
图3例示出根据本发明的实施方式的图1的查找表1000的示意性布局3000；
图4示意性地例示出根据本发明的查找表4000的另一个实施方式；
图5示意性地例示出根据本发明的实施方式的布局5000，该布局5000表示图4的查找表4000的可能实现；
图6示意性地例示出根据本发明的另一个实施方式的查找表6000；
图7示意性地例示出根据本发明的另一个实施方式的包括多个查找表6000的电路7000；
图8示意性地例示出根据本发明的另一个实施方式的包括多个查找表6000的电路8000；
图9例示出示例性查找表9000；
图10A例示出图9的查找表9000的可能布局10000；以及
图10B例示出图10A的放大部分。
如由图1可见的，例示出了根据本发明的实施方式的查找表1000的示意图，查找表1000接收两个输入信号A和B及其各自的反相信号A’和B’，以及多个寄存器信号r0-r3。如下文将描述的，基于分配给多个寄存器信号r0-r3的值，查找表1000能够实现输入信号A和B的任意布尔函数。
虽然附图中未例示，但是对于本领域技术人员来说，将清楚的是，可以输入输入信号A、A’、B和B’，或者可以输入任意输入信号A和B并且可经由反向器获得其反相信号。
另外，虽然附图中未例示，但是寄存器信号可以由可包括在查找表9000中的多个寄存器提供。
另外，查找表1000提供输出信号Y。如下文中将描述的，基于寄存器信号r0-r3的值和输入信号A和B的值，输出信号Y的值取决于由查找表1000实现的布尔函数。
查找表1000包括若干个传输门。具体地，查找表1000是模块化的，并且包括四个区域1100-1400，各区域包括四个传输门1111-1114。在下文中，将描述区域1100。如图1所示，除了到输入信号和寄存器信号的连接之外，其余区域1200-1400以基本类似的方式配置。
区域1100包括四个传输门1111-1114。传输门1111和1112连接在高电压电源1021和输出节点Y之间。传输门1113和1114连接在低电压电源1022与输出节点Y之间。
高电压电源1021可以是例如FPGA电路的电源，而低电压电源1022可以是例如FPGA电路的接地节点。然而，这仅是一个示例，并且本发明不限于此。更通常地，为了图1例示的实施方式，节点1021具有比节点1022更高的电压值就足够了。
传输门1111-1114中的每一个由两个信号控制。
具体地，在本实施方式中，各传输门1111-1114由具有第一栅极1111A和第二栅极1111B的一个双栅晶体管实现。然而，本发明不限于此，并且如下所述可以使用实现传输门1111-1114的功能的任何结构，而不使用双栅晶体管。
图1表示作为传输门1111-1114的双栅晶体管在SOI技术中实现的特定实施方式。然而，本发明不限于此，并且可以用提供具有多个独立栅极的晶体管(诸如，FINFET)的任何技术来实现双栅晶体管。
如在图1中可见的，实现传输门1111-1114的各个双栅晶体管的第一栅极1111A连接到输入信号A、B及其反相信号A’和B’中的一个输入信号。另一方面，区域1100的所有第二栅极1111B连接到寄存器信号r3。
甚至更具体地，作为传输门1111的双栅PMOS晶体管的第一栅极1111A连接到输入信号A’，而第二栅极1111B连接到寄存器信号r3。作为传输门1112的双栅PMOS晶体管的第一栅极1111A连接到输入信号B’，而第二栅极1111B连接到寄存器信号r3。作为传输门1113的双栅NMOS晶体管的第一栅极1111A连接到输入信号A，而第二栅极1111B连接到寄存器信号r3。最后，作为传输门1114的双栅NMOS晶体管的第一栅极1111A连接到输入信号B，而第二栅极1111B连接到寄存器信号r3。
如图所示，由于信号输入到各个传输门，所以区域1200-1400的传输门1111-1114的连接与区域1100的传输门不同。通常，在所有区域中，输出节点Y连接在传输门1112与1113之间。通常地，低电压节点1022为所有区域共用，并且高电压节点1021也是如此。另外，对于区域1200-1400，作为传输门1111-1114的双栅晶体管的第二栅极分别连接到单个寄存器信号r2-r0。
现在将参照PMOS双栅晶体管描述各个传输门1111-1114的特性，例如作为传输门1111和1112中的一个。本领域技术人员将清楚的是，由诸如作为传输门1113和1114中的一个的双栅NMOS晶体管实现的传输门具有互补特性。
实现传输门1111和1112的双栅PMOS晶体管的特性主要由其连接到寄存器信号r3的第二栅极1111B决定，其次由分别连接到输入信号A和B的第一栅极1111A决定。
更具体地，当作为传输门1111或1112的PMOS双栅晶体管的第二栅极1111B连接到逻辑值为1的高逻辑信号时，PMOS晶体管将开路，即，不导通，这与应用于其第一栅极1111A的值无关。另一方面，如果第一栅极1111A被设置为低逻辑值(0)，则当第二栅极1111B被设置为逻辑值为0的低逻辑信号时，晶体管将闭路，即，导通，而如果第一栅极1111A被设置为高逻辑值(1)，则其是开路的，即，不导通。
换言之，当第二栅极1111B设置为高逻辑值(1)时，晶体管总是开路的，而当第二栅极1111B上的信号被设置为低逻辑值(0)时，晶体管表现为标准单栅PMOS晶体管。即，在传输门的操作上第二栅极1111B优先于第一栅极1111A。
本领域技术人员将理解的是，虽然图1的实施方式例示出了双栅晶体管1111-1114的前栅和背栅，分别作为第一栅极1111A和第二栅极1111B，但是本发明不限于此。可选地，顶栅和背栅可以分别是第二栅极1111B和第一栅极1111A。
而且，虽然各传输门1111-1114已经描述为由双栅晶体管实现，具体地，由SOI双栅晶体管或FINFET实现，但是本发明不限于此，并且可以用允许上述特性的任何技术来实现。这可以例如由具有至少两个独立栅极的任何晶体管来实现。甚至更通常地，这种特性可以由具有至少两个输入的电子组件或电子电路作为传输门1111和/或1112来实现：
-当两个输入中的第一输入为逻辑值1时，与第二输入的值无关，具有至少两个输入的电子组件或电子电路为开路；
-当两个输入中的第一输入为低逻辑值0时，如果第二输入为高逻辑值1，则具有至少两个输入的电子组件或电子电路为开路，并且
-当两个输入中的第一输入为低逻辑值0时，如果第二输入为低逻辑值0，则具有至少两个输入的电子组件或电子电路为闭路。
本领域技术人员将理解，这种特性可以以多种方式实现，图1例示的双栅SOI晶体管仅是这种特性的示例。
还将被理解的是，对于互补传输门1113和/或1114，可以实现互补特性，使得：
-当两个输入中的第一输入为逻辑值0时，与第二输入的值无关，传输门为开路；
-当两个输入中的第一输入为高逻辑值1时，如果第二输入为低逻辑值0，则传输门为开路，并且
-当两个输入中的第一输入为高逻辑值1时，如果第二输入为高逻辑值1，则传输门为闭路。
图2例示出图1的查找表1000的特性的示意图。
具体地，列C1-C2和行R1-R4的值例示出输入信号A和B的所有四个可能的组合。为了便于表示，未例示各反相信号的值。行R6-R9和列C3-C18例示出寄存器信号r0-r5的所有可能组合。对于列C3-C18中的每一列，行R5例示出通过将寄存器信号r0-r3设置为对应列中的值而实现的布尔函数。行R1-R4和列C3-C18中的值例示出节点Y上的输出值，该输出值由相同列的寄存器信号r0-r3和相同行的输入信号A和B的各个组合而获得。
作为示例，如在列C7中，通过将寄存器信号r0-r3分别设置为1、1、1和0，查找表1000的节点Y上的输出信号将是Y＝0(当A＝0且B＝0时)、Y＝0(当A＝0且B＝1时)、Y＝0(当A＝1和B＝0时)以及Y＝1(当A＝1和B＝1时)。如行R5、列C7所示，这对应于输入信号A与B之间的AND函数，并且现在将描述该具体情况。
如列C7所示，通过将信号r0-r3分别设置为1、1、1、和0，作为区域1200、1300和1400的传输门1111和1112的PMOS晶体管将开路，这与输入信号A和B的值无关。这是因为如上所述，第二栅极1111B比第一栅极1111A具有支配性。类似地，作为区域1100的传输门1113和1114的NMOS晶体管将开路，这与输入信号A和B的值无关。
只有当两个信号A和B都设置为1时，区域1100的传输门1111和1112才导通。同时，对于该组合，传输门1113和1114中的至少一个将开路，即，不导通。具体地，在区域1110中，由于将信号r3设置为0，所以传输门1113和1114都是开路的。在其余区域中，至少两个传输门连接到输入信号A’＝0和/或B’＝0，因此是开路的。因此，由于输出节点Y连接到高电压电源1021，所以输出节点Y被设置为高逻辑值。
示意性地，对于其余组合：
-A＝0、B＝0；区域1400中的传输门1113和1114都将导通；
-A＝0、B＝1；区域1300中的传输门1113和1114都将导通；并且
-A＝1、B＝0；区域1200中的传输门1113和1114都将导通。
这意味着在这些情况下，由于输出节点Y连接到低电压电源1020，所以输出节点Y将设置为低逻辑值。
根据本实施方式的查找表提供了一些优势。
如图2例示，查找表1000根据寄存器信号r0-r3上所设置的值提供输入信号A和B的所有布尔函数。
另外，查找表1000允许输出节点Y由高电压电源节点1021或低电压电源节点1022驱动。这允许信号Y被快速驱动，并且具有合适的电流能力。
特别有利的是，输出Y上的信号不被寄存器信号r0-r3驱动。另一方面，各寄存器信号r0-r3仅连接到电容负载，该电容负载由作为传输门1111-1114的双栅晶体管的第二栅极1111B构成。因此，更小的寄存器可以用于生成信号r0-r3，特别是小DRAM/SRAM寄存器和/或闪存寄存器。因为数字电路的输入通常是电容负载，所以这也是传输门1111-1114可由等效电路实现的情况。
另外，因为任何的输入信号A和B及其反相信号A’和B’具有相同负载，所以可以简单地管理查找表1000的时序。这对各个寄存器信号r0-r3同样是有效的。这与图9的情况相反，在图9的情况中，信号A具有比信号B更大的负载，从而使得电路的时序管理更复杂。
图3例示出根据本发明的实施方式的图1的查找表1000的示意性布局3000。
布局3000被分为区域3100-3400，在功能上分别与图1的查找表1000的区域1100-1400对应。下文中，将详细描述区域3100。本领域人员将理解，区域3200-3400在功能上类似。
区域3100包括两个PMOS晶体管，这两个PMOS晶体管从左至右在它们的第一栅极1111A上分别具有信号A’和B’。它们对应于图1的传输门1111和1112。类似地，区域3100包括两个NMOS晶体管，这两个NMOS晶体管从左至右在它们的第一栅极1111A上分别具有信号A和B，对应于图1的传输门1113和1114。
虽然未例示，但是为了便于理解，第一栅极1111A物理连接到提供各信号的连接线。在附图中，为了便于理解，仅表示了邻近各个栅极的信号。
而且，区域3100具有与高电压节点电源1021对应、与布局3000的其余区域3200-3400共享的高电压连接3121。类似地，区域3100具有与低电压电源节点1022对应、与布局3000的其余区域3200-3400共享的低电压连接3122。
虽然未例示，但是连接3121和3122可以进一步连接到布局3000之外的其他节点。
区域3100还包括第二栅极3115，在功能上对应于作为图1的区域1100的传输门1111-1114的晶体管的第二栅极1111B。虽然在图3中，第二栅极3115被例示为单个几何元件，但是本发明不限于此。可选地，或另外，只要实现作为传输门1111-1114的双栅晶体管的有效控制，就可以根据需要改变第二栅极3115的形状。
区域3200-3400中的相应第二栅极3215-3415都被例示为斧状朝区域3100-3400的上部延伸。在一些情况下，这可能是有益的，因为其允许到寄存器的连接的设置和/或向第二栅极3215-3415提供寄存器信号的寄存器本身以直线排布。然而，本发明不限于此，并且寄存器可以连接到区域3100-3400底部和/或顶部上的第二栅极3115-3415。在该方面，图5例示了可选的交错方法。
布局3000还包括连接Y，对应于图1的输出节点Y。
如图3中可见的，通过有利地设置区域3100-3400的晶体管，可以通过仅在两个点中具有物理连接：在区域3100、3200之间共享的点P1和在区域3300、3400之间共享的点P2，将连接Y连接到所有四个区域3100-3400的输出。
虽然在本实施方式中，由于交叠，连接Y需要与低电压连接3122不同的层，但是本发明不限于此。可选地或另外，如图5所示，连接Y可以实现在区域3200和3300的晶体管的第一栅极1111A之间。
另外，通过有利地设置晶体管，可以通过利用仅三个点中的物理连接：区域3100中的点P3、区域3400中的点P5和在区域3200和3300之间共享的点P4，将高电压连接3121和低电压连接3122这两者连接到所有四个区域。
而且，布局3000是有利的，因为所有晶体管可以设置在单行中，这实现了紧凑和密集的设计。而且，该结构是高度规则的，这提供了时序的制造和管理方面的优势。
图4示意性地例示出根据本发明的查找表4000的另一个实施方式。
具体地，图4的查找表4000基于图1的查找表1000，但为了三个输入信号A、B和C及其各自的反相信号A’、B’和C’的工作进行了扩展。
类似于查找表1000，查找表4000由多个基本类似的区域4100-4800组成。各个区域4100-4800包括多个传输门4111-4116，各个传输门4111-4116在它们的第一栅极1111A上连接到输入信号A、B、C及其各自的反相信号A’、B’和C’中不同的一个。同时，各个传输门4111-4116共享到单个寄存器信号r7的公共连接。
如在图1和图4中可见的，可以实现具有根据需要尽可能多的输入信号的、根据本发明的实施方式的查找表。具体地，如果给定N个输入信号，则相应的查找表将具有2n个寄存器信号r0-rn-1，并且在2n个区域中的每个区域中具有2N个传输门。
这种结构是有益的，因为输出Y总是由高电压电源1021和低电压电源1022驱动，从而确保输出节点的正确驱动，这与输入信号的数量无关。
另外，即使具有很多输入信号，寄存器信号也仍然只连接到电容负载，如上文详细描述的，即使对于大量输入信号，也允许使用具有小电流能力的寄存器。
图5示意性地例示出根据本发明的实施方式的表示图4的查找表4000的可能实现的布局5000。
布局5000包括八个区域5100-5800，彼此类似。类似于图3的布局3000，布局5000包括所有区域5100-5800公共的高电压连接3121和低电压连接3122。而且，存在作为图4的输出节点Y的单个连接Y。
另外，布局5000包括分别连接到寄存器信号r7-r0的八个第二栅极5115-5815。作为图3的替代，以交错设置来组织第二栅极5115-5815。例如，如果寄存器的宽度是使得它们的间距大于区域5100-5800的间距，则这可能是有用的。
虽然在上述实施方式中，所有的传输门1111-1114和4111-4116被描述为具有两个输入，但是本发明不限于此。
作为示例，参照图1，传输门1111和1113可以利用单个输入仅连接到输入信号而实现。例如，区域1100的传输门1111和1113中的至少一个可以是具有分别连接到输入信号A’和A的第一栅极1111A的单栅晶体管。在一些情况下，在向寄存器信号提供更小负载以及简化布局时，这可能是有益的。通常地，如果针对每个区域，至少在各个电源节点与输出节点之间串联的传输门具有之前描述的特性，则可以实现本发明。
而且，可选的，通过利用两次图1的二输入查找表1000，可以实现三输入信号查找表4000。具体地，这提供的优点是二输入查找表1000的组合的传输门的数量是32，而三输入查找表4000的传输门的数量是48。
在这两种情况下，与图10A的解决方案相比，极规律的布局补偿了所需的晶体管的数量的增加。例如，在图1-8的实施方式中不存在图10A中的块10100与10200和10300之间的距离。而且，在这两种情况下，因为查找表由高电压电源和低电压电源供电，所以与图9的转移栅极的情况相比，图1-图8的实施方式的晶体管在更好的范围中工作，使得晶体管可以合理地缩小。而且，寄存器信号不向查找表的输出提供电源。在触发器和闪存寄存器的情况下，针对寄存器信号而生成信号的逻辑的面积可以大大减小，而不需要将存储值转换成供电后的信号的感测放大器，这在硅面积方面提供了较大帮助。
图6示意性地例示出根据本发明的另一个实施方式的查找表构架6000。
查找表架构6000包括可编程逻辑部6100和寄存器组6200和6300。具体地，可编程逻辑部6100根据参照图1、图3、图4和图5的查找表1000、3000、4000和5000描述的任意实施方式来实现。类似地，寄存器组6200和/或6300对应于未例示的、提供诸如图1和图3中的r0-r3以及图4和图5中的r0-r7等的寄存器信号的寄存器组。
如图1和图3-图5所示，可以沿单个方向(具体地，彼此靠近)设置传输门1111-1114(虽然它们可能由于另外采用的晶体管和/或诸如ESD保护电路等的其他电子元件而分开)。具体地，参照图1和图3，PMOS传输门从区域1100以1111、1112的顺序设置在单行中；从区域1200以1112、1111的顺序设置在单行中；从区域1300以1111、1112的顺序设置在单行中；从区域1400以1112、1111的顺序设置在单行中。各个补偿NMOS晶体管也从区域1100以1113、1114的顺序设置在单行中；从区域1200以1114、1113的顺序设置在单行中；从区域1300以1113、1114的顺序设置在单行中；从区域1400以1114、1113的顺序设置在单行中。
当仅用NMOS技术或PMOS技术实现传输门时，所有的传输门可以沿单个方向在单行上实现。
当使用CMOS架构时，两行晶体管的存在可以在功能上解释为单行互补传输门。换言之，当各对CMOS传输门被认为是单个功能单元时，针对传输门的单行设置被有效实现。例如，具有互补特性的传输门1111和1113可以被认为是单个功能传输门。
由于沿单个方向设置所有的传输门，所以可以以密集的方式有效组合可编程部6100和寄存器组6200和6300。实际上，传输门的这种设置允许寄存器靠近传输门设置，从而避免复杂的路由和空白的硅面积。
下文中，将描述可编程逻辑部6100与寄存器组6200和6300之间的设置和连接。
金属1连接线(诸如连接线6411)提供到可编程逻辑6100的内部节点的连接6501(诸如电源，即，高电压电源节点1021和/或低电压电源节点1022)，和/或到输入信号的内部互连，和/或到输出节点Y的连接等。
为了便于例示，仅描述连接6501。本领域技术人员清楚的是，在图6中，其他示例性连接类似地用圆网点来表示。另外，诸如线6411等的连接线的数量和设置仅是示例性的表示，并且尤其取决于连接所需要的物理节点的位置和数量，和/或可编程逻辑6100和寄存器组6200、6300的尺寸。
可选地，或另外，金属1连接线(诸如连接线6412)提供针对寄存器组6200和/或6300的解码连接。例如，连接线6412可以用于解码，即，从寄存器组6200中选择一个或更多个寄存器。通过选择寄存器，例如，可以在寄存器之内存储一个值，以便配置查找表架构6000。
可选地，或另外，金属1连接线提供对于寄存器组6200和/或6300的电源连接。
因此，在金属1的情况下，沿着寄存器组6200和/或6300设置可编程逻辑6100有利地允许单个金属层用于在可编程逻辑6100内和寄存器组6200和/或6300内实现连接。
另外，这种设置允许从寄存器组6200和6300到可编程逻辑6100的连接6600用简单的路由传送寄存器信号。即，由具有寄存器组6200、6300的寄存器输出的寄存器信号r0-r3、r0-r7可以连接到图1、图3-图5的节点r0-r3、r0-r7。连接6600可以实现在金属层1或2中，或多晶硅层中，或金属层之下的等效连接层中。
具体地，可以以与各个传输门基本对准的方式设置寄存器。例如，参照图5，可以将发出寄存器信号r7的寄存器基本设置在第二栅极5115上方；将发出寄存器信号r6的寄存器基本设置在第二栅极5215上方；将发出寄存器信号r5的寄存器基本设置在第二栅极5315上方等。这对寄存器信号提供了简单的路由和可扩展的设计。
对图5中的第二栅极5115-5815进行路由，使得可以以交错方式设置寄存器，从而实现包括发出寄存器信号r7、r5、r3和r1的寄存器的寄存器组6200和包括发出寄存器信号r6、r4、r2和r0的寄存器的寄存器组6300。然而，本发明不限于此，并且当使用图3例示的第二栅极3115-3415的路由时，寄存器可以都设置在单个寄存器组(诸如寄存器组6200)中。
另外，交错方法不限于可编程逻辑6100上方的一个寄存器和可编程逻辑6100下方的一个寄存器等。可以使用任意组合，例如，两个上方的寄存器和两个下方的寄存器；一个上方的寄存器和两个下方的寄存器等。具体地，如果寄存器被设计为使得它们可以有效地分为两个一组，则可以有利地在可编程逻辑上方设置两个寄存器、下方设置两个寄存器、上方设置两个寄存器等。
另一个金属层(金属2)用于连接线(诸如连接线6421)，以便为寄存器组6200和/或6300提供数据连接。例如，一旦选择了来自寄存器组6200、6300的一个或更多个寄存器，就可以使用连接线6422以便将给定的数据值设置到寄存器，以配置查找表架构6000。
由于上述两层金属，查找表架构的操作得以实现。更具体地，通过仅使用两层金属，可以对寄存器进行编程，以便对查找表架构6000的特性进行编程，且向查找表提供电源。
因此，连接线6431和/或6441可以用于将可编程逻辑6100的内部节点互连到附近电路中的其他节点。例如，连接线6431和/或6441可以用于将作为可编程逻辑6100的查找表4000的输入信号A、B、C、A’、B’和C’连接到包括查找表架构6000的电路的输入。可选地，或另外，连接线6431和/或6441可以用于将作为可编程逻辑6100的查找表4000的输出连接到包括查找表架构6000的电路的输出。可选地，或另外，连接线6431和/或6441可以用于连接到诸如另一个查找表架构6000的节点等的其他节点。
由于连接线6431与金属2中的连接线6421交叉，所以连接线6431可以实现在金属1上，或除了金属2之外的任何金属上。对称地，连接线6431由于预金属1中的连接线6411交叉，可以实现在金属2上，或除了金属1之外的任何金属上。
因为用于查找表架构6000的这种排布是规则的，所以是有利的，从而简化了路由、时序、寄生电容管理、制造、错误检测和可扩展性。
虽然本实施方式被例示为包括两个寄存器组6200和6300，但是本发明不限于此。具体地，如上所述，还可以用单组或多个寄存器(诸如仅寄存器组6200)实现本发明。可选地，或另外，可以实现设置在寄存器组6200上方和/或寄存器组6300下方的一个或更多个寄存器组。例如，寄存器可以以交错方式设置，但是所有寄存器在可编程逻辑6100的一侧上，这导致寄存器组6200和6300中的一个在另一个上面。
而且，虽然参照奇数金属线水平设置和偶数金属线垂直设置例示了实施方式，但是这仅是示例。可选地或另外，金属线的方向可以是相反的，即，偶数金属线水平设置并且奇数金属线垂直设置。进一步可选地或另外，所有的金属线可以是水平或垂直的。通常地，任何金属线可以具有任意方向性，诸如水平、垂直、45度等。
另外，虽然金属层已经被描述为金属1、金属2等，但是其不限制本发明。更具体地，任何金属层可以与其他金属层交换对于本领域技术人员而言是清楚的。
图7示意性地例示出根据本发明的另一个实施方式的包括多个查找表6000的电路7000。
更具体地，电路7000包括与寄存器组6200和/或6300交错的多个可编程逻辑6100。另外，电路7000包括解码器单元7100和数据单元7200。
解码器7100经由多个连接7110连接到多个寄存器组6200、6300。类似于连接线6412，那些连接为寄存器组6200、6300提供解码连接。
数据单元7200经由多个连接7210连接到多个寄存器组6200、6300。类似于连接线6421，那些连接为寄存器组6200、6300提供数据连接。
通过这种方法可以以紧凑形式排布大量查找表6000，并且仅利用两个金属层是有潜力的。这允许其余金属层可以用于在彼此之间互连多个可编程逻辑6100。以该方式，与用单个查找表架构6000相比，可以实现更复杂的布尔函数。
另外，由于实现的规则结构，路由和时序管理依然简便。
虽然本实施方式已经被例示为与两个寄存器组6200和6300交错的一个可编程逻辑6100的排序，但是本发明不限于此。可选地，或另外，电路7000可以包括仅与一个寄存器组6200、6300交错的多个可编程逻辑6100。
进一步可选地，或另外，可编程逻辑和寄存器组的排序可以包括第一寄存器组，发出用于第一可编程逻辑的寄存器信号；第一可编程逻辑；第二可编程逻辑和第二寄存器组，发出用于第二可编程逻辑的寄存器信号。具体地，例如，如果以水平对称方式设置第一可编程逻辑和第二可编程逻辑，以便共享到低电压电源1022的公共连接，则这可能是有利的。对于寄存器组6200和6300，可以实现类似的设置，以便共享公共的电源连接。
图8示意性地例示出根据本发明的另一个实施方式的包括多个查找表6000的电路8000。
更具体地，由于标准单元块8100的存在，电路8000与图7的电路7000不同。标准单元块8100设置在两个查找表6000之间，并且可以经由任何金属层连接到电路8000的任意查找表。有利地，因为金属层1和2可以用于查找表的路由，所以可以保留相同的金属层用于标准单元块8100的内部路由，而其余的金属层可以用于将标准块单元8100与任意查找表6000或电路8000中的任意节点互连。
具体地，标准块单元8100可以利用专利文献欧洲专利申请EP 2 333 833A1中公开的教导来实现。这是有利的，因为文献中公开的标准单元可以以行的形式规则排布。除了用于查找表6000的规则设置之外，用于标准单元块8100的这种规则排布提供紧凑而密集的布局。
而且，如上所述的规则排布允许电源节点的规则设置，这简化了布局表面上的电压降的管理。
另外，因为标准单元块8100可以与查找表6000交错，所以可以实现接近查找表的相关可编程逻辑的逻辑函数，由于减少的路由，这导致操作的速度增加和功耗减小。
虽然在本实施方式中，仅例示了一个标准单元块8100，但是本发明不限于此。具体地，可以设置任何数量的标准单元块8100与任何数量的查找表6000。
虽然已经描述了多个实施方式，但不应将它们认为是独立的。具体地，在如权利要求限定的本发明的范围之内，可以组合来自不同实施方式的特征。

Claims (12)

1.一种查找表架构(6000)，该查找表架构(6000)包括：
寄存器组(6200、6300)，该寄存器组(6200、6300)包括多个寄存器，该多个寄存器被配置为发出寄存器信号(r0-r7)；以及
可编程逻辑(6100)，该可编程逻辑(6100)包括被配置为至少由所述寄存器信号控制的多个传输门(1111-1114、4111-4116)；所述寄存器组和所述可编程逻辑形成查找表，
其中，由相同的所述寄存器信号控制的所有的多个传输门设置在单行中。
2.根据权利要求1所述的查找表架构，其中，
各个传输门设置在与发出控制所述传输门的寄存器信号的寄存器基本对准的位置上。
3.根据权利要求1或权利要求2所述的查找表架构，其中，
所述多个寄存器设置在所述可编程逻辑的一侧上。
4.根据权利要求1或权利要求2所述的查找表架构，其中，
所述多个寄存器以交错方式设置在所述可编程逻辑的两侧上。
5.根据权利要求1或权利要求2所述的查找表架构，该查找表架构还包括：
形成多个查找表的多个寄存器组(6200、6300)和多个可编程逻辑(6100)，
其中，所述多个查找表设置为彼此邻近，使得任意可编程逻辑与相邻的可编程逻辑由至少一个寄存器组分开。
6.根据权利要求1或权利要求2所述的查找表架构，该查找表架构还包括：
至少一个标准单元块(8100)，该标准单元块(8100)包括多个标准单元，
其中，所述标准单元块沿着至少一个查找表和/或至少一个寄存器组设置。
7.根据权利要求1或权利要求2所述的查找表架构，该查找表架构还包括：
解码器单元(7100)，该解码器单元(7100)被配置为选择所述多个寄存器中的一个或更多个；以及
数据单元(7200)，该数据单元(7200)被配置为对由所述解码器单元选择的寄存器内的值进行设置。
8.根据权利要求1或权利要求2所述的查找表架构，该查找表架构还包括：
第一金属层，该第一金属层被配置为实现连接到所述可编程逻辑的内部节点和/或用于寄存器组的解码连接和/或用于寄存器组的电源连接；以及
第二金属层，该第二金属层被配置为实现用于寄存器组的数据连接。
9.根据权利要求1或权利要求2所述的查找表架构，
其中，所述多个传输门中的至少一个传输门包括具有第一栅极和第二栅极的双栅晶体管。
10.根据权利要求9所述的查找表架构，其中，
所述双栅晶体管是具有顶栅和底栅的SOI晶体管；并且
所述第一栅极是所述顶栅，而所述第二栅极是所述底栅。
11.根据权利要求9所述的查找表架构，其中，
所述双栅晶体管是具有至少两个独立栅极的FINFET。
12.一种FPGA，该FPGA包括至少一个根据前述权利要求中的任一项的查找表架构。
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