SU1037261A1 - Устройство дл контрол цифровых блоков - Google Patents

Description

Изобретение относитс  к вычислиотельной технике, э именно к контролю цифровых устройота Известно устройство дл  проверки полноты тестов, содержащее генерато тестов, модель объекта контрол , эталонный, блок, блок сравнени , бло ввода неисправностей, два счетчика, делитель, датчик случайных чисел и блок управлени , причем выход генер тора тестов соединен с входами моде ли объекта контрол  и эталонного блока, которых соединены с входами блока сравнени , выход кото рого соединен с входом блока управ™ лени  и входом первого счетчика, вы ходы первого и второго счетчиков со динены с входами делител , выходы к торых  вл ютс  выходами устройства, выход блока управлени  соединен с входами генератора тестов, второго счетчика и датчика случайных чисел, выход которого через блок ввода неисправностей соединен с моделью объ екта контрол  С Недостатками данного устройства  вл ютс  необходимость эталонного блока и сло); ностьл. получени  полной системы переходов тестовых набороа. Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  контрол  интегральны схем,- содержащее блок 8вод;3 информа ции, блок управлени , группу входны сумматоров, две группы коммутаторов группы входных регистров сдвига, группу выходных сумматоров, группу блоков индикации5 блок сравнени , многоканальный амплитудный дискриминатор , и генератор тактовь х импульсов , причем зыход генераюра тактовых импульсов соединен с первы ми, входами входных сумматоров группы , выходы которых аоединены с входами входных регистров сдвига группы , выходы которых соединены с входами соответствующих коммутаторов первой группы, выходы которых соединены с вторыми входами соответствующих входных сумматоров группы, выходы старших разр дов входных регистров сдвига группы соединены с входами контролируемой интегральной схемы, выходы которой соединены с входами многоканг льного амплитуднего дискриминатора, информационные выходы которого -соединены с первыми входами соответствуклцих выходных сумматоров группы,- выходы которых соединены с входами выходных регистров сдвига группы, выходы которых соединены с входами -коммутаторов второй группы, выходы кото- рых соединены с вторыми входами выходных сумматоров группы, выходы выходных регистров сдвига группы соединены с входами соответствующих блоков индикации и первой группой эходов блока сравнени , втора  группа входов которого соединена с входами начальных установок входных регистров сдвига группы и выходами блока ввода инс юрмации, выходы блока сразнени  соединены с входами блока -управлени , выход которого соединен с входами начальных установок выходных регистров сдвига группы и входом запуска генератора тактовых импульсов t2. Однако формирование входных тестовых наборов с полной системой переходов известным устройством оказываетс  сложным, особенно при большом количестве входов провер емого цифрового устройства, так как дл  каждого входа требуетс  о-гдельный .-.ногоразр дный регистр сдвига с суммач-орами и комму-гаторами в цепи регистра. Цель изобретени  - расширение функциональных возможностей устройства путем формировани  полной системы переходов тестовых наборов. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых блоков, содержащее регистр сдвига, сумматор по модулю два, коммутатор , блок индикации, блок сравнени , блок свертки выходных сигналов, регистр эталонов, причем- регистра сдвига соединены с входами коммутатора, выходы которого соединены с входами сумматора по модулю два, выход которого соединен с информационным входом регистра сдвига, сдвиговый вход которого  вл етс  шиной сдвига устройства, вх-оды блока свертки выходных сигналов соединены с выходами контролируемого блока, выходы блока-свертки выходных сигналов соединены с входами блока индикации и первой группой входов блока сравнени S втора  группа входов которого соединена с выходами регистра эталонов, выход блока сравнени   вл етс  шиной результата контрол  устройства, входы начальных устано3 вок регистра сдвига, регистра этало нов и блока свертки выходных сигналов - вл ютс  соответственно первой, второй и третьей шинами начальных установок устройства, введена группа коммутаторов, информационные вхо .ды которых соединены с выходами регистра сдвига, а выходы соединены с соответствующими группами входов контролируемого блока, установочные входы коммутаторов группы  вл ютс  установочными входами .устройства. Кроме того, каждый коммутатор пы содержит дешифратор, группу элементов ИЛИ, К групп элементов И (, где п - количество разр дов регистра сдвига), причем первые входы элементов И К-й группы соединены с К-м выходом деши ратора, выход каждого j-ro элемента И К-й группы соединен с соответству ИЛИ группы ющим входом j-элемента (1 j -j), выходы которых  вл ютс  выходами коммутатора, второй вход каждого j-ro элемента И К-й группы соединен с i-м информационным входом коммутатора (, , i K{j-1)+1), входы дешифратора  вл ютс  установочными входами коммутатора . На фиг. 1 приведена структурна  схема устройства дл  контрол  цифровых блоков; на фиг. 2 - структурна  схема коммутатора группы дл  . Устройство содержит контролируемый блок 1, регистр 2 сдвига, комму татор 3, сумматор по. модулю два , группу 5 коммутаторов, блок 6 сверт ки выходных сигналов, шину 7 резуль тата контрол  устройства, шины 8-10 .начальных установок устройства,шину 41 сдвига устройства, шину 12 активизации контролируемого блока 1, вы ды 13 коммутаторов группы и группу 1 выходов контролируемого блока 1, установочные входы 15 коммутаторов группы, блок 16 индикации, блок 17 сравнени , регистр 18 эталонов. Коммутатор группы (фиг. 2) содер жит группу 19 элементов И, группу 20 элементов И, дешифратор 21. Устройство работает следующим об . разом. Регистр 2 сдвига, коммутатор 3, сумматор по модулю два k образуют структуру линейной автономной после довательностной цепи, котора  обеспечивает получение двоичной после1 овательности максимальной длины с периодом (2 -1) бит, где п - количество разр дов (параллельных выходов }регистра 2 сдвига, при подаче импульсов сдвига на шину 11 сдвига устройства. Выходы 13 коммутаторов труппы 5 образуют группу выходов, с которых могут сниматьс  двоичные тестовые наборы с полной системой в процессе контрол  блока Г. К-й коммутатор разрешает прохождение на асе свои j-e выходы импульсов , удовлетвор )0щих уравнению (j-f) , (1) где 1iiin;1 j Y Пор док h системы переходов К-го коммутатора группы 5 (Ь,) характеризует рассто ние между соседними разр дами регистра 2 сдвига , с которых снимаетс  информаци , определ емое .минимальным количест- , вом разр дов регистра, заключенных между этими разр дами. Например, дл  получени  двухразр дных тестовых наборов () с пор дком 1 системы переходов () на выходы 13 коммутатором группы 5 подаетс  информаци  с первого и третьего разр дов регистра 2 сдвига . . При этом в каждом такте сдвига набор оС2С -| переходит в набор который определ етс  содержанием второго и четвертого разр дов регистра 2 сдвига. Так как регистр 2 сдвига образует все возможные (п-1)-элементные комбинации, указанные наборы могут быть любыми, что и обеспечивает пол- ноту системы переходов 1-го пор дка тестовых наборов. Указанную систему переходов нельз  получить при сн тии набора со смежных разр дов регистра, например 1-го и 2-го, так как в этом случае в каждом такте сдвига возможен переход произвольного набора {ot2°ij только в два набора: о, и.{1,оС2,а не четыре набора rp2ft| 3K было рассмотрено . Коммутатор группы 5 обеспечивает передачу информации с параллельных разр дов регистра 2 сдвига на выходы 13 в зависимости от требуемой величины пор дка переходов тестовых наборов h.

Таблица, построенна  в соответствии с выражением (1 J, раскрывает алгоритм коммутации.выходов 13 ком мутатора группы 5( Ю) в зависимости от пор дка h дл  регистра 2 сдвига с количеством разр дов

. В пересечении строк и столбцов указываетс  номер разр да регистра 2 сдвига, выход которого коммутируетс  на j-й выход коммутатора группы 5 при заданном пор дке h.

Дешифратор 21 коммутатора группы 5 обеспечивает выборку одной из шин в соответствии с установочным воздействием на установочных входах 15 например двоичный код пор дка переходов fj , что разрешаетпрохождение соответствующих двоичных наборов с выхода регистра 2 сдвига через элементы И сосЗтветствующей груп пы 19 и элемента ИЛИ 18 на выходы 13 коммутатора. По первой шине 8 начальной установки производитс  ввод начального состо ни  регистра 2 сдвига, отличного от нулевого. По второй шине 9 начальных установок вводитс  информаци  в регистр 18 эталонов, соответствующа  характеристикам входных реакций контролируемого блока 1 за период тестировани  (контрольные суммы, сигнатуры). Период тестировани  вводитс  по третьей шине 10 начальных установок ( например, величина окна сигнатур ного анализатора). Блок 6 свертки выходных сигналов осуществл ет свертывание выходных последовательностей контролируемого блока 1 по какому-либо закону, Это может быть сигнатурный анализатор дл  свертывани  параллельных кодов. С помощью установочных входов коммутаторов группы 5 производитс  их настройка на требуемую величину пор дка переходов тестовых наборов в каждой из К групп выходов 13 коммутаторов , При подаче сигналов по шине 12 активизации и шине 11 сдвига устройства контролируемый блок 1 воспринимает входные наборы сигналов с выходов 13 коммутаторов группы 5 и вырабатывает выходные сигналы, которые передаютс  по выходам 1 в блок 6 преобразовани  выходных сигналов, вырабатывающий в пределах цикла тестировани  контрольные соотношени  (сигнатуры, контрольные суммы), значени  которых фиксируют- . с  блоком 16 индикации и сравниваютс  с эталонным значением, хранимым в регистре 18 эталонов с помощью блока 17 сравнени , выход которого св зан с шиной 7 результата контрол  и определ ет исправность контролируемого блока 1, В предлагаемом устройстве дл  формировани  тестовых наборов с полной системой переходов достаточно использовани  одного регистра 2 сдвига , образующего с сумматором по модулю два k и ком(« татором 3 линейную iпоследовательнуюi сеть максимального периЬда, а также группы 5 коммутаторов, устанавливающих пор док перехода.

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее регистр сдвига, сумматор по модулю два,.коммутатор, блок индикации, блок сравнения, блок свертки выходных сигналов, регистр эталонов, причем выходы регистра сдвига соединены с входами коммутатора, выходы которого соединены с входами сумматора по модулю два, выход которого соединен с информационным входом регистра сдвига, сдвиговый вход которого является шиной сдвига устройства, входы блока свертки выходных сигналов соединены с выходами контролируемого блока, выходы блока свертки выходных сигналов соединены с входами блока индикации и первой группой входов блока сравнения, вторая группа входов которого соединена с выходами регистра эталонов, выход блока сравнения является шиной результата контроля устройства, входы начальных ус^· тановок регистра сдвига, регистра эталонов и блока свертки выходных сигналов являются соответственно первой, второй и третьей шинами начальных установок устройства, от личающееся тем, что, с целью расширения функциональных возможностей устройства путем формирования полной системы переходов тестовых наборов, в него введена группа коммутаторов, информационные входы которых соединены с выходами регистра сдвига, а выходы соединены с соответствующими группами входов контролируемого блока, установочные входы коммутаторов группы являются установочными входами устройства.

2. Устройство поп, 1, отличающееся тем, что каждый коммутатор группы содержит дешифратор, группу элементов ИЛИ, К групп элементов И (14 К4п-1, где η - количество разрядов регистра сдвига), причем первые входы элементов И К-й группы соединены с К-м выходом дешифратора, выход каждого j-ro элемента И k-й группы соединен с соответствующим входом 1-го элемента ИЛИ группы выходы которых являются выходами коммутатора, второй вход каждого j-ro элемента И К-й группы соединен с i-м информационным входом коммутатора (1 4 j 1 1$ п, i=K(j-l) + l), входы дешифратора являются установочными входам ми коммутатора.