JPH03221882A - 半導体装置試験システムの複数のテストピンの動作を制御する装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ピン対応試験システムとして知られる半導体
試験システムに関し、特にピンにより発生する試験信号
を正確に指定するためのＮビットインターフェースを各
ピンに対して備えたピン対応試験システムに関する。

Ｂ、従来の技術及びその課題 一般的な真のピン対応試験システムを第３図に示す。こ
のピン対応試験システムは、複数（ｎ）のテストピンン
のそれぞれに対して設シシられた実質的に同一の回路を
備え、被試験装置への信号および被試験装置からの信号
を処理する。この装置は、テスト・パターン発生電子回
路（パターン発生器）と、被試験装置を接続するテスト
ピン電子回路とを備えている。被試験装置は、例えばウ
ェハ」二に構成され、同一の回路を複数備えた集積回路
や、ウェハ上に構成され、異なる回路を複数備えた集積
回路であり、また、ウェハからあらかじめスクライブさ
れ、部分的にパンケージされた集積回路である。コント
ローラは、典型的にはデータ処理装置であり、インター
フェースを通じて試験システムに接続され、システムの
動作を制御する。

ピン対応試験システムのい（一つかの例がジャーナル・
アーティクル“２５０１１１１ｚ先進的試験システム”
（ＩＥＥＥコンビプ、−夕の設計と試験、ページ２４−
３５．１９８８、ハ、Ｊ、グルオディス、Ｄ、Ｅ、ホフ
マン）に示されている。また、参考文献として、Ｙ。

Ｅ、チャン、Ｄ、Ｅ、ホフマン、Ａ、Ｊ、グルオデイス
、Ｊ。

Ｅ、デイコル、°“２５０　Ｍ　Ｈｚ先進的試験システ
ム゛インターナショナル・テスト・カンファランスのプ
ロシーディング、１９８７年９月、ページ６８−７５；
、Ｊ、肥マツカードル、“”　２５０ＭＩＩｚ先進的試
験システム、ソフトウェア゛インターナショナル・テス
ト・カンファランスのプロシーディング、１９８７年９
月、ベージ８５−９３．　Ｌ、グラッ゛へＣ，Ｅ、モル
ガン、１つＳ、ペロフィン、Ｆ、ラジャン、”　２５０
　Ｍ　ＩＩ　ｚ試験システムのタイミングと自動キャリ
フ゛レーション°゛９ インターナショナル・テスト・カンファランスのプロシ
ーディング、１９８７年９月、ベージ７６−　Ｅ１４か
挙げられる。試験システムのいくつかの局面を開示した
米国特許としては、米国特許筒４．６３９，９１９号（
１９８７年１月２７日発行）、米国特許筒４．６０Ｆ３
．７０６号（１９８６年８月２６日発行）がある。

真のピン対応Ｒ＆験システムは、同一・のパターン発生
器のセットと、試験システムのピンごとに設けたテスト
ピン電子回路を備えている。多くの場合、試験システム
はパターン発生器モジュールとピン電子回路モジュール
とに物理的に分割する方が有利であり、ピン電子回路モ
ジエールは被試験装置に近接配置して信号の遅延を最小
にし、典型的にはピン電子回路モジュールはケーブルに
よりより規模の大きいパターン発生器モジュールに電気
的に接続する。パターン発生器モジュールはテスト・パ
ターン制御データを格納し、出力試験データを処理し、
アルゴリズムにもとづいてテスト・パターンを発生し、
ピン電子回路モジュールから戻ってきたデータを処理す
る。ピン電子回路モ４ ジュールは試験データを受は取り、そのデータを、複数
のテストピンを通じて被試験装置にインターフェースす
る電気信号に変換する。ピン電子回路モジブ４−ルは動
作中にいくつかの補助的はタスクとして、（ａ）ピンに
与える試験データの論理値、フォーマット、機能モード
をピンごとに変え、（ｂ）被試験装置に送る電圧あるい
は被試験装置からの電圧のレベルをピンごとに変え、（
Ｃ）ピンの信号端タイミングをピンごとに変える。

高性能・精密半導体装置試験システムでは、このよ・う
なピン対応の制御は極めて望ましく、いくつかの長所を
有している。例えば、ピンの結線と電子回路との間のわ
ずかな違いて、信号の質とタイ逅ングが大きく劣化する
ことがある。ピンごとの違いを最小にするよう、試験シ
ステムの設計には配慮が払われ、ピン電子回路の各セッ
トをマツチさせるための回路がしばしば設けられるが、
それだけでは高性能試験システムで要求されるレベルの
性能を各ピンで一様に得ることはできない。

さらに、現在知られているタイプの試験システム】 では、選択可能な固定信号のタイミングの数は比較的少
なく、したがって指定できる条件の数が制限されている
。さらに、多くの試験システムでは使用できる電圧レベ
ルの数が限られており、そのため電圧レンジが制限され
、また電圧の選択が制限されている。

したがって、できるだけ多数のテストピンに対して試験
刺激の一様性を維持するために、ピンごとの仕様を柔軟
に設定できる必要があるが、既知の試験システムのタイ
プでは、ピンごとの仕様を設定する十分な能力はなく、
ピンごとの差異と、関連した他の問題により生じる試験
装置の欠点を十分に克服することはできない。このピン
のプログラム可能性が欠如していることに対する１つの
理由は、ピン電子回路モジュールとパターン発生器電子
回路モジュールとを物理的に分離しなければならないこ
とと関連している。各ピンに対するモジュール間の接続
は比較的少数とするのが実用的であるため、対応する限
られた数のピンの状態だけが指定できる。テストピンの
数を増加するという近年の試験装置の傾向により、与え
られるピンごとの接続の数は一層制限されている。

また、ピン・ドライバのフォーマント、タイミングある
いは電圧条件を変えるため、従来の多くの試験システム
は、ピンの条件をプログラムし直す間、待ち状態にする
必要がある。典型的複雑さの試験プログラムでは、この
ようなピンの再プログラムは試験中にしばしば発生ずる
。その結果、システムの個々の待ち状態による時間遅れ
は積算され、スルーブツトは大きく悪化する。

さらに、ＶＬＳ　Ｉ用の汎用試験システムは、シーケン
シャル論理あるいは組み合せ論理、読み出し専用メモリ
　（ＲＯＭ）などの記憶アレイ、および論理回路に組み
込まれたランダム・アクセス・メモリを、チップあるい
はモジコ、−ルレベルで効率よく試験できなければなら
ない。試験を行い易くするため、論理回路を含むＶＬＳ
　Ｉチップは、レベル・センシティブ・スキャン・デザ
イン（ＬＳＳＤ）のシフトレジスタ技術によって設計さ
れることが望ましいので、試験システムは組み込み７ メモリおよびＬ　Ｓ　Ｓ　Ｄ構造を試験できるものでな
ければならない。

また、非常に高い集積度のものあるいはマルチ・チップ
・モジュールに対しては、広範囲の試験に必要なデータ
・ベクトル（Ｘ）の数は大きくなる。この大量のデータ
を発生し、送受信し、そして格納することを不要とする
ため、記号分析による重み付はランダム・パターン（Ｗ
ＲＰ）試験が用いられている。ＷＲＰ試験については、
Ｊ、＾、ワイクコースキーとＥ、リントブルームにより
″重み付はランダム・パターンの誤り検出の有効性゛（
インターナショナル・テスト・カンファランスのプロシ
ーディング、１９８８年、ページ２４５−２４９　）に
述べられている。そのため、試験システムとしては固定
的な試験とＷＲＰ試験の両方を直ちに行えることが望ま
しい。

ＣＪｌ、ブランソンによるジャーナル・アーテイクル“
ＶＬＳ　ｌ試験システム用の集積化ピン電子回路°゛（
インダストリアル・エレクトロニクスに関するＩ　ＥＥ
Ｅ会報、Ｖｏｌ、３６、ＮＯ１２，１９８９年５月、Ｒ ページ１８５−１９１　）にはテストピン電子回路につ
いて述べられている。各テストピンに対して２５６×４
のパターン・メモリが設けられている。ジャーナル・ア
ーティクル゛高性能ゲート・アレイ（高性能システム、
１９８８年１月）゛の６２ページに、Ｗダンば、ヘクト
ルごとのタイミング情報を格納する１６ワードのレジス
タ・ファイルを備えた検査システムについて述べている
。メガワンＶＬＳ　Ｉ試験システムの説明書（日付なし
）には、各テストピンンに対して動作中に選択できる６
４の独立した波形が準備されていると述べられている。

′“パターン発生装置゛°と題する米国特許第４，７７
５．９７７号明細書（１９８８年１０月４日発行）で、
デハラは集積回路装置を試験するためのパターン発生器
を開示している。パターンメモリ１Ａは、ドライバ・パ
ターン発生器ＩＣと予測パターン発生器ＩＤの両方に与
えられる２ビットの出力を有している。１０メモリ１Ｂ
の出力が論理”　Ｉ　”のとき、ドライバ・パターン発
生器はパターン・メモリＩＡからの２ビットの出力にも
とづいて波形の組み■ 合せを発生ずる。１０メモリＩＢの出力が論理′“０“
のときは、予測パターン発生器ＩＤが２ピツＩ・の出力
をデコードして予測パターンを発生ずる。この技術によ
り、与えられた異なる波形の組み合せに対応した波形の
ドライバ・パターンを、タイミング信号に同期して発生
でき、また高出力インピーダンスの条件で行う集積回路
の試験を単純化できると述べられている。しかし、この
デハラの教示は、パターン発生装置に正常に関連したユ
ニット間の接続に限定されるよ・うに思われる。

その結果、デハラの教示は、単純では、あるいは上述し
た他の参考文献と組み合・１±でも、パターン発生器モ
ジュールとピン電子回路ごヒジュールとの間の簡単に行
える比較的少数の接続を用いて、フォーマツＩ・、エツ
ジ・タイくング、ドライバ電圧レベル、レシーバしきい
値レベルならびにレシーバのスＩ−ローブ・り・ｆミン
クなどの多数のピン状態あるいはピン条件をピンごとに
、またサイクルごとに、指定するという問題を緩和する
ものではない。

０ Ｃ４課題を解決するための手段 したがって本発明の目的は、選択可能なＮビットを用い
て、被試験装置に与えられる信−■を正確に制御し、ま
た被試験装置から受信することが予測される信号の状態
を正確に指定する真のピン対応試験システムを提供する
ことである。

本発明の他の目的は、多数のピン状態を試験動作の前に
試験装置にプログラムしなければならないため、ピンの
フォーマットや他の条件を、試験動作中に発生する状態
変化にしたがって途中で変更するためにシステムを待ち
状態にするといったことを不要とする真のピン対応試験
システムを提供することである。

さらに本発明の他の目的は、テスト・パターン発生器が
出力し、本数固定の比較的少数の信号線から発生するピ
ン機能制御ワードの幅を増力ｌさせることにより、簡単
にドライブ機能および／または受信機能を迫力Ｈできる
真のピン対応試験システムを提供することである。

さらに本発明の他の目的は、組み込みメモリ・１ アレイおよびＬＳＳＤ構造を効率良く試験するための多
数のプログラマブル・なピン状態を備え、固定的試験方
法とＷＲＰ試験方法の両方に容易に対応できる真のピン
対応試験システムを提供することである。

真のピン対応アーキテクチャ−試験システムにおいて、
高い柔軟性と非常に高い精度で、そして性能の劣化を伴
わずに、被試験装置に与えられる試験信号および被試験
装置からの予測される試験信号を指定するための方法お
よび装置により、」二足問題は解決され、−ヒ記目的は
実現される。

本発明によれば、（ＰｔＯい、）で示される複数のテス
トピンを備えたピン対応半導体試験システムに、各テス
トピンに接続され、（２Ｈ）　Ｐｔｏｔａｌで与えられ
る可能なテストピンの条件の総数をシステムに与えるた
めの回路が設けられる。ここで、Ｍは整数であり、テス
トピン・パターン発生器とテスＩ−ピンドライバ／レシ
ーバ電子回路との間のアクティブ接続の数を表す。

さらに本発明によれば、半導体装置試験システ２ ムのテストピンの動作を制御するための装置が設けられ
る。この装置は、連続する複数の試験サイクルのそれぞ
れにおけるテストピンの状態に関連した情報を格納しま
た出力するパターンおよび制御格納メモリを備えている
。この装置はさらに、格納メモリからのＮビットまでの
データを用いて各・す゛イクルに対してＭビット／サイ
クル（Ｍ≧Ｎ）を生成するパターン・プロセッサを備え
ている。

この装置はさらに、Ｍビット・ワーＰのそれぞれを複数
の制御ワードを含むコマン）・・ワードにデコードする
ためのパターン・プロセンサの出力に入力が接続された
ピン制御デコード・メモリを備えている。あらかじめ決
められた組み合せの複数の制御ビ・ントは、テストピン
に送信される電気信号の少なくとも１つの特性を各試験
サイクルで指定するためのピン・ドライバ回路に接続さ
れている。試験システムはまた、電気信号を受信するテ
ストピンンに接続するためのテストピン信号受信回路を
備えている。あらかじめ決められた他の組み合せの複数
の制御ピンｌ−ｔ、；１１　、受信回路に関連した３３ 少なくとも１つの動作特性を各試験サイクルで指定する
ための受信回路に接続されている。

テストピンに送信する電気信号に関連し、制御ビットに
より指定される特性は、テストピンの論理状態、テスト
ピンに与えられるパルス・フォーマントおよびタイ果ン
グ、テストピンの電圧ど極性、およびテストピン・ドラ
イバのオン状態、オフ状態、あるいは被試験装置からの
信号を適切に終了させる第３の状態のいずれかの状態を
含む。

ただし、これらに限定されるものではない。

制御ビットにより指定される受信回路に関連する特性は
、サンプルされたときのテストピンの予測論理状態、テ
ストピン・レシーバ回路に関連した電圧しきい値、テス
トピン・レシーバ回路の出力をサンプルする時間、およ
び信号の逸脱の発生を調べるためにテストピン・レシー
バ回路の出力を試験するクイξング・ウィンドウの位置
を含む。

ただし、これらに限定されるものではない。

Ｄ、実施例 以下、本発明の好適な実施例として、典型的動４ 作因波数が２５０　Ｍ　Ｈｚで、試験サイクル周期が４
ナノ秒である真のピン対応試験システムについて説明す
る。このシステムは３２０ピンの増分て拡張可能な３２
０のテストピンを備え、各ピンに対して３２Ｍビットの
パターン発生バッファ・メモリを備えている。この試験
システムは、固定的試験方法および重み付はランダム試
験方法の両方により論理装置および組み込みメモリ・ア
レイの試験を行うのに最適である。ザポートされるテス
トピンンのフォーマット・タイプは、ゼロに復帰セず（
ＮＲＺ）ゼ１コに復帰（ＲＺ）、遅延を伴う非ゼロ復帰
（ＤＮＲＺ）、１に復帰（Ｒ１）　、および強制的に１
あるいはＯ（Ｆｌｌｏ）を含み、これらはすべて動作中
に変更できる。システムはさらに、ピンごとに６つのタ
イ旦ング発生器を備え、それらも動作中に変更すること
ができる。ピン・ドライバおよびピン・レシーバの電圧
レンジは一３／＋５ポル１−であり、各ピンは２つのレ
シーバを備えている。試験システムは数種類の論理ファ
くり−・タイプに関連する論理レベルの試験に最適であ
り、５ さらに試験システムは、ピンごとに２つのレシーバを備
えているので、Ｊ、Ｒ，ガバリエルに対して１９８７年
１０月６日に発行された米国特許第４，６９８，８００
号明細書に開示されているような双方向トランシーバ回
路の試験を行うのに最適である。なお、本発明の教示は
、ここに開示する特徴以外の特徴を持つさまざまな構成
のピン対応アーキテクチャ試験システムに応用できるも
のである。

第１図に、本発明にもどづいて構成され、動作する真の
ピン対応半導体試験システム１０の一部を示す。試験バ
ッファ４２は、各試験サイクルで１つのピン当りＮビ・
ントまでのデータを供給する。固定的試験モードでは、
１サイクル当り少なくとも１ビット、最大でＮ（１−Ｎ
）ビットまで使用される。本発明の一面によれば、パタ
ーン発生器１２の内部に格納されたあるいは内部で発生
されたパターンデータに含まれるｌ試験サイクルに用い
るピッ）・数と共に、実際のＮビットの数はプログラマ
ブル・である。アルゴリズムによる発生モードで動作し
ているときは、上記データはコマンドと６ して扱われ、１サイクルに用いるビット数は１以下とで
きる。これらの機能の制御はピンごとに行われ、テスト
ピンの柔軟性と独立性が維持される。

パターン・プロセッサ１４は可変であるこのＮビットを
用い、これをピン電子回路１６に送る固定（ＭＮ）ピン
Ｉ・のセットに結合する。出力ビット（Ｍ）の一定数は
ピン電子回路に送られる。本発明の一局面によれば、Ｎ
の最大値は、独立な状態の数を決め、一方、Ｍの値は上
記状態の数に対して上限を与える。本発明の好適な実施
例では、Ｎは１〜４ピツＩ・とし、一方、Ｍは４ビ・７
トとする。

ただし、他の数とすることも本発明の範囲内にある。一
般に、パターン発生器１２が使用する１試験サイクル当
りのピン１〜数が増加すると、指定できる組み合せの数
も増加する。逆に、１試験サイクル当りのビット数が減
少すると、これらのサイクルを指定するために必要なメ
モリ量は減少する。

試験アプリケーションが異なると、非試験装置の信号指
定量も異なるので、所定のアプリケーションに対して要
求される指定量を、必要以上に格納データを拡張するこ
となく最適化することが望ましい。その結果、本発明の
教示では、Ｎ７Ｍの比を可変とすることによりパターン
発生器１２で発生され格納されるデータを最少とするこ
とを可能とし、一方、所定の試験アプリケーションに対
して被試験装置の信号指定の要求される程度を与える。

上記Ｍビットは、パターン発生器１２とピン電子回路１
６との間のピン対応インターフェースを或している。こ
のＭビットによって運ばれる情報は、被試験装置にイン
ターフェースするピン電子回路１６を制御し、そして試
験システム１０が、タイミング、ピン・フォーマツ１〜
、共通Ｉ１０および比較器の動作などのピン条件を、ピ
ンごとにそしてサイクルごとに制御することを可能とす
る。上記Ｍビットは論理的にデコードされ、所定の試験
サイクルに対するテストピン条件を定義し、制御する。

すなわち条件とは、タイミング発生器の動作および選択
、レシーバ比較器の動作、予測されるデータ処理、ピン
・ドライバの機能的特性およびその他のピンに関連した
条件のことである。ピン電子回路１ＧはＭビット・イン
ターフェースによりアドレスされるメモリ・アレイを含
んでいる。アレイ１８は、ピン・フォーマットを指定す
るため、タイもング・ユニット２０に対して制御値を指
定し、ピン電圧ユニット２２とドライブおよび受信論理
回路２４、２６に対して制御値を指定するための複数の
出力ビット（典型的には≧Ｍ）を含むピン制御ワード１
８ａを生成する。アレイ出力ピン口８ａは、ドライブ電
子回路に対して、共通入出力動作の制御やデバイス・ド
ライバ２８のオン／オフ状態などの制御ビットを指定す
る。このように、アレイ１日は、所望のデータ・フォー
マット、所望のタイミングエツジの設定、所望のドライ
バ機能、および所望の被試験装置データを必要なら試験
サイクルごとに制御する。制御ワード１８ａのビットは
、受信論理回路２６の比較器を通してデバイス・レシー
バ３０から戻ってくるデータを処理するためにも用いら
れる。したがって、最初に上記データをアレイ１８に指
定し、格納することによって、ピン電子回路１６にまり
生成される信号は正確に制御され、さらに被試験装置か
らピンに戻ったデータの処理は正確に定義されることに
なる。なお念のため、アレイ１８は試験システム１０の
ｔつのピンとだけ関連するものである。

さらに本発明においては、いかなるプログラム要素も、
通常の動作では外部からの制御に依存−Ｕず、したがっ
てシステム１０は中断されることなくフルスピードで動
作できる。これとは対照的に、従来の試験システムでは
、ピン・ドライバのフォーマント、タイミング、あるい
は電圧の条件を変更するため、ピン条件を再プログラム
する間、システムは待ち状態に置かれる。試験プログラ
ムか典型的な複雑さである場合、このようなピンの再プ
じ２グラムは、試験プログラムの間にしばしば発生する
。その結果、システムの個々の待ち状態による時間遅れ
は積算され、スループッ１−は大きく悪化する。本発明
の教示によれば、比較的多数（２Ｍ）のピン条件を試験
の前にピン電子回路にプログラムすることができるので
、試験を実行中に状態の変化が発生しても、システムを
待ち状態に置く必要がなくなる。

第２図に本発明の試験システム、特に１つのピンと関連
したパターン発生器１２とピン電子回路１６をより詳し
く示す。第２図にはまた、少なくとも試験バッファ４２
とアレイ１８とに接続されたコントローラ４０を示し、
アレイ１８は、プログラマブル・ドライバ・コマンド・
デコーダ■８１〕およびプログラマブル・レシーバ・コ
マンド・デコーダ１８ｃとしてより詳しく示す。本発明
の好適な実施例に用いるコントローラ４０は、インター
ナショナル・ビ・ンネス・マシーン・コーポレーション
が製造するＰ　Ｓ　／　２プロセッサどして知られてい
るテ゛−タ・プロセッサである。ただし、他の適切な制
御装置を用いることはもちろん可能である。コント【コ
ーラ４０は、適切なインターフ１−スを通して少な（と
も上述した、種々の試験サイクルおよび各試験サイクル
ごとのピン状態を指定するためのデータを格納する試験
ハンプ７４２とアレイｊ８どに接続されている。上記イ
ンターフェースは、コントローラ４０にこれらプロセッ
サ要素をアクセスする手段１ を与えるため、アドレスおよびデータ・マルチプレクサ
の形のものとすることができる。試験バッファ４２は、
３６ビット幅のＦＩＦ○プリフェッチ・バッファにデー
タを出力する１ＭＸ３５ビットのＤＲＡＭブロックを備
えている。試験バッファ４２ばさらに、誤り検出訂正論
理回路、データおよびアドレス°バッファ、ＤＲＡＭリ
フレッシュ制御論理回路、ならびに同様の従来回路など
のメモリ・サポート関連回路を備えている。コントロー
ラ４゜は１回の試験の前に試験バ・ンファ４２に試験ベ
クｌ−ル情報を書き込み、試験の後、バッファ４２から
試験関連誤り情報を読み取る。なお、誤り情報は後述す
るように誤りログ４４により与えられる。コンＩ・ロー
ラ４０はまた、適切なデータをアレイ１８に書き、試験
のためのピン条件を指定する。本発明では、パターン・
プロセッサ１４はまた、Ｄ　ＲＡ、　Ｍ出力）３２ヒツ
Ｉ・を、順次与えられる１〜４ビット幅の試験ワードの
系列にフォーマツ１〜化するための５’−タ・フォーマ
ツＩ・回路を備え、したがって各試験サイクルでＮビッ
トまでを用いる。ＤＲＡＭデータの３６ピツトの残りの
４ビットは制御信号を形威し、−Ｌ述したフォーマ・ノ
ド回路を制御するために用いられる。

すなわち、本発明のこの実施例では、試験バッファ４２
は格納された情報の３２ビットをパターン・プロセッサ
１４に与え、また関連する制御情報の４ピン）・を与え
る。上記３２ビ・ノドは最少８つの試験サイクルを表し
、各試験サイクルはしたがって試験条件を指定するため
の４ビットを有している。

本発明の一面によれば、パターン・プロセッサ１４への
制御入力は上記３２ビットの異なる１６種類までのデコ
ーディングを指定する。例えば、制御入力はコードＯＩ
６を指定して、上記３２ビットを８つの試験サイクルに
分割し、各試験ナイクルは４ビットで表されることを示
す。この場合、１Ｇの試験サイクルのいずれに対しても
Ｍビットの状態は３２ヒツＩ入力の対応するＮビットの
状態を反映する。

コード１．６は上記３２ビットが、１サイクル当り２ビ
ットを有する１６の試験サイクルを表すことを示す。こ
の場合、パターン・ブロセ・ンサ１４はＭピッ３ Ｉ・として２つの可変ビットと２つの固定ピッ１−を与
える。さらに、例えば他のコードは、アルゴリズムによ
るパターン発生が行われており、上記３２ビットはアル
ゴリズム命令と見なすべきであることを示す。すなわち
、アルゴリズムによる処理のため、上記３２ビットは複
数のフィールドに分けられ、例えばその１つはピン状態
を指定し、また他のフィールドは、指定されたピン状態
を与えて、テストピンに対して実行すべきループの数あ
るいはインターラフシコンの数を指定する。

上述したように、ビット１２ａは（Ｍ−Ｎ）の固定ビッ
トにイ」加される。ここで、出力ピンｌ−数（Ｍ）は、
被試験装置試験のためのどのピンでも得られるところの
状態の総数（２Ｍ）を決めるものである。これもすでに
述べたように、本発明の好適な実施例では、Ｍば４に等
しく、試験中に１６までの異なるピン状態のシーケンス
を指定する。

プログラマブル・タイミング発生器２０ば、制御信号に
よって位置が可変の複数のタイミング・パルスを与える
。最も簡単な実施例では、プロゲラ４ マブル・タイミング発生器２０はタイ耐ング・パルスの
いくつかの信号源を備え、各信号源の出力線にはマルチ
プレクサがバッファとして接続され、その制御線には選
択信号が入力されている。そして制御線の状態が変わる
と、出力パルスは新しい位置に移動する。

タイミングの位置の変更は、制御線をコマンドデコーダ
からタイミング発生器に直接接続することによっても行
える。

アレイ１８は、プログラマブル・ドライバ・コマンド・
デコーダ１８ｂとプログラマブル・レシーバ・コマンド
・デコーダ１８ｃの２つのセクションを備えている。デ
コーダ１８１）は、ピン・ドライバの機能を制御するた
め、パターン・プログラム１４からのＭビットの制御ワ
ードをデコードするのに用い、デコーダ１８ｃは同しＭ
ビットの制御ワードをレシーバ機能を制御するために用
いる。最も簡単な構成では、アレイ１８は高速ＲＡＭ装
置とし、Ｍビット制御ワードをアドレス入力として用い
る。

ＲＡＭの幅は、ピンに関連したすべての機能を制３制 御するために必要なすへての信号が同時に、そして制御
ワード１８ａと並列的に生成されるよ・うなものにする
。ＲＡＭの深さは２′であり、これによって、１つの試
験の間に１つのピンに対してブｔｒｉグラムできる状態
の数の最大値が決まる。上述したように、好適な実施例
では、−ヒ記深さは１６ワードである。デコーダ１８ｂ
の出力は２つのグループに分けられる。第１のグループ
はタイミング発生器２０に与えられ、ドライバ・パルス
のスタートとストップのためのタイくング・エツジの選
択を制御し、また第３のドライへの状態に切り替える時
刻を制御する。デコーダ１８ｂの出力の第２のグループ
はフォーマットおよびドライバ状態制御論ｆｌｊ回路２
４を駆動する。この第２のグループの出力線により運ば
れる情報はフォーマツ１−（ＲＺ、ＮＲＺ、ＤＮＲＺ、
Ｒ１など）、データのタイプ（１０）ならびにドライバ
はオンか（ドライブ１あるいはドライブ０）あるいは第
３の状態かを決める。

第２図の点線で囲んで示す受信論理ブじ７ソク２６は、
複数の構成要素を含んでいる。ブじｉグラマプル・レシ
ーバ・コマンド・デコーダ１８ｃは、上述したプログラ
マブル・ドライバ・コマンド・デコーダ１８ｂと同様の
構造となっているが、レシーバ４６ａ、４６ｂの状態を
制御し、受信データラッチ４８ａ、４．８ｂに与えるタ
イミングを決め、比較器５０によ、って実際の被試験装
置の出力と比較するため、予測される被試験装置からの
データを発生し、試験のタイプ（レベル、グリッチ、あ
るいはレシーバ・オフ）を選択し、グリッチあるいはト
ランジェント検出器５２のタイミング・ウィンドウを定
義し、さらに選択マルチプレクサ５４により誤り検出の
モードを選択し、現在のサイクルでのみピンがドライブ
・ピンどして使用されたときは誤ったロギングを抑止す
る。

試験システム１０に望ましいレシーバのタイプは、被試
験装置からの信号が正の入力に接続され、基準電圧が負
の入力に接続された高利得差動増幅器である。この増幅
器の出力は基本的に２値出力である（すなわち、ハイま
たはロー出力のいずれか）。このようにして、被試験装
置の出力が基準７ 電圧を越えたときは、出力はハイとなり、被試験装置の
出力が基準電圧より低いときは出力はローとなる。

上述したように、双方向タイプのドライバを効率良く試
験するためには、最低２つのレシーバ４６ａ、４６ｂが
あればよい。しかし、数享重のパラメータを同時に試験
することが望まれるなら、そのとき２つ以上のレシーバ
を設けることも本発明の範囲内にある。また、大多数の
試験条件では、レシーバ４６ａ、４６ｂの基準電圧は固
定とすることができる。しかし、ディジタル／アナログ
変換器（ＤＡＣ）４６ｃ、４６ｄをプログラマブル・レ
シーバ・コマンド・デコーダ１８ｃとレシーバ４６ａ　
　４６ｂとの間に接続することも本発明の範囲内にある
。ＤＡＣ４６ａ、４６ｂは、制御ワード１８ａの対応す
る部分に接続された複数のディジタル入力を備え、これ
によりサイクルごとに各ＤＡＣの出力電圧を指定して、
関連するレジ・−バの基準レベルを指定する。上述した
いずれの実施例においても、本発明の教示により、レシ
ーバ・デコーディングのため８ に用いるメモリの幅を単純に増加して、必要なレシーバ
制御線を追加し７、直ちに機能の追加を行うことができ
る。

ラッチ４８ａ、４８ｂはそれぞれ所望のストローブ時刻
で、関連するレシーバ４６ａ、４６ｂの出力状態を捉え
る。レシーバデータが補足された後は十分な時間があり
、比較器５０は被試験装置の信号を、プログラマブル・
レシーバ・コマンド・デコーダ１８ｃにより発生された
予測データと比較する。ストローブの位置は、プログラ
マブル・レシーバ・コマンド・デコーダ１８ｃにより発
生された制ｊＩＵワード１８ａの一部を構成する制御信
号にもとづいてタイミング発生器２０により制御される
。

グリッチ検出器５２ば、あらかじめ決められたタイミン
グ・ウィンドウ内のいかなるスイッチング動作をも検出
するために用いる。グリッチ検出器５２はタイミング発
生器２０に接続された入力を備え、次のように動作する
。上記窓の始まりで、レシーバ４６ａ、４６ｂのそれぞ
れの状態をラッチする。窓の継続期間で、ラッチされた
レシーバ出力を、しｑ シーハ４６ａ、４６ｂの時間と共に変化する出力と、排
他論理和機能により比較する。排他論理和機能の出力は
、セットーリセント・ラッチのゲート通過セット入力を
駆動するために用いる。このゲートは窓が継続する間、
イネーブルされる。テストサイクルの終りに、ラッチの
状態を試験し、その後リセットする。七ッＩ・−リセッ
ト・ランチがセットされているときは、被試験装置の信
号がタイミング・ウィンドウの始まりで補足され状態か
ら逸脱していることになる。

さらに本発明によれば、プログラマブル・レシーバ・コ
マンド・デコーダ１８ｃに入力されるＭビットのアドレ
スに、所定の遅延を与えるディジタル・デイレイ５６が
レシーバ２６に含まれている。その結果、コマンド・ワ
ード１８ａのレシーバ部は、コマンド・ワード１８ａの
ドライバ部より時間的に遅れて発生される。ディジタル
・デイレイ２６により与えられる遅延時間は、被試験装
置とピン電子回路との間の信号伝達遅延を補償するよう
に選択する。２５０　Ｍ　Ｉｔ　ｚでのテストサイクル
時間は４ナノ／Ｌ０ 秒にすぎないが、被試験装置とピン電子回路との間の距
離が典型的なものである場合、往復の信号伝達遅延は６
ナノ秒程度であるので、ディジタル・デイレイ５６は、
被試験装置から戻った信号の試験タイミングとの同期を
維持するように動作する。

誤りログ４４ば、エラーが発生したナス１−サイクルを
記録するメカニズム、すなわちどのテストサイクルで被
試験装置の出力が予想出力と異なるかを記録するメカニ
ズムを与える。現時点で望ましい実施例では、誤りログ
４４ば、サイクルごとに１ずつ増加するアドレスと、選
択マルチプレクサ５４の出力を書き込む対応するロケー
ションを有するＲＡＭを含んでいる。または、誤り状態
が示されたときにのみＲＡ、Ｍをインクリメントシ、書
き込みを行うための論理回路が追加されている。その後
、誤りログ４４の内容は試験バッファ４２内のメモリに
順次転送され、オフライン分析のため、コントローラ４
０によって読み出され、誤りが記録されているかどうか
が３周べられる。

フォーマットおよび制御ブロック２４はピンのフ１ オーマツティングを行い、そしてドライバを制御する。

最も簡単な実施例では、ブロック２４は、制御ワード１
．８ａの適切なビットにより、セット線およびリセット
線に与えるタイ藁ング、パルスのゲート処理が行われる
セット−リセット・ラッチを含んでいる。例えば、ＲＺ
（ゼロに復帰）パルスを“１′データで生成するために
は、論理回路はスタート・パルス・タイミング信号をラ
ッチのセット入力に与え、エンド・パルス、タイミング
信号をラッチのり七ット入力に与える。同様にして、１
およびＯデータですべてのフォーマントを表現でき、そ
の機能を達成するために必要な論理を生成できる。

ドライバ２８は時間によって変化する２つの入力を備え
ている。これら入力の内、第１のものは、ドライバ２８
がイネーブルされ、第２の入力に応答するか、あるいは
ドライバ２８が第２の信号線の状態に無関係な第３の状
態に留まるかを決める。ドライバ２８の出力はレシーバ
゛４６ａ、４６ｂに向かい、またピンを通じて被試験装
置に向か・う。上記時間２ により変化する信号に加えて、出力のハイレベルの電圧
とローレベルの電圧を決める２つの制御線（第２図には
示さず）がある。本発明の好適な実施例では、上記電圧
レベルは試験の前にあらかじめ定義し、試験中は一定と
する。しかし本発明の他の実施例では、これらのハイレ
ベルおよびローレベルの電圧はテストサイクルごとに可
変としてもよい。この追加機能を実現するため、一対の
ＤＡＣ１具体的にはハイレベルＤＡＣ（ＤＡＣＨｌ、）
２８ａとローレベルＤ　Ａ、　Ｃ（Ｄ　Ａ　ＣＬ　Ｌ　
）　２８　ｂとをプログラマブル・ドライバ・コマンド
・デコーダ１８ｂとドライバ２８との間に接続する。ハ
イレベルＤＡＣ２８ａおよびローレベルＤＡＣ２８ｂは
それぞれ、ＤＡＣの出力電圧をサイクルごとに指定する
ための制御ワード］、８ａの対応する部分に接続する複
数のディジタル入力を備えている。本発明の教示によれ
ば、この機能の追加も、トライバ・デコーディングのた
めに用いるＲＡＭの幅を増加して、必要なドライバ制御
線を追加することにより直ちに行える。

上述したように、パターン・プロセッサ１４は必要なＭ
ビット／ピン／サイクルを順番に読み出し、必要なすべ
てのテストステップを実行する。しかし、このような方
式では、組み込みメモリ・アレイおよびＬＳＳＤ論理回
路の試験に多大のテストサイクルが必要となるので、汎
用の試験装置に対しては限界がある。ところで組み込み
メモリ・アレイおよび同種の試験バク・−ンは、その構
造に法則性がある。したがってそれらは、上述したジャ
ーナル・アーティクル゛２５０１１１ｚ先進的試験シス
テム”（Ｉ　Ｅ、　Ｅ　Ｅコンビエータの設計と試験、
］９８８、Ａ、Ｊ、グルオディス、Ｄ、Ｅ、ホフマン）
のベージ２６２８に述べられているようにアルゴリズム
にもとづいて発生することができる。

ＬＳＳＤシフトレジスタの試験にはさら６、二、いくつ
かのピンが長い疑似ランダム・データのスＩ・リングを
与える能力を備えていることが必要である。このことは
シフトレジスタがＬ　Ｓ　Ｓ　Ｄ設言Ｉてあり、その試
験を行うことによるものである。この能力を備えたナス
１−ピンばＬＳＳＤジット］／シスタのデータイン（Ｓ
ＲＩ）のピンとデータアラ）　（ＳＲＯ）のピンとに接
続する。例えば、論理Ｘのある試験のために、試験ベク
トルを論理回路に与える必要があり、Ｌ　Ｓ　Ｓ　Ｄシ
フトレジスタのストリングの長さがＹであるなら、ＳＲ
ＪとＳＲＯのピンはＸＹのテストサイクルを必要とする
。

同様に、ＬＳＳＤシフトクロックＡ、Ｂは同し量のデー
タを必要とする。しかし、クロックは反復するので、そ
れらはアルゴリズムにもとづいて発生することができる
。一般にメモリ・アレイを試験するときアドレスとデー
タをアルゴリズムにもとづいて発生ずる手段は、ＬＳＳ
Ｄシフトクロックの発生にも使用できる。

ある特定の試験で、上述した■、ＳＳＤ機能（ＳＲ１，
ＳＲＯ，シフトクロックＡ、、Ｂ）に関連したテストピ
ンは試験中、多くのデータを必要とする。しかし、試験
は１．、　Ｓ　Ｓ　Ｄシフトレジスタのローディングと
クロッキングを含むので、フォーマットとクイξングを
サイクルごとに変更する必要はない。そのため本発明の
試験装置では、たった■ビットのデータをサイクルごと
に格納あるいは発生し、ピンに関連するＬ　Ｓ　Ｓ　Ｄ
をドライブする。

パターン・プロセッサ１４のＭビットの出力信号線の内
、残りの未使用の信号線は固定あるいは非活性の状態と
される。したがって、Ｍヒ・ントにより駆動されるデコ
ーダ１８　ｂ　、　１８　ｃでは一切、物理的な変更は
不要であり、それにもかかわらず、コントローラ４０に
より試験の前にシステム１０に格納すべき制御ワード１
８に関連したデータの量は大幅に低減する。

本発明について、望ましい実施例を特定し−Ｃ示し、説
明したが、発明の形態および詳細は本発明がその範囲と
するところと、発明の桔神から逸脱しない範囲で変更で
きることは、当業者により理解されよう。

Ｅ９発明の効果 本発明によれば、Ｐ、。、っ、で示される複数のテスト
ピンを備えたピン対応半導体試験システムに、各テスト
ピンに接続され、（２″４　）　ｒｔｏｔＲＬで与えら
れる可能なテストピン条件の総数をシステムに与える回
路を設ける。ここで、Ｍは整数であり、ナス１へピン・
パターン発生器とテストピンドライバ／レシーバ電子回
路との間のアクティブ接続の数を表す。ピンの総数を１
０２４とすると、アクティブ信号接続の数が４で、Ｍが
４の場合、指定できるピンの状態の数は１５１０２４と
なる。上述のケースで、Ｍ木のインターフェース線の１
本だけがアクティブである場合、アルゴリズムによる試
験を行うとすると、指定できるピンの状態の数は２　＋
０２４となる。

【図面の簡単な説明】

第１図はパターン発生器電子回路、ピン電子回路および
それらの間のインターフェースの好適な実施例を示すブ
ロック図、 第２図は被試験装置と本発明の試験システムとの間の双
方向インターフェースを一層詳しく示すブロック図、 第３図は従来のピン対応試験システムを示す概略ブロッ
ク図である。 １０・・・・・ピン対応半導体試験システム１２・　・
　・ １４・　・　・ １６・　・　・ １８・　・　・ ２０・　・　・ ２２・　・　・ ２４・　・　・ ２６・　・　・ ２８．３０・ ・パターン発生器 ・パターン・プロセッサ ・ピン電子回路 ・アレイ ・タイミング・ユニット ・ピン電圧ユニット ・ドライブ論理回路 ・受信論理回路 ・デバイス・ドライバ

Claims (1)

1. 【特許請求の範囲】 （１）半導体装置試験システムのテストピンの動作を制
   御する装置において、 連続するテストサイクルのそれぞれで、テストピンの状
   態に関連する情報を格納し出力する手段と、 この格納手段に接続された入力を有し、前記テストサイ
   クルのそれぞれでワードをその出力に発生し、このワー
   ドのそれぞれは格納されたデータのＭビットから成る発
   生手段と、この発生手段の出力に接続された入力を有し
   、それぞれが複数の制御ビットを含む２＾Ｍの制御ワー
   ドの内の１つに前記ワードのそれぞれをデコードし、前
   記複数の制御ビットの内のあらかじめ決められた複数の
   ビットは、テストピンに送出される電気信号の少なくと
   も１つの特性を前記テストサイクルのそれぞれで指定す
   るためのピン・ドライバ手段に接続されているデコード
   手段とを備えたことを特徴とするテストピン動作制御装
   置。 （２）電気信号を受信するために前記テストピンに接続
   するテストピン信号受信手段を備え、このピン受信手段
   に関連する少なくとも１つの動作特性を前記テストサイ
   クルのそれぞれで指定するため、前記デコード手段は前
   記ピン受信手段に接続する前記制御ビットの内のあらか
   じめ決められた複数のビットを有していることを特徴と
   する請求項１記載のテストピン動作制御装置。 （３）前記電気信号の特性は、前記電気信号の論理状態
   で表されることを特徴とする請求項１記載のテストピン
   動作制御装置。 （４）前記電気信号の特性は、前記電気信号のパルス・
   フォーマットで表されることを特徴とする請求項１記載
   のテストピン動作制御装置。 （５）前記電気信号の特性は、前記電気信号の電圧によ
   って表されることを特徴とする請求項１記載のテストピ
   ン動作制御装置。 （６）前記ピン・ドライバ手段を前記テストサイクルの
   それぞれでオン状態、オフ状態、あるいは第３の状態の
   いずれかに指定するため、前記複数の制御ビットの内、
   あらかじめ決められた他のものは、前記ピン・ドライバ
   手段に接続されていることを特徴とする請求項１記載の
   テストピン動作制御装置。 （７）前記制御ビットの内のあらかじめ決められた複数
   のビットに接続された入力を備え、前記ピン・ドライバ
   手段に接続された可変電圧出力を備えたディジタル／ア
   ナログ変換手段をさらに備えたことを特徴とする請求項
   ５記載のテストピン動作制御装置。 （８）前記テストピン信号受信手段は、それぞれ前記テ
   ストピンに接続された入力を有する第１のピン・レシー
   バ回路と第２のピン・レシーバ回路とを備えたことを特
   徴とする請求項２記載のテストピン動作制御装置。 （９）前記ピン信号受信手段に関連した前記動作特性は
   、前記第１および第２のピン・レシーバ回路のそれぞれ
   に与えられる基準電圧信号の大きさであることを特徴と
   する請求項８記載のテストピン動作制御装置。 （１０）前記制御ビットのあらかじめ決められた異なる
   複数のビットに接続された入力と、前記ピン・レシーバ
   回路の内の関連した１つに接続され、基準電圧信号をピ
   ン・レシーバ回路に与える可変電圧出力とをそれぞれ有
   する第１のディジタル／アナログ変換手段と第２のディ
   ジタル／アナログ変換手段とをさらに備えたことを特徴
   とする請求項９記載のテストピン動作制御装置。 （１１）前記ピン受信手段に関連した動作特性は、前記
   テストサイクルの特定の時刻における前記テストピンの
   予測論理状態であることを特徴とする請求項２記載のテ
   ストピン動作制御装置。 （１２）前記ピン・レシーバ回路の内の関連した１つの
   回路の出力に接続されたデータ入力と、ストローブ入力
   にもとづいて前記関連したピンレシーバ回路の出力をラ
   ッチするためのタイミング発生手段に接続されたストロ
   ーブ入力とをそれぞれ有する第１のピン・レシーバ・ラ
   ッチ手段と第２のピン・レシーバ・ラッチ手段とをさら
   に備えたことを特徴とする請求項１１記載のテストピン
   動作制御装置。 （１３）前記タイミング発生手段は、前記制御ビットの
   内のあらかじめ決められた１つあるいは複数のビットに
   接続された制御入力を備え、前記１つまたはそれ以上の
   制御ビット入力により表される情報にもとづき、前記制
   御入力に応答して、前記テストサイクル内の所望のポイ
   ントで１つ以上のタイミング信号を発生することを特徴
   とする請求項１２記載のテストピン動作制御装置。 （１４）前記ピン信号受信手段はさらに、あらかじめ決
   められた時間内で、受信ピン信号のあらかじめ決められ
   た信号レベルからの逸脱を検出する手段を備え、前記あ
   らかじめ決められた時間は、前記タイミング発生手段に
   接続された前記制御ビットの１つ以上のビットにより表
   される情報により指定されることを特徴とする請求項１
   ３記載のテストピン動作制御装置。 （１５）前記テストピンから電気信号を受信するため、
   前記テストピンに接続されたピン信号受信手段をさらに
   備え、前記デコード手段は、前記ピン受信手段に関連し
   た少なくとも１つの動作特性を前記テストサイクルのそ
   れぞれで指定するため、前記ピン受信手段に接続された
   前記制御ビットの内のあらかじめ決められた複数のビッ
   トを備え、前記デコード手段はさらに、前記テスト・ピ
   ンと前記テスト・ピンに接続された被試験装置との間の
   信号の伝達遅延を補償するため、前記デコード手段に与
   える前記発生手段の出力を遅延させるための遅延手段を
   備えたことを特徴とする請求項１記載のテストピン動作
   制御装置。（１６）前記半導体デバイス試験装置は複数
   のテストピンを備え、前記テストピンのそれぞれは、そ
   れぞれに関連した前記格納手段、発生手段、およびデコ
   ード手段を備えていることを特徴とする請求項２記載の
   テストピン動作制御装置。 （１７）前記テストピンのそれぞれに関連した前記格納
   手段、発生手段、およびデコード手段の入力を、コント
   ローラ手段に接続するためのインターフェース手段をさ
   らに備え、前記コントローラ手段は、前記半導体デバイ
   ス試験システムの関連したテスト・ピンのそれぞれの動
   作を個別に指定するため、前記複数のテストサイクルの
   実行に先立ち、前記格納手段、発生手段、およびデコー
   ド手段のそれぞれに情報を格納することを特徴とする請
   求項１６記載のテストピン動作制御装置。 （１８）Ｍビットから成る前記ワードのそれぞれは、格
   納された情報のＮ≦Ｍビットを用いて発生されることを
   特徴とする請求項１記載のテストピン動作制御装置。 （１９）Ｍは４に等しいことを特徴とする請求項１８記
   載のテストピン動作制御装置。 （２０）前記格納および出力手段は、複数のテストサイ
   クルのそれぞれで、テスト・ピンに関連した電気的特性
   を指定するための格納された情報を前記ワード発生手段
   に出力し、さらに前記ワード発生手段が、前記複数のテ
   ストサイクルのそれぞれで、前記Ｍビットの状態を決め
   るための情報をいかに解釈すべきかを指定するための制
   御情報を出力することを特徴とする請求項１記載のテス
   トピン動作制御装置。 （２１）前記情報がアルゴリズムにもとづく試験を指示
   すると解釈すべきであると、前記接続情報が指定するこ
   とを特徴とする請求項２０記載のテストピン動作制御装
   置。 （２２）前記ワード発生手段に出力された前記格納され
   た情報は３２ビットから成り、前記制御情報は４ビット
   から成り、Ｍビットから成る前記ワードのそれぞれは前
   記格納された情報のＮ≦Ｍビットを用いて発生され、Ｍ
   は４ビットに等しいことを特徴とする請求項２０記載の
   テストピン動作制御装置。 （２３）複数のテストピンを有する試験システムを作動
   する方法において、前記テスト・ピンのそれぞれに対し
   、最初のステップ群として、 複数のテスト・パターンとコマンドとをテスト・パター
   ン格納手段に格納するステップと、複数の制御ワードを
   制御ワード格納手段に格納するステップとを含み、 前記制御ワードはそれぞれ、前記格納されたテスト・パ
   ターンおよびコマンドにもとづいてテストピン・ドライ
   バ手段およびテストピン・レシーバ手段の動作を制御す
   るための複数のビットを含んでいることを特徴とする試
   験システム作動方法。 （２４）前記格納されたテスト・パターンおよびコマン
   ドによって定義された試験を実行する間、さらに、 前記テスト・パターン格納手段をアクセスして、１サイ
   クル当りＮビットのレートでテスト・パターンとコマン
   ド・データとを引き出すステップと、引き出した前記デ
   ータを、１サイクル当りＭビットを有するテスト・パタ
   ーンをその出力に生成するパターン・プロセッサ手段に
   与えるステップと、 前記制御ワードはＭより大きい複数の制御ビットを有し
   ており、あらかじめ格納されたこのような前記制御ワー
   ドの１つを、出力すべきワードとして選択するため、前
   記Ｍビットのデータを前記制御ワード格納手段の入力に
   与えるステップと、前記制御ビットにもとづいて前記テ
   ストピン・ドライバ手段および／または前記テストピン
   ・レシーバ手段の動作を制御するステップとを含むこと
   を特徴とする請求項２３記載の試験システム作動方法。 （２５）Ｎは可変であり、Ｍは一定であることを特徴と
   する請求項２４記載の試験システム作動方法。 （２６）Ｎは４以下であり、Ｍは４に等しいことを特徴
   とする請求項２４記載の試験システム作動方法。 （２７）制御を行う前記ステップは、前記テストピン・
   ドライバ手段の論理状態、前記テストピン・ドライバ手
   段のパルス・フォーマット、前記テストピン・ドライバ
   手段の電圧値と極性、および／または前記テストピン・
   ドライバ手段をオン状態、オフ状態、あるいは第３の状
   態のいずれとするかを制御することを特徴とする請求項
   ２４記載の試験システム作動方法。 （２８）制御を行う前記ステップは、テストサイクルの
   特定のポイントで前記テストピンの予測論理状態を制御
   し、テストピン・レシーバ手段に関連する電圧しきい値
   を制御し、前記テストピン・レシーバ手段の出力がサン
   プルされる時刻を制御し、および／または信号の逸脱の
   発生について前記テストピン・レシーバ手段の出力が試
   験されるタイミング・ウィンドウの位置を制御すること
   を特徴とする請求項２４記載の試験システム作動方法。 （２９）前記制御ワード格納手段にデータのユニットを
   与える前記ステップは、前記テストピンと前記テストピ
   ンに接続された被試験装置との間の信号伝達遅延を補償
   するため、前記データのユニットを与えるタイミングを
   遅延させるステップを含むことを特徴とする請求項２４
   記載の試験システム作動方法。 （３０）（Ｐ＿ｔ＿ｏ＿ｔ＿ａ＿ｌ）で表される複数の
   テストピンを有するピン対応半導体試験システムにおい
   て、テストピンの状態の可能な総数を（２＾Ｍ）＾ｐ＾
   ｔ＾ｏ＾ｔ＾ａ＾ｌとするために各テストピンに接続さ
   れた手段を備え、Ｍは整数であり、テストピン・パター
   ン発生器手段とテストピン・ドライバ／レシーバ手段と
   の間の接続の数を表すことを特徴とするピン対応半導体
   試験システム。