JPH06180349A - 実力評価試験装置 - Google Patents
実力評価試験装置Info
- Publication number
- JPH06180349A JPH06180349A JP4334083A JP33408392A JPH06180349A JP H06180349 A JPH06180349 A JP H06180349A JP 4334083 A JP4334083 A JP 4334083A JP 33408392 A JP33408392 A JP 33408392A JP H06180349 A JPH06180349 A JP H06180349A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- condition
- device under
- local processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置の実力評価試験の所要時間を短縮化
する。 【構成】電源電圧制御用ローカルプロセッサ１４、論理
電圧制御用ローカルプロセッサ２４及びタイミング制御
用ローカルプロセッサ１８はそれぞれ、ホストプロセッ
サ３０からの実力試験開始信号に応答して、ホストプロ
セッサ３０で設定された基本値及びデジタルコンパレー
タ２８からの一致判定結果ＥＱに基づき出力を変化させ
て、電源１３の出力電圧、ドライバ２２から出力される
論理値‘１’と‘０’の電圧ＶＨとＶＬ、アナログコン
パレータ２６の２値化のための論理値‘１’と‘０’の
判定基準電圧ＶＴＨとＶＴＬ及びタイミングジェネレー
タ１７からのクロック出力のタイミングをプログラム制
御し、被測定デバイス１０の実力を試験する。
する。 【構成】電源電圧制御用ローカルプロセッサ１４、論理
電圧制御用ローカルプロセッサ２４及びタイミング制御
用ローカルプロセッサ１８はそれぞれ、ホストプロセッ
サ３０からの実力試験開始信号に応答して、ホストプロ
セッサ３０で設定された基本値及びデジタルコンパレー
タ２８からの一致判定結果ＥＱに基づき出力を変化させ
て、電源１３の出力電圧、ドライバ２２から出力される
論理値‘１’と‘０’の電圧ＶＨとＶＬ、アナログコン
パレータ２６の２値化のための論理値‘１’と‘０’の
判定基準電圧ＶＴＨとＶＴＬ及びタイミングジェネレー
タ１７からのクロック出力のタイミングをプログラム制
御し、被測定デバイス１０の実力を試験する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実力を評
価するための実力評価試験装置に関する。
価するための実力評価試験装置に関する。
【０００２】
【従来の技術】この種の従来の試験装置では、パターン
ジェネレータからの入力パターンを被測定デバイスへ供
給し、被測定デバイスからの出力パターンがパターンジ
ェネレータからの期待値パターンに一致しているかどう
かを判定し、例えば、論理値‘１’の電圧高レベル電圧
ＶＨをΔＶずつ変化させてこの判定を繰り返し行い、出
力パターンと期待値パターンとの不一致が検出されたと
きの高レベル電圧ＶＨにより被測定デバイスの実力を評
価する。
ジェネレータからの入力パターンを被測定デバイスへ供
給し、被測定デバイスからの出力パターンがパターンジ
ェネレータからの期待値パターンに一致しているかどう
かを判定し、例えば、論理値‘１’の電圧高レベル電圧
ＶＨをΔＶずつ変化させてこの判定を繰り返し行い、出
力パターンと期待値パターンとの不一致が検出されたと
きの高レベル電圧ＶＨにより被測定デバイスの実力を評
価する。
【０００３】一方、半導体集積回路の大規模化、高集積
化及び高機能化に伴って、このような実力評価試験に長
時間を要するようになった。
化及び高機能化に伴って、このような実力評価試験に長
時間を要するようになった。
【０００４】
【発明が解決しようとする課題】しかし、従来では、１
つのテスト用プロセッサを用いて各種試験処理を行って
いたので、被測定デバイスが高速動作する特徴を充分生
かすことができず、試験所要時間を長くする原因となっ
ていた。
つのテスト用プロセッサを用いて各種試験処理を行って
いたので、被測定デバイスが高速動作する特徴を充分生
かすことができず、試験所要時間を長くする原因となっ
ていた。
【０００５】本発明の目的は、このような問題点に鑑
み、半導体装置の実力評価試験の所要時間を短縮化する
ことができる実力評価試験装置を提供することにある。
み、半導体装置の実力評価試験の所要時間を短縮化する
ことができる実力評価試験装置を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明に係
る実力評価試験装置を、実施例図中の対応する構成要素
の符号を引用して説明する。
る実力評価試験装置を、実施例図中の対応する構成要素
の符号を引用して説明する。
【０００７】第１発明の実力評価試験装置では、例えば
図１〜３に示す如く、ＰＧ開始信号に応答して、入力パ
ターンＩＰＴＮと期待値パターンＥＰＴＮの組を順次出
力するパターンジェネレータ１６と、被測定デバイス１
０が装着され、入力パターンＩＰＴＮを被測定デバイス
１０に供給し、被測定デバイス１０から出力パターンを
取り出すテストヘッド１２と、取り出された該出力パタ
ーンを期待値パターンＥＰＴＮと比較して比較結果ＥＱ
を出力するデジタルコンパレータ２８と、条件信号に応
じて被測定デバイス１０に与える条件を変化させる複数
の条件可変手段１３、１７、２２、２６（１つの条件可
変手段の範囲は任意であり、例えば、ドライバ２２とア
ナログコンパレータ２６を１つの条件可変手段としても
よい）と、各条件可変手段に対して備えられ、実力試験
開始信号に応答して、基本値に基づき該条件信号を設定
して出力し該ＰＧ開始信号をパターンジェネレータ１６
に供給し比較結果ＥＱを受け取るループ処理を繰り返
し、該ループ処理を１回行う毎に、該条件信号の設定を
該基本値に基づいて変化させ、比較結果ＥＱが反転した
ときに該ループ処理を終了し、このときの該条件信号を
被測定デバイス１０の実力試験結果として出力するロー
カルプロセッサ１４、１８、２４と、ローカルプロセッ
サ１４、１８、２４に対し該基本値を設定し該実力試験
開始信号を供給し、ローカルプロセッサ１４、１８、２
４から該実力試験結果を受け取るホストプロセッサ３０
と、を備えている。
図１〜３に示す如く、ＰＧ開始信号に応答して、入力パ
ターンＩＰＴＮと期待値パターンＥＰＴＮの組を順次出
力するパターンジェネレータ１６と、被測定デバイス１
０が装着され、入力パターンＩＰＴＮを被測定デバイス
１０に供給し、被測定デバイス１０から出力パターンを
取り出すテストヘッド１２と、取り出された該出力パタ
ーンを期待値パターンＥＰＴＮと比較して比較結果ＥＱ
を出力するデジタルコンパレータ２８と、条件信号に応
じて被測定デバイス１０に与える条件を変化させる複数
の条件可変手段１３、１７、２２、２６（１つの条件可
変手段の範囲は任意であり、例えば、ドライバ２２とア
ナログコンパレータ２６を１つの条件可変手段としても
よい）と、各条件可変手段に対して備えられ、実力試験
開始信号に応答して、基本値に基づき該条件信号を設定
して出力し該ＰＧ開始信号をパターンジェネレータ１６
に供給し比較結果ＥＱを受け取るループ処理を繰り返
し、該ループ処理を１回行う毎に、該条件信号の設定を
該基本値に基づいて変化させ、比較結果ＥＱが反転した
ときに該ループ処理を終了し、このときの該条件信号を
被測定デバイス１０の実力試験結果として出力するロー
カルプロセッサ１４、１８、２４と、ローカルプロセッ
サ１４、１８、２４に対し該基本値を設定し該実力試験
開始信号を供給し、ローカルプロセッサ１４、１８、２
４から該実力試験結果を受け取るホストプロセッサ３０
と、を備えている。
【０００８】第２発明の実力評価試験装置では、上記ロ
ーカルプロセッサの代わりに次のようなローカルプロセ
ッサを備えている。
ーカルプロセッサの代わりに次のようなローカルプロセ
ッサを備えている。
【０００９】このローカルプロセッサは、例えば図１、
図２及び図４に示す如く、各条件可変手段に対して備え
られ、実力試験開始信号に応答して、基本値に基づき該
条件信号を設定して出力し該ＰＧ開始信号をパターンジ
ェネレータ１６に供給し比較結果ＥＱを受け取るループ
処理を繰り返し、該ループ処理を１回行う毎に、バイナ
リサーチ法に従って該条件信号の設定を該基本値と比較
結果ＥＱに基づき変化させ、該条件信号の設定が収束し
たときに該ループ処理を終了し、このときの該条件信号
を被測定デバイス１０の実力試験結果として出力する。
図２及び図４に示す如く、各条件可変手段に対して備え
られ、実力試験開始信号に応答して、基本値に基づき該
条件信号を設定して出力し該ＰＧ開始信号をパターンジ
ェネレータ１６に供給し比較結果ＥＱを受け取るループ
処理を繰り返し、該ループ処理を１回行う毎に、バイナ
リサーチ法に従って該条件信号の設定を該基本値と比較
結果ＥＱに基づき変化させ、該条件信号の設定が収束し
たときに該ループ処理を終了し、このときの該条件信号
を被測定デバイス１０の実力試験結果として出力する。
【００１０】本第１発明及び第２発明では、ホストプロ
セッサ３０はローカルプロセッサ１４、１８及び２４に
対し基本値を設定し、実力試験を開始させるだけでよ
く、従来のように電源１３、タイミングジェネレータ１
７、ドライバ２２及びアナログコンパレータ２６等の条
件可変手段に対する設定値を１つのテストプロセッサで
頻繁に変化させる必要がなく、複数のローカルプロセッ
サで各種実力試験が分散処理されるので、半導体装置の
実力評価試験の所要時間を短縮化することができる。
セッサ３０はローカルプロセッサ１４、１８及び２４に
対し基本値を設定し、実力試験を開始させるだけでよ
く、従来のように電源１３、タイミングジェネレータ１
７、ドライバ２２及びアナログコンパレータ２６等の条
件可変手段に対する設定値を１つのテストプロセッサで
頻繁に変化させる必要がなく、複数のローカルプロセッ
サで各種実力試験が分散処理されるので、半導体装置の
実力評価試験の所要時間を短縮化することができる。
【００１１】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１２】図１は、実力評価試験装置の構成を示す。
【００１３】論理ＬＳＩ等の被測定デバイス１０は、テ
ストヘッド１２に装着されている。被測定デバイス１０
には、電源１３からテストヘッド１２を介して電源電圧
が供給される。電源１３の出力電圧は、電源電圧制御用
ローカルプロセッサ１４によりプログラム制御される。
ストヘッド１２に装着されている。被測定デバイス１０
には、電源１３からテストヘッド１２を介して電源電圧
が供給される。電源１３の出力電圧は、電源電圧制御用
ローカルプロセッサ１４によりプログラム制御される。
【００１４】一方、パターンジェネレータ１６は、ＰＧ
開始信号に応答して、記憶装置に格納されている全テス
トパターンをクロックに同期して順次出力する。このテ
ストパターンは、入力パターンＩＰＴＮと期待値パター
ンＥＰＴＮの組からなり、入力パターンＩＰＴＮはタイ
ミングジェネレータ１７からのタイミングクロックと共
にフォーマッタ２０へ供給される。このクロック出力の
タイミングは、タイミング制御用ローカルプロセッサ１
８によりプログラム制御される。フォーマッタ２０は、
このタイミングクロックと入力パターンＩＰＴＮとを合
成して新たにリード信号やライト信号等を生成し、これ
らをドライバ２２及びテストヘッド１２を介し被測定デ
バイス１０へ供給する。ドライバ２２から出力される論
理値‘１’と‘０’の電圧ＶＨとＶＬは、論理電圧制御
用ローカルプロセッサ２４によりプログラム制御され
る。
開始信号に応答して、記憶装置に格納されている全テス
トパターンをクロックに同期して順次出力する。このテ
ストパターンは、入力パターンＩＰＴＮと期待値パター
ンＥＰＴＮの組からなり、入力パターンＩＰＴＮはタイ
ミングジェネレータ１７からのタイミングクロックと共
にフォーマッタ２０へ供給される。このクロック出力の
タイミングは、タイミング制御用ローカルプロセッサ１
８によりプログラム制御される。フォーマッタ２０は、
このタイミングクロックと入力パターンＩＰＴＮとを合
成して新たにリード信号やライト信号等を生成し、これ
らをドライバ２２及びテストヘッド１２を介し被測定デ
バイス１０へ供給する。ドライバ２２から出力される論
理値‘１’と‘０’の電圧ＶＨとＶＬは、論理電圧制御
用ローカルプロセッサ２４によりプログラム制御され
る。
【００１５】被測定デバイス１０の出力は、テストヘッ
ド１２を介しアナログコンパレータ２６へ供給されて２
値化され、出力パターンＯＰＴＮが得られる。この２値
化のための論理値‘１’と‘０’の判定基準電圧ＶＴＨ
とＶＴＬは、論理電圧制御用ローカルプロセッサ２４に
よりプログラム制御される。
ド１２を介しアナログコンパレータ２６へ供給されて２
値化され、出力パターンＯＰＴＮが得られる。この２値
化のための論理値‘１’と‘０’の判定基準電圧ＶＴＨ
とＶＴＬは、論理電圧制御用ローカルプロセッサ２４に
よりプログラム制御される。
【００１６】デジタルコンパレータ２８は、パターンジ
ェネレータ１６からの期待値パターンＥＰＴＮとアナロ
グコンパレータ２６からの出力パターンＯＰＴＮとが完
全一致しているかどうか、すなわち、試験結果がパスＰ
であるかフェイルＦであるかを判定し、一致判定結果Ｅ
Ｑを出力する。例えば、一致判定結果ＥＱが‘１’のと
きパスＰとし、一致判定結果ＥＱが‘０’のときフェイ
ルＦとする。一致判定結果ＥＱは、電源電圧制御ローカ
ルプロセサ１４、タイミング制御用ローカルプロセッサ
１８及び論理電圧制御用ローカルプロセッサ２４へ供給
される。
ェネレータ１６からの期待値パターンＥＰＴＮとアナロ
グコンパレータ２６からの出力パターンＯＰＴＮとが完
全一致しているかどうか、すなわち、試験結果がパスＰ
であるかフェイルＦであるかを判定し、一致判定結果Ｅ
Ｑを出力する。例えば、一致判定結果ＥＱが‘１’のと
きパスＰとし、一致判定結果ＥＱが‘０’のときフェイ
ルＦとする。一致判定結果ＥＱは、電源電圧制御ローカ
ルプロセサ１４、タイミング制御用ローカルプロセッサ
１８及び論理電圧制御用ローカルプロセッサ２４へ供給
される。
【００１７】電源電圧制御用ローカルプロセッサ１４、
論理電圧制御用ローカルプロセッサ２４及びタイミング
制御用ローカルプロセッサ１８は、後述するように、ホ
ストプロセッサ３０により設定される基本値とデジタル
コンパレータ２８からの一致判定結果ＥＱとに基づき出
力を変化させて実力試験を行う。この出力変化の直後
に、出力を変化させた電源電圧制御用ローカルプロセッ
サ１４、タイミング制御用ローカルプロセッサ１８又は
論理電圧制御用ローカルプロセッサ２４からＰＧ開始信
号がオアゲート３２を介してパターンジェネレータ１６
へ供給される。各種実力試験の実行順はホストプロセッ
サ３０により定められ、電源電圧制御用ローカルプロセ
ッサ１４、論理電圧制御用ローカルプロセッサ２４及び
タイミング制御用ローカルプロセッサ１８はそれぞれ、
ホストプロセッサ３０からの実力試験開始信号に応答し
て実力試験を実行し、実力試験終了時にホストプロセッ
サ３０へ実力試験終了信号及び実力試験結果をホストプ
ロセッサ３０へ供給する。
論理電圧制御用ローカルプロセッサ２４及びタイミング
制御用ローカルプロセッサ１８は、後述するように、ホ
ストプロセッサ３０により設定される基本値とデジタル
コンパレータ２８からの一致判定結果ＥＱとに基づき出
力を変化させて実力試験を行う。この出力変化の直後
に、出力を変化させた電源電圧制御用ローカルプロセッ
サ１４、タイミング制御用ローカルプロセッサ１８又は
論理電圧制御用ローカルプロセッサ２４からＰＧ開始信
号がオアゲート３２を介してパターンジェネレータ１６
へ供給される。各種実力試験の実行順はホストプロセッ
サ３０により定められ、電源電圧制御用ローカルプロセ
ッサ１４、論理電圧制御用ローカルプロセッサ２４及び
タイミング制御用ローカルプロセッサ１８はそれぞれ、
ホストプロセッサ３０からの実力試験開始信号に応答し
て実力試験を実行し、実力試験終了時にホストプロセッ
サ３０へ実力試験終了信号及び実力試験結果をホストプ
ロセッサ３０へ供給する。
【００１８】説明の簡単化のため、論理電圧制御用ロー
カルプロセッサ２４の構成のうち、ドライバ２２から出
力される論理値‘１’の電圧ＶＨをプログラム制御する
構成を図２に示す。
カルプロセッサ２４の構成のうち、ドライバ２２から出
力される論理値‘１’の電圧ＶＨをプログラム制御する
構成を図２に示す。
【００１９】このローカルプロセッサ要部２４ａは、Ａ
ＬＵ４０、クロック発生器４２、カウンタ４４、プログ
ラムＲＯＭ４６、Ｄ／Ａ変換器４８及びレジスタＲ１〜
Ｒ４を備えている。レジスタＲ１〜Ｒ４にはホストプロ
セッサ３０から基本値が設定される。クロック発生器４
２からのクロックφ２がカウンタ４４で計数され、その
計数値でプログラムＲＯＭ４６がアドレス指定されてそ
の記憶内容が順次読み出され、ＡＬＵ４０へ供給され
る。ＡＬＵ４０は、クロック発生器４２からの動作クロ
ックφ１に基づき、プログラムＲＯＭ４６から読み出さ
れたプログラムに従って処理を実行する。すなわち、Ａ
ＬＵ４０は、ホストプロセッサ３０からの実力試験開始
信号で割込みがかけられ、これに応答して、後述するよ
うにレジスタＲ１〜Ｒ４をアクセスし、演算を行い、そ
の結果を出力することにより、実力試験を実行し、実力
試験終了時に実力試験終了信号を出力してホストプロセ
ッサ３０に割込みをかけ、レジスタの内容を実力試験結
果としてホストプロセッサ３０へ転送する。Ｄ／Ａ変換
器４８は、ＡＬＵ４０の出力をアナログ電圧に変換す
る。
ＬＵ４０、クロック発生器４２、カウンタ４４、プログ
ラムＲＯＭ４６、Ｄ／Ａ変換器４８及びレジスタＲ１〜
Ｒ４を備えている。レジスタＲ１〜Ｒ４にはホストプロ
セッサ３０から基本値が設定される。クロック発生器４
２からのクロックφ２がカウンタ４４で計数され、その
計数値でプログラムＲＯＭ４６がアドレス指定されてそ
の記憶内容が順次読み出され、ＡＬＵ４０へ供給され
る。ＡＬＵ４０は、クロック発生器４２からの動作クロ
ックφ１に基づき、プログラムＲＯＭ４６から読み出さ
れたプログラムに従って処理を実行する。すなわち、Ａ
ＬＵ４０は、ホストプロセッサ３０からの実力試験開始
信号で割込みがかけられ、これに応答して、後述するよ
うにレジスタＲ１〜Ｒ４をアクセスし、演算を行い、そ
の結果を出力することにより、実力試験を実行し、実力
試験終了時に実力試験終了信号を出力してホストプロセ
ッサ３０に割込みをかけ、レジスタの内容を実力試験結
果としてホストプロセッサ３０へ転送する。Ｄ／Ａ変換
器４８は、ＡＬＵ４０の出力をアナログ電圧に変換す
る。
【００２０】１）．電圧制御用ローカルプロセッサ要部
２４ａの第１動作例 次に、ＤＯ−ＬＯＯＰ法を実行する電圧制御用ローカル
プロセッサ要部２４ａの動作例を、図３に基づいて説明
する。以下、括弧内の数値は、図中のステップ識別番号
を表す。
２４ａの第１動作例 次に、ＤＯ−ＬＯＯＰ法を実行する電圧制御用ローカル
プロセッサ要部２４ａの動作例を、図３に基づいて説明
する。以下、括弧内の数値は、図中のステップ識別番号
を表す。
【００２１】（５０）ホストプロセッサ３０によりレジ
スタＲ１〜Ｒ４に基本値が設定される。この基本値は、
例えば、 レジスタＲ１：高レベル電圧ＶＨの初期値 レジスタＲ２：高レベル電圧ＶＨの増減値ΔＶ レジスタＲ３：ループ抜け出し判定フラグＪ（パスＰ又
はフェイルＦ） レジスタＲ４：高レベル電圧ＶＨの終値ＶＭ となっている。
スタＲ１〜Ｒ４に基本値が設定される。この基本値は、
例えば、 レジスタＲ１：高レベル電圧ＶＨの初期値 レジスタＲ２：高レベル電圧ＶＨの増減値ΔＶ レジスタＲ３：ループ抜け出し判定フラグＪ（パスＰ又
はフェイルＦ） レジスタＲ４：高レベル電圧ＶＨの終値ＶＭ となっている。
【００２２】以下の処理は、ホストプロセッサ３０から
の実力試験開始信号による割込みがかけられた後に実行
される。
の実力試験開始信号による割込みがかけられた後に実行
される。
【００２３】（５１）レジスタＲ１の内容ＶＨとレジス
タＲ４の内容ＶＭとを比較し、ＶＨ＜ＶＭであれば次の
ステップ５２へ進む。
タＲ４の内容ＶＭとを比較し、ＶＨ＜ＶＭであれば次の
ステップ５２へ進む。
【００２４】（５２）レジスタＲ１の内容ＶＨを、Ｄ／
Ａ変換器４８を介して出力し、ドライバ２２の論理値
‘１’の出力電圧とする。
Ａ変換器４８を介して出力し、ドライバ２２の論理値
‘１’の出力電圧とする。
【００２５】（５３）ＰＧ開始信号を出力して、オアゲ
ート３２を介しパターンジェネレータ１６へ供給する。
パターンジェネレータ１６はこれに応答して、一連の全
テストパターンを順次出力する。
ート３２を介しパターンジェネレータ１６へ供給する。
パターンジェネレータ１６はこれに応答して、一連の全
テストパターンを順次出力する。
【００２６】（５４）デジタルコンパレータ２８からの
一致判定結果ＥＱを受信する。
一致判定結果ＥＱを受信する。
【００２７】（５５）全テストパターンについてＪ≠Ｒ
であれば、次のステップ５６へ進む。なお、本例でのＶ
Ｈの初期値は、一致判定結果ＥＱが確実にパスＰになる
と考えられ値にし、ΔＶ＞０とし、ループ抜け出し判定
フラグＪをフェイルＦとしておく。ＶＨの初期値を、一
致判定結果ＥＱが確実にフェイルＦになると考えられ値
にし、ΔＶ＜０とする場合には、ループ抜け出し判定フ
ラグＪをパスＰとしておく。
であれば、次のステップ５６へ進む。なお、本例でのＶ
Ｈの初期値は、一致判定結果ＥＱが確実にパスＰになる
と考えられ値にし、ΔＶ＞０とし、ループ抜け出し判定
フラグＪをフェイルＦとしておく。ＶＨの初期値を、一
致判定結果ＥＱが確実にフェイルＦになると考えられ値
にし、ΔＶ＜０とする場合には、ループ抜け出し判定フ
ラグＪをパスＰとしておく。
【００２８】（５６）レジスタＲ１の内容ＶＨとレジス
タＲ２の内容ΔＶとの差を求め、これを新たな高レベル
電圧ＶＨとしてレジスタＲ１に書き込み、上記ステップ
５１へ戻る。
タＲ２の内容ΔＶとの差を求め、これを新たな高レベル
電圧ＶＨとしてレジスタＲ１に書き込み、上記ステップ
５１へ戻る。
【００２９】（５７）ステップ５１でＶＨ≧ＶＭと判定
された場合には、レジスタＲ３中の実力試験結果フラグ
Ｔに‘０’（パスＰとフェイルＦの境界不明）を設定
し、実力試験終了信号を出力してホストプロセッサ３０
に割込みをかけ、レジスタＲ１及びＲ３の内容を高レベ
ル電圧ＶＨに関する実力試験結果としてホストプロセッ
サ３０へ送信する。
された場合には、レジスタＲ３中の実力試験結果フラグ
Ｔに‘０’（パスＰとフェイルＦの境界不明）を設定
し、実力試験終了信号を出力してホストプロセッサ３０
に割込みをかけ、レジスタＲ１及びＲ３の内容を高レベ
ル電圧ＶＨに関する実力試験結果としてホストプロセッ
サ３０へ送信する。
【００３０】（５８）ステップ５５でＪ＝Ｒと判定され
た場合には、レジスタＲ３の実力試験結果フラグＴに
‘１’（パスＰとフェイルＦの境界検出）を設定し、実
力試験終了信号を出力してホストプロセッサ３０に割込
みをかけ、レジスタＲ１及びＲ３の内容を実力試験結果
としてホストプロセッサ３０へ送信する。
た場合には、レジスタＲ３の実力試験結果フラグＴに
‘１’（パスＰとフェイルＦの境界検出）を設定し、実
力試験終了信号を出力してホストプロセッサ３０に割込
みをかけ、レジスタＲ１及びＲ３の内容を実力試験結果
としてホストプロセッサ３０へ送信する。
【００３１】２）、電圧制御用ローカルプロセッサ要部
２４ａの第２動作例 次に、バイナリサーチ法を実行する電圧制御用ローカル
プロセッサ要部２４ａの動作例を、図４に基づいて説明
する。
２４ａの第２動作例 次に、バイナリサーチ法を実行する電圧制御用ローカル
プロセッサ要部２４ａの動作例を、図４に基づいて説明
する。
【００３２】（６０）ホストプロセッサ３０によりレジ
スタＲ１〜Ｒ３に基本値が設定される。この基本値は、
例えば、 レジスタＲ１：一致判定結果ＥＱが確実にパスＰになる
と考えられる高レベルＶＨＰ、通常は高レベルＶＨの標
準値 レジスタＲ２：一致判定結果ＥＱが確実にフェイルＦに
なると考えられる高レベルＶＨＬ レジスタＲ３：許容誤差ΔＥ となっている。
スタＲ１〜Ｒ３に基本値が設定される。この基本値は、
例えば、 レジスタＲ１：一致判定結果ＥＱが確実にパスＰになる
と考えられる高レベルＶＨＰ、通常は高レベルＶＨの標
準値 レジスタＲ２：一致判定結果ＥＱが確実にフェイルＦに
なると考えられる高レベルＶＨＬ レジスタＲ３：許容誤差ΔＥ となっている。
【００３３】以下の処理は、ホストプロセッサ３０から
の実力試験開始信号による割込みがかけられた後に実行
される。
の実力試験開始信号による割込みがかけられた後に実行
される。
【００３４】（６１）レジスタＲ１の内容ＶＨＰとレジ
スタＲ２の内容ＶＨＬの平均値ＶＨ＝（ＶＨＰ＋ＶＨ
Ｆ）／２を算出し、これをレジスタＲ４に格納する。
スタＲ２の内容ＶＨＬの平均値ＶＨ＝（ＶＨＰ＋ＶＨ
Ｆ）／２を算出し、これをレジスタＲ４に格納する。
【００３５】（６２）レジスタＲ１の内容ＶＨＰとレジ
スタＲ２の内容ＶＨＦとの差をレジスタＲ３の内容ΔＥ
と比較する。（ＶＨＰ−ＶＨＦ）＞ΔＥであれば、次の
ステップ６３へ進む。
スタＲ２の内容ＶＨＦとの差をレジスタＲ３の内容ΔＥ
と比較する。（ＶＨＰ−ＶＨＦ）＞ΔＥであれば、次の
ステップ６３へ進む。
【００３６】（６３）レジスタＲ４の内容ＶＨを、Ｄ／
Ａ変換器４８を介して出力し、ドライバ２２の論理値
‘１’の出力電圧とする。
Ａ変換器４８を介して出力し、ドライバ２２の論理値
‘１’の出力電圧とする。
【００３７】（６４）ＰＧ開始信号を出力して、オアゲ
ート３２を介しパターンジェネレータ１６へ供給する。
パターンジェネレータ１６はこれに応答して、一連の全
テストパターンを順次出力する。
ート３２を介しパターンジェネレータ１６へ供給する。
パターンジェネレータ１６はこれに応答して、一連の全
テストパターンを順次出力する。
【００３８】（６５）デジタルコンパレータ２８からの
一致判定結果ＥＱを受信する。
一致判定結果ＥＱを受信する。
【００３９】（６６、６７、６８）一致判定結果ＥＱが
パスＰであれば、レジスタＲ４の内容ＶＨをレジスタＲ
１に転送し、一致判定結果ＥＱがフェイルＦであれば、
レジスタＲ４の内容ＶＨをレジスタＲ２に転送し、上記
ステップ６１へ戻る。
パスＰであれば、レジスタＲ４の内容ＶＨをレジスタＲ
１に転送し、一致判定結果ＥＱがフェイルＦであれば、
レジスタＲ４の内容ＶＨをレジスタＲ２に転送し、上記
ステップ６１へ戻る。
【００４０】（６９）上記ステップ６２で（ＶＨＰ−Ｖ
ＨＦ）≦ΔＥと判定された場合には、実力試験終了信号
を出力してホストプロセッサ３０に割込みをかけ、レジ
スタＲ４の内容を実力試験結果としてホストプロセッサ
３０へ送信する。
ＨＦ）≦ΔＥと判定された場合には、実力試験終了信号
を出力してホストプロセッサ３０に割込みをかけ、レジ
スタＲ４の内容を実力試験結果としてホストプロセッサ
３０へ送信する。
【００４１】論理電圧制御用ローカルプロセッサ２４
は、図２においてレジスタの数及びＤ／Ａ変換器４８の
数を増やした構成により、以上のような１）．又は
２）．の処理を、ドライバ２２の低レベル出力電圧Ｖ
Ｌ、アナログコンパレータ２６の論理値‘１’と‘０’
の判定基準電圧ＶＴＨとＶＴＬについても同様に実行す
る。電源電圧制御用ローカルプロセッサ１４について
も、論理電圧制御用ローカルプロセッサ要部２４ａと同
様の構成により、被測定デバイス１０に供給する電源電
圧を変化させて上記同様の処理を行う。タイミング制御
用ローカルプロセッサ１８は、図２においてＤ／Ａ変換
器４８の代わりに、ＡＬＵ４０の出力により遅延時間の
設定が可変である遅延回路を備えた構成により、クロッ
ク出力のタイミングを変化させて上記同様の処理を行
う。
は、図２においてレジスタの数及びＤ／Ａ変換器４８の
数を増やした構成により、以上のような１）．又は
２）．の処理を、ドライバ２２の低レベル出力電圧Ｖ
Ｌ、アナログコンパレータ２６の論理値‘１’と‘０’
の判定基準電圧ＶＴＨとＶＴＬについても同様に実行す
る。電源電圧制御用ローカルプロセッサ１４について
も、論理電圧制御用ローカルプロセッサ要部２４ａと同
様の構成により、被測定デバイス１０に供給する電源電
圧を変化させて上記同様の処理を行う。タイミング制御
用ローカルプロセッサ１８は、図２においてＤ／Ａ変換
器４８の代わりに、ＡＬＵ４０の出力により遅延時間の
設定が可変である遅延回路を備えた構成により、クロッ
ク出力のタイミングを変化させて上記同様の処理を行
う。
【００４２】本実施例では、ホストプロセッサ３０は電
源電圧制御用ローカルプロセッサ１４、タイミング制御
用ローカルプロセッサ１８及び論理電圧制御用ローカル
プロセッサ２４に対し基本値を設定し、実力試験を開始
させるだけでよく、従来のように１つのテストプロセッ
サで電源１３、タイミングジェネレータ１７、ドライバ
２２及びアナログコンパレータ２６に対する設定値を頻
繁に変化させる必要がないので、半導体装置の実力評価
試験の所要時間を短縮化することができる。
源電圧制御用ローカルプロセッサ１４、タイミング制御
用ローカルプロセッサ１８及び論理電圧制御用ローカル
プロセッサ２４に対し基本値を設定し、実力試験を開始
させるだけでよく、従来のように１つのテストプロセッ
サで電源１３、タイミングジェネレータ１７、ドライバ
２２及びアナログコンパレータ２６に対する設定値を頻
繁に変化させる必要がないので、半導体装置の実力評価
試験の所要時間を短縮化することができる。
【００４３】
【発明の効果】以上説明した如く、本第１発明及び第２
発明に係る実力評価試験装置によれば、ホストプロセッ
サはローカルプロセッサに対し基本値を設定し、実力試
験を開始させるだけでよく、従来のように１つのテスト
プロセッサで電源、タイミングジェネレータ、ドライバ
及びアナログコンパレータ等の条件可変手段に対する設
定値を頻繁に変化させる必要がなく、複数のローカルプ
ロセッサで各種実力試験が分散処理されるので、半導体
装置の実力評価試験の所要時間を短縮化することができ
るという効果を奏し、半導体装置の試験コスト低減に寄
与するところが大きい。
発明に係る実力評価試験装置によれば、ホストプロセッ
サはローカルプロセッサに対し基本値を設定し、実力試
験を開始させるだけでよく、従来のように１つのテスト
プロセッサで電源、タイミングジェネレータ、ドライバ
及びアナログコンパレータ等の条件可変手段に対する設
定値を頻繁に変化させる必要がなく、複数のローカルプ
ロセッサで各種実力試験が分散処理されるので、半導体
装置の実力評価試験の所要時間を短縮化することができ
るという効果を奏し、半導体装置の試験コスト低減に寄
与するところが大きい。
【図１】本発明の一実施例の実力評価試験装置の構成図
である。
である。
【図２】図１の電圧制御用ローカルプロセッサの要部構
成図である。
成図である。
【図３】図２の装置の第１動作例を示すフローチャート
である。
である。
【図４】図２の装置の第２動作例を示すフローチャート
である。
である。
１０ 被測定デバイス １２ テストヘッド １４ 電源 １６ パターンジェネレータ １８ タイミングジェネレータ ２０ フォーマッタ ２２ ドライバ ２４ 電圧制御用ローカルプロセッサ ２６ アナログコンパレータ ２８ デジタルコンパレータ ３０ ホストプロセッサ ２４ａ 電圧制御用ローカルプロセッサ要部 ４０ ローカルプロセッサ ４６ プログラムＲＯＭ ４８ Ｄ／Ａ変換器 Ｒ１〜Ｒ４ レジスタ
Claims (2)
- 【請求項１】 ＰＧ開始信号に応答して、入力パターン
（ＩＰＴＮ）と期待値パターン（ＥＰＴＮ）の組を順次
出力するパターンジェネレータ（１６）と、 被測定デバイス（１０）が装着され、該入力パターンを
被測定デバイスに供給し、該被測定デバイスから出力パ
ターンを取り出すテストヘッド（１２）と、 取り出された該出力パターンを該期待値パターンと比較
して比較結果（ＥＱ）を出力するデジタルコンパレータ
（２８）と、 条件信号に応じて該被測定デバイスに与える条件を変化
させる複数の条件可変手段（１３、１７、２２、２６）
と、 各条件可変手段に対して備えられ、実力試験開始信号に
応答して、基本値に基づき該条件信号を設定して出力し
該ＰＧ開始信号を該パターンジェネレータに供給し該比
較結果を受け取るループ処理を繰り返し、該ループ処理
を１回行う毎に、該条件信号の設定を該基本値に基づい
て変化させ、該比較結果が反転したときに該ループ処理
を終了し、このときの該条件信号を該被測定デバイスの
実力試験結果として出力するローカルプロセッサ（１
４、１８、２４）と、 該ローカルプロセッサに対し該基本値を設定し該実力試
験開始信号を供給し、該ローカルプロセッサから該実力
試験結果を受け取るホストプロセッサ（３０）と、 を有することを特徴とする実力評価試験装置。 - 【請求項２】 ＰＧ開始信号に応答して、入力パターン
（ＩＰＴＮ）と期待値パターン（ＥＰＴＮ）の組を順次
出力するパターンジェネレータ（１６）と、 被測定デバイス（１０）が装着され、該入力パターンを
被測定デバイスに供給し、該被測定デバイスから出力パ
ターンを取り出すテストヘッド（１２）と、 取り出された該出力パターンを該期待値パターンと比較
して比較結果（ＥＱ）を出力するデジタルコンパレータ
（２８）と、 条件信号に応じて該被測定デバイスに与える条件を変化
させる複数の条件可変手段（１３、１７、２２、２６）
と、 各条件可変手段に対して備えられ、実力試験開始信号に
応答して、基本値に基づき該条件信号を設定して出力し
該ＰＧ開始信号を該パターンジェネレータに供給し該比
較結果を受け取るループ処理を繰り返し、該ループ処理
を１回行う毎に、バイナリサーチ法に従って該条件信号
の設定を該基本値と該比較結果に基づき変化させ、該条
件信号の設定が収束したときに該ループ処理を終了し、
このときの該条件信号を該被測定デバイスの実力試験結
果として出力するローカルプロセッサ（１４、１８、２
４）と、 該ローカルプロセッサに対し該基本値を設定し該実力試
験開始信号を供給し、該ローカルプロセッサから該実力
試験結果を受け取るホストプロセッサ（３０）と、 を有することを特徴とする実力評価試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334083A JPH06180349A (ja) | 1992-12-15 | 1992-12-15 | 実力評価試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334083A JPH06180349A (ja) | 1992-12-15 | 1992-12-15 | 実力評価試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180349A true JPH06180349A (ja) | 1994-06-28 |
Family
ID=18273335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334083A Withdrawn JPH06180349A (ja) | 1992-12-15 | 1992-12-15 | 実力評価試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2081034A1 (en) * | 2008-01-16 | 2009-07-22 | ISMECA Semiconductor Holding SA | Arrangement and method for handling electronic components |
| JP2015114243A (ja) * | 2013-12-12 | 2015-06-22 | 富士通セミコンダクター株式会社 | 試験装置及び方法、並びにプログラム |
-
1992
- 1992-12-15 JP JP4334083A patent/JPH06180349A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2081034A1 (en) * | 2008-01-16 | 2009-07-22 | ISMECA Semiconductor Holding SA | Arrangement and method for handling electronic components |
| WO2009090187A1 (en) * | 2008-01-16 | 2009-07-23 | Ismeca Semiconductor Holding Sa | Arrangement and method for handling electronic components |
| US8280543B2 (en) | 2008-01-16 | 2012-10-02 | Ismeca Semiconductor Holdings Sa | Arrangement and method for handling electronic components |
| JP2015114243A (ja) * | 2013-12-12 | 2015-06-22 | 富士通セミコンダクター株式会社 | 試験装置及び方法、並びにプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4167780A (en) | Data processing unit having scan-in and scan-out means | |
| US4888715A (en) | Semiconductor test system | |
| JPH06180349A (ja) | 実力評価試験装置 | |
| US6683470B2 (en) | DC testing apparatus and semiconductor testing apparatus | |
| US6816983B2 (en) | Microprocessor internally provided with test circuit | |
| JPH1164454A (ja) | 半導体試験装置用同時測定制御回路 | |
| EP0714170B1 (en) | Analog-to-digital converter with writable result register | |
| US6493833B1 (en) | Microcomputer | |
| JPH04274100A (ja) | テスト回路内蔵のメモリーｌｓｉ | |
| JP2001153915A (ja) | Ｉｃテスタ、及びｉｃ試験方法 | |
| CN112698187B (zh) | 一种提高集成电路测试覆盖率的方法及装置 | |
| TWI776785B (zh) | 裸晶測試系統及其裸晶測試方法 | |
| JP4130711B2 (ja) | 半導体試験装置 | |
| JP3639652B2 (ja) | Ａｄコンバータ内蔵集積回路のテスト方法および装置 | |
| JPS609136A (ja) | 自己試験タイプｌｓｉ | |
| JPH0324479A (ja) | Ｉｃ検査装置 | |
| JPH082629Y2 (ja) | Ｌｓｉテスタ | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JP2944307B2 (ja) | Ａ／ｄコンバータの非直線性の検査方法 | |
| JPH10311867A (ja) | 半導体装置 | |
| JP3340459B2 (ja) | 信号判定装置及び信号判定方法 | |
| JPS63131082A (ja) | Ｉｃ試験装置 | |
| JP3101686B2 (ja) | Ｉｃテスター | |
| JPH1125694A (ja) | デバイス自動機能実行時間測定可能な半導体試験装置 | |
| JPS59105570A (ja) | 論理回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |