JPH0324479A - Ｉｃ検査装置 - Google Patents
Ｉｃ検査装置Info
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- JPH0324479A JPH0324479A JP1159974A JP15997489A JPH0324479A JP H0324479 A JPH0324479 A JP H0324479A JP 1159974 A JP1159974 A JP 1159974A JP 15997489 A JP15997489 A JP 15997489A JP H0324479 A JPH0324479 A JP H0324479A
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分瞥〕
本発明は、ＩＣロジックテスタならびにマッチパターン
検出回路の両者の機能を備え、簡易な回路横成で両機能
の切替ホリ御が可能な検査装置に関する。
検出回路の両者の機能を備え、簡易な回路横成で両機能
の切替ホリ御が可能な検査装置に関する。
従来のこの種のＩＣ検査装置として記栽されている例と
しては、特開昭５６−０４５７０号公報がある。
しては、特開昭５６−０４５７０号公報がある。
上記公報では、ＩＣからの演算結果とパターン信号源か
らの朋禎埴パターンとを比較して被検査ＩＣの良否を判
定する技術が記載されている。
らの朋禎埴パターンとを比較して被検査ＩＣの良否を判
定する技術が記載されている。
一般的に、上記良否検査に用いられる検査回路は、単ａ
能のパターン比較回路として構成される場合が一般的で
あった。
能のパターン比較回路として構成される場合が一般的で
あった。
ところが、ロジックＩＣ等の製品の評価工程では、上記
良否検査の他に、時計等で用いられるリセット機能の無
いカウンタ素子のように、特定のビット列によって素子
の初期状態位置を判定する場合、あるいは特定のエツジ
トリガ間での周波数を計数することが必要な場合がある
。このようないわゆるマッチパターンの検出は、専用の
マッチパターン検出器を用いて、被検査素子（ＤＯＴ）
から出力される信号に基づいて行われる場合が一般的で
あった。
良否検査の他に、時計等で用いられるリセット機能の無
いカウンタ素子のように、特定のビット列によって素子
の初期状態位置を判定する場合、あるいは特定のエツジ
トリガ間での周波数を計数することが必要な場合がある
。このようないわゆるマッチパターンの検出は、専用の
マッチパターン検出器を用いて、被検査素子（ＤＯＴ）
から出力される信号に基づいて行われる場合が一般的で
あった。
しかし、上記ロジックのパターン比較検査とマッチパタ
ーン検出とを別装置によって行うことは、Ｄ Ｕ Ｔの
ソケット間の差替え等の手間、あるいはテスタ等の接続
変更が複雑化して、全体として効率的な検査工程を実現
できてはいなかった。
ーン検出とを別装置によって行うことは、Ｄ Ｕ Ｔの
ソケット間の差替え等の手間、あるいはテスタ等の接続
変更が複雑化して、全体として効率的な検査工程を実現
できてはいなかった。
本発明の目的は、簡易な回路構成で、ＩＣのパターン比
較検査とマッチパターン検出とをモード信号を切り換え
るのみで容易に行うことのできる検査装置を実現するこ
とにある。
較検査とマッチパターン検出とをモード信号を切り換え
るのみで容易に行うことのできる検査装置を実現するこ
とにある。
本発明は、上記目的に鑑みてなされたものであり、被検
査デバイスからの出力信号と外部から入力される１！ｆ
１待｛直信号とを比較して出力信号の良否を判定する手
段と、任意に設定された特定のビット列を格納しておく
手段と該格納されたビット列と上記出力信号とを比較し
て出力信号中から特定のビット列のみを検出する手段と
を備えたＩＣ検査装置構造とするものである。
査デバイスからの出力信号と外部から入力される１！ｆ
１待｛直信号とを比較して出力信号の良否を判定する手
段と、任意に設定された特定のビット列を格納しておく
手段と該格納されたビット列と上記出力信号とを比較し
て出力信号中から特定のビット列のみを検出する手段と
を備えたＩＣ検査装置構造とするものである。
上記によれば、単一の装置構成によってロジック等の信
号パターンの比較とマッチ判定とが可能となり、効率的
なＩＣ検査を実施することができる。
号パターンの比較とマッチ判定とが可能となり、効率的
なＩＣ検査を実施することができる。
また、被検査デバイスからの出力信号と！４Ｊ］ 禎（
直信号とを比較して両信号が不一致の場合にセットされ
不良判定出力を行うフリップフロップと、被検査デバイ
スの出力信号から特定のビット列を検出するマッチ回路
とを有し、該マッチ回路は任意のビット列をマッチパタ
ーンとして設定する第１のレジスタと、設定されたマッ
チパターンに：ｉ＝Ｊ Ｌ，ていずれのビットを有効な
判定刻象とするかを選択するマスクパターンを設定する
第２のレジスタとを有し特定桁のビットを除外してマッ
チ判定を行うことによって、ワンショッ１・検出を行っ
たり、予測される立ち上リビット周辺の数ビットをマス
クすることによってタイミングの微小なずれを憩視する
等の柔軟なマッチ判定が可能となる。゛〔実施削〕 第１図は本発明の一実施例である検査回路を示すブロッ
ク図、第２＠ａ）および（ｂ）は各信号のタイミングと
、これに対応する各レシスタのビット状態を示す説明図
である。
直信号とを比較して両信号が不一致の場合にセットされ
不良判定出力を行うフリップフロップと、被検査デバイ
スの出力信号から特定のビット列を検出するマッチ回路
とを有し、該マッチ回路は任意のビット列をマッチパタ
ーンとして設定する第１のレジスタと、設定されたマッ
チパターンに：ｉ＝Ｊ Ｌ，ていずれのビットを有効な
判定刻象とするかを選択するマスクパターンを設定する
第２のレジスタとを有し特定桁のビットを除外してマッ
チ判定を行うことによって、ワンショッ１・検出を行っ
たり、予測される立ち上リビット周辺の数ビットをマス
クすることによってタイミングの微小なずれを憩視する
等の柔軟なマッチ判定が可能となる。゛〔実施削〕 第１図は本発明の一実施例である検査回路を示すブロッ
ク図、第２＠ａ）および（ｂ）は各信号のタイミングと
、これに対応する各レシスタのビット状態を示す説明図
である。
第１図において、１はコンバレータ（ＣＭＰ）、２は排
他的論理和ゲー｝ＸＯＲであり、３は論理和ゲーｒ−Ｏ
Ｒ，４はフリップフロツブＦＦをそれぞれ示している。
他的論理和ゲー｝ＸＯＲであり、３は論理和ゲーｒ−Ｏ
Ｒ，４はフリップフロツブＦＦをそれぞれ示している。
コンパレータＣＭＰＩには被検査ＩＣからのデータ（Ｄ
ＡＴＡ）信号が入力され、両ＣｆＶＩＰ１にそれぞれ入
力ざれるしきい低信号ＶＯＨおよびＶＯＬとそれぞれ比
較される。各ＣＭＰ１は、それぞれ入力されたＤＡＴＡ
信号がしきい埴信号ＶＯＨ，ＶＯＬよりも高い１自であ
る場合に＋＋１＋１出力、低い唾である場合には″０“
の出力を行う。
ＡＴＡ）信号が入力され、両ＣｆＶＩＰ１にそれぞれ入
力ざれるしきい低信号ＶＯＨおよびＶＯＬとそれぞれ比
較される。各ＣＭＰ１は、それぞれ入力されたＤＡＴＡ
信号がしきい埴信号ＶＯＨ，ＶＯＬよりも高い１自であ
る場合に＋＋１＋１出力、低い唾である場合には″０“
の出力を行う。
ＣＭＰＩ，ｉからの出力は、各々ＸＯＲ２、２で朋禎埴
パターン信号（ＰＡＴ）と排他的論理和がとられ、該論
理が成立した場合は２“１“が出力され、ＯＲ３を経て
ＦＦ４のデータ入力瑞子Ｄに入力される。
パターン信号（ＰＡＴ）と排他的論理和がとられ、該論
理が成立した場合は２“１“が出力され、ＯＲ３を経て
ＦＦ４のデータ入力瑞子Ｄに入力される。
同図において、マスク信号（ＭＡＳＩＯは、被検査ＩＣ
における比較列象ピンの選定を行うものであり、マッチ
回路として機能させる際には被検査ＩＣにおけるマッチ
をとる信号ピンの選択を行うための１言号となる。
における比較列象ピンの選定を行うものであり、マッチ
回路として機能させる際には被検査ＩＣにおけるマッチ
をとる信号ピンの選択を行うための１言号となる。
ＭＡＴＣＨ｛Ｓ号は負論理で機能し、通常のＩＣ出力検
査時には１１１１１状態、マッチパターン検出モード時
には１１１１１で本回路に入力されている。
査時には１１１１１状態、マッチパターン検出モード時
には１１１１１で本回路に入力されている。
判定タイミング信号（ＳＴＢ）は、当該検査回路の’ｔ
’ｌＪ定タイミング信号としてＢＭｈ’Ｍする信号であ
る。
’ｌＪ定タイミング信号としてＢＭｈ’Ｍする信号であ
る。
なお、５および６は論理積ゲーｒ＝ Ａ Ｎ Ｄ、７は
インバータＮＯＴ、８は排他的論理和ゲー１−ＸＯＲ、
１０は論理積ゲートＡＮＤ、１１はたとえば１９２木分
の信号の選択的入力を選択的に可能とする論理和ゲー｝
ＯＲである。
インバータＮＯＴ、８は排他的論理和ゲー１−ＸＯＲ、
１０は論理積ゲートＡＮＤ、１１はたとえば１９２木分
の信号の選択的入力を選択的に可能とする論理和ゲー｝
ＯＲである。
上記の論理素子構成によって、まず本装置をパターン比
較モードとして用いる場合について説明する。
較モードとして用いる場合について説明する。
Ｄ Ａ． Ｔ Ａ信号の入力があり、これがＣＭＰ １
、ｌよりＸＯＲ２、２に入力される。ＸＯＲ２、２では
これと朋待｛直パターン信号（ＰＡＴ）との排他的論理
和をとりＯＲ３に出力する。このとき、ＣＭＰＩ，１か
らの出力がＰＡＴ信号と一致している場合には、ＸＯＲ
２、２の排他的論理和は成立せずにＸＯＲ２、２からの
出力は”Ｏ”となる。
、ｌよりＸＯＲ２、２に入力される。ＸＯＲ２、２では
これと朋待｛直パターン信号（ＰＡＴ）との排他的論理
和をとりＯＲ３に出力する。このとき、ＣＭＰＩ，１か
らの出力がＰＡＴ信号と一致している場合には、ＸＯＲ
２、２の排他的論理和は成立せずにＸＯＲ２、２からの
出力は”Ｏ”となる。
一方、ＣＭＰＩ、１からの出力が上記ＰＡＴ信号と一致
しない場合には、ＸＯＲ２、２の排他的論理和か成立す
ることととなり、ＯＲ３を通じてＦＦ４のＤ端子に対し
て１１１１４が入力される。上記ＦＦ４は、Ｄ端子に“
１″がセットされると、ＳＴＢ信号のエツジ１・リガに
よってＱ瑞子より″１” すなわち不良判定信号ＦＡＩ
Ｌを送出する。
しない場合には、ＸＯＲ２、２の排他的論理和か成立す
ることととなり、ＯＲ３を通じてＦＦ４のＤ端子に対し
て１１１１４が入力される。上記ＦＦ４は、Ｄ端子に“
１″がセットされると、ＳＴＢ信号のエツジ１・リガに
よってＱ瑞子より″１” すなわち不良判定信号ＦＡＩ
Ｌを送出する。
なおこのときにＡＮＤ５については、ＭＡＴ］｛信号お
よびＭＡＳ［（信号が”１゛であるため、ＡＮＤ５はゲ
ートが開いた状態となっており、ＳＴＢ信号はデータス
ルーの状態でＦＦ４に入力ざれている。
よびＭＡＳ［（信号が”１゛であるため、ＡＮＤ５はゲ
ートが開いた状態となっており、ＳＴＢ信号はデータス
ルーの状態でＦＦ４に入力ざれている。
次に、マッチ判定モードで用いる場合について説明する
。
。
上記パターン比較モードとマッチ判定モードとの明り換
えは、ＭＡＴＣＨ信号の状態によって決定される。すな
わち、負論理のＭ Ａ Ｔ Ｃ Ｈ信号は、Ｍｌｌの状
態でパターン比較モード、′”０“の状態でマッチ判定
モードとなる。
えは、ＭＡＴＣＨ信号の状態によって決定される。すな
わち、負論理のＭ Ａ Ｔ Ｃ Ｈ信号は、Ｍｌｌの状
態でパターン比較モード、′”０“の状態でマッチ判定
モードとなる。
マッチ判定モードでは、まず負論理であるＭＡＴＣＩ−
１信号が”０″となることによってＡＮＤ５のゲートが
閉じられるため、Ｆ Ｆ ４は動作を停止、ずなわちＦ
ＡＩＬ出力は｛〒われない状態となる。
１信号が”０″となることによってＡＮＤ５のゲートが
閉じられるため、Ｆ Ｆ ４は動作を停止、ずなわちＦ
ＡＩＬ出力は｛〒われない状態となる。
一方、ＸＯＲ８ではＦＡＴ信号とＯＲ３からの出力信号
との↑Ｊｉ： １１！！的論理和がとられる。ここで、
上記ＦＡＴ信号とＤＡＴＡ信号とが一致している場合に
は、前述の説明のように、ＯＲ３からの出力１言号はｎ
ｏｎとなっているため、ＰＡＴ信号がそのまま次段のＡ
ＮＤＩＯに出力される。また、ＰＡＴ信号とＤＡＴＡ信
号が不一致の場合にはパターン信号の反転信号が出力さ
れる。
との↑Ｊｉ： １１！！的論理和がとられる。ここで、
上記ＦＡＴ信号とＤＡＴＡ信号とが一致している場合に
は、前述の説明のように、ＯＲ３からの出力１言号はｎ
ｏｎとなっているため、ＰＡＴ信号がそのまま次段のＡ
ＮＤＩＯに出力される。また、ＰＡＴ信号とＤＡＴＡ信
号が不一致の場合にはパターン信号の反転信号が出力さ
れる。
次に、ＡＮＤ１０では、上記ｘＯＲ８からの出力とＭＡ
Ｓｒ｛信号との論理偵がとられこれによってマッチをと
るべきピンが選択される。第１図では第１ビン〜第１９
２ビンまでを設定図示してあるが、勿論これ以上あるい
は以下のピン数であってもよい。
Ｓｒ｛信号との論理偵がとられこれによってマッチをと
るべきピンが選択される。第１図では第１ビン〜第１９
２ビンまでを設定図示してあるが、勿論これ以上あるい
は以下のピン数であってもよい。
第１図において右半分の部分はマッチ回路として構成さ
れており、４個のレジスタと、５個のゲートとで構成さ
れている。同図中、マッチパターンレジスタ１２（第１
のレジスタ）は、マッチ判定に際して検査者が任意のビ
ッｌ・列、すなわちマッチパターンを設定することので
きるレジスタである。一方、マッチパターンマスクレジ
スタ１３（第２のレジスタ）は、上記マッチパターンレ
ジスタ１２に設定したビット列中のいずれのビットを有
効としてマッチ判定を行うか否かを指示するためのビッ
ト列、すなわちマスクパターンを設定するレジスタであ
る。
れており、４個のレジスタと、５個のゲートとで構成さ
れている。同図中、マッチパターンレジスタ１２（第１
のレジスタ）は、マッチ判定に際して検査者が任意のビ
ッｌ・列、すなわちマッチパターンを設定することので
きるレジスタである。一方、マッチパターンマスクレジ
スタ１３（第２のレジスタ）は、上記マッチパターンレ
ジスタ１２に設定したビット列中のいずれのビットを有
効としてマッチ判定を行うか否かを指示するためのビッ
ト列、すなわちマスクパターンを設定するレジスタであ
る。
本実施｛ｇｌではこのようにマッチパターンマスクレジ
スタ１３を用いてマスクパターンを設定できることによ
り、マッチパターン中の特定ビットを判定対象から除外
することができる。具体的には、たとえば１６ビット中
の１５ビットをマスクすることによりワンショット検出
を行ったり、予測される立ち上りビット周辺の数ビツ１
・をマスクずることによってタイミングの微小なずれを
無視する等の柔軟なマッチ判定が可能となる。
スタ１３を用いてマスクパターンを設定できることによ
り、マッチパターン中の特定ビットを判定対象から除外
することができる。具体的には、たとえば１６ビット中
の１５ビットをマスクすることによりワンショット検出
を行ったり、予測される立ち上りビット周辺の数ビツ１
・をマスクずることによってタイミングの微小なずれを
無視する等の柔軟なマッチ判定が可能となる。
上記マッチパターンマスクレジスタ１３の設定内容は、
マッチ判定モードにおいてＴ９の時点でシフトレジスタ
１５にロードされる。このシフトレジスタ１５は１６ビ
ット構成のシフトレジスタであり、ＳＴＢ信号に同翻し
てＡＮＤ１６に対してその保持内容を１ビットずつ順次
出力していく構成となっている。
マッチ判定モードにおいてＴ９の時点でシフトレジスタ
１５にロードされる。このシフトレジスタ１５は１６ビ
ット構成のシフトレジスタであり、ＳＴＢ信号に同翻し
てＡＮＤ１６に対してその保持内容を１ビットずつ順次
出力していく構成となっている。
マッチ判定モードは、ＭＡＴＣＨ信号を１１１７７から
ｊｊｏｌｊにすることにより開始される。すなわち、”
０”となったＭＡＴＣＨ｛言号は、ＮＯＴ７によって”
１″に反転してＡＮＤ６のゲートを開いた状態とする。
ｊｊｏｌｊにすることにより開始される。すなわち、”
０”となったＭＡＴＣＨ｛言号は、ＮＯＴ７によって”
１″に反転してＡＮＤ６のゲートを開いた状態とする。
この状態でタイミング信号であるＳＴＢ｛言号は、ＡＮ
Ｄ６を経てシフトレジスタ１４（第３のレジスタ）とシ
フトレジスタ１５（第４のレジスタ）とに入力される。
Ｄ６を経てシフトレジスタ１４（第３のレジスタ）とシ
フトレジスタ１５（第４のレジスタ）とに入力される。
このとき、シフトレジスタ１４の初朋設定状態は不定で
あり、ＳＴＢ信号のタイミングによって順次１ビットず
つ（第２図（ｂ）ではＬＳＢ−ＭＳＢ方向に’）ＤＡＴ
Ａ信号の１直が格納されていく。次に、シフトレジスタ
１４の保持内容と上記マッチパターンレジスタ１２との
保持内容との排他的論理和がＸＯＲ１７でとられ、両ビ
ット列の内容に差異のあるときには”Ｐ′が出力され、
一致している場合には゛′０″が出力される。なお、上
記ＸＯＲ１７は、ＬＳＢ−＋ＭＳＢに対してそれぞれ１
６ビット分の一対ずつの入力端子を備えており、対応人
カビット同士で排他的論理和が成立したときにｊ？１１
ｔが出力されるようになっている。ここで該当ビット同
士の埴が一致しているためにＸＯＲ１７より”Ｏ”が出
力された場合、この＋＋Ｃ）Ｉ＋は”１”に反転されて
ＯＲ１日に入力される。当該ＯＲ１Ｂもそれぞれ１６ビ
ット分の一対ずつの入力端子を備えており、対応人カビ
ット同士で論理和が成立したときに″１”が出力される
ようになっている。ＯＲ１Ｂではマッチパターンマスク
レジスタ１３の保持内容の反転信号との論理和をとるが
、このとき上記ＸＯＲ１ ７からの。反転入力がいかな
る１直であっても、マッチパターンマスクレジスタ１３
の該当ビットが゛０″ すなわち該当ビッＩ・がマツ
チ判定の対象とならない、いわゆるマスクされている場
合には、その反転出力である”１”がＯＲ１日を通過し
て冫欠段のＡＮＤ２０にそのまま入力される。ＡＮＤ２
０は１６本の入力端子を備えた論理積ゲートであり、全
入力端子が全て”１′′となった時点で“ １′を出力
する機能を有している。
あり、ＳＴＢ信号のタイミングによって順次１ビットず
つ（第２図（ｂ）ではＬＳＢ−ＭＳＢ方向に’）ＤＡＴ
Ａ信号の１直が格納されていく。次に、シフトレジスタ
１４の保持内容と上記マッチパターンレジスタ１２との
保持内容との排他的論理和がＸＯＲ１７でとられ、両ビ
ット列の内容に差異のあるときには”Ｐ′が出力され、
一致している場合には゛′０″が出力される。なお、上
記ＸＯＲ１７は、ＬＳＢ−＋ＭＳＢに対してそれぞれ１
６ビット分の一対ずつの入力端子を備えており、対応人
カビット同士で排他的論理和が成立したときにｊ？１１
ｔが出力されるようになっている。ここで該当ビット同
士の埴が一致しているためにＸＯＲ１７より”Ｏ”が出
力された場合、この＋＋Ｃ）Ｉ＋は”１”に反転されて
ＯＲ１日に入力される。当該ＯＲ１Ｂもそれぞれ１６ビ
ット分の一対ずつの入力端子を備えており、対応人カビ
ット同士で論理和が成立したときに″１”が出力される
ようになっている。ＯＲ１Ｂではマッチパターンマスク
レジスタ１３の保持内容の反転信号との論理和をとるが
、このとき上記ＸＯＲ１ ７からの。反転入力がいかな
る１直であっても、マッチパターンマスクレジスタ１３
の該当ビットが゛０″ すなわち該当ビッＩ・がマツ
チ判定の対象とならない、いわゆるマスクされている場
合には、その反転出力である”１”がＯＲ１日を通過し
て冫欠段のＡＮＤ２０にそのまま入力される。ＡＮＤ２
０は１６本の入力端子を備えた論理積ゲートであり、全
入力端子が全て”１′′となった時点で“ １′を出力
する機能を有している。
一方、マッチパターンマスクレジスタ１３の該当ビット
が゛１″ すなわち該当ビットがマッチ判定対象とな
っているときには、その反転出力である“０″がＯＲ１
Ｂに対して入力されるため、ＸＯＲ１７からの該当ビッ
ト列の１直によってＡＮＤ２０への出力の埴が異なる。
が゛１″ すなわち該当ビットがマッチ判定対象とな
っているときには、その反転出力である“０″がＯＲ１
Ｂに対して入力されるため、ＸＯＲ１７からの該当ビッ
ト列の１直によってＡＮＤ２０への出力の埴が異なる。
すなわちＸＯＲＩ７からの出力が″０゛である場合には
その反転の”１”が、ＸＯＲ１７からの出力が”Ｐ′で
ある場合にはその反転の”０”がＡＮＤ２０に対して出
力される。
その反転の”１”が、ＸＯＲ１７からの出力が”Ｐ′で
ある場合にはその反転の”０”がＡＮＤ２０に対して出
力される。
ＡＮＤ２０では、１６ビット分の全てが１１１＋＋に七
ツ１・された時点で最終段のＡＮＤ２１に９：−ｉ ｔ
，，で＋１１１１を出力する。
ツ１・された時点で最終段のＡＮＤ２１に９：−ｉ ｔ
，，で＋１１１１を出力する。
以上の動作に同朋して、シフ１・レジスタ１５では、格
納された値がＳＴＢ信号のタイミングによって（第２図
（ｂ）ではＭＳＢ→ＬＳＢ方向に）順次０が入力されて
シフトされる。この出力は反転された状態でＡＮＤ１６
に入力されていく。ＡＮＤ１６では、シフトレジスタ１
５の１６ビツｌ・分の設定埴が全て”Ｏ ＩＴになった
状態で論理偵が成立し、最終段の゜ＡＮＤ２１に対して
”１″が出力される。
納された値がＳＴＢ信号のタイミングによって（第２図
（ｂ）ではＭＳＢ→ＬＳＢ方向に）順次０が入力されて
シフトされる。この出力は反転された状態でＡＮＤ１６
に入力されていく。ＡＮＤ１６では、シフトレジスタ１
５の１６ビツｌ・分の設定埴が全て”Ｏ ＩＴになった
状態で論理偵が成立し、最終段の゜ＡＮＤ２１に対して
”１″が出力される。
ＡＮＤ２１では、マッチ判定モードとなった際むこ、Ｍ
ＡＴＣＨ信号の反転信号である゛′１゛′が入力されて
いるため、ＡＮＤ２０およびＡＮＤ１６からの゛１′゛
の入力によってマッチの成立信号ＭＯ Ｉ（を出力する
。
ＡＴＣＨ信号の反転信号である゛′１゛′が入力されて
いるため、ＡＮＤ２０およびＡＮＤ１６からの゛１′゛
の入力によってマッチの成立信号ＭＯ Ｉ（を出力する
。
以上の動作状態を、第２図を用いて説明する。
同図では、横軸がＳＴＢ信号を基準としたＴＯ〜′ｒ３
０の時間軸で示しており、パターン比較モード（ＴＯ〜
Ｔ９）→マッチ判定モード（Ｔ９〜Ｔ２７）→パターン
比較モード（Ｔ２７〜Ｔ３０）と推移する状態を示して
いる。
０の時間軸で示しており、パターン比較モード（ＴＯ〜
Ｔ９）→マッチ判定モード（Ｔ９〜Ｔ２７）→パターン
比較モード（Ｔ２７〜Ｔ３０）と推移する状態を示して
いる。
まず初期状態（たとえばＴ２）において、マッチパター
ンレジスタ１２とマッチパターンマスクレジスタ１３に
対して所定ビット列の書き込みが行われる。このときの
両レジスタ１２および１３のビットの対応関係はたとえ
ば下記のように設定する。
ンレジスタ１２とマッチパターンマスクレジスタ１３に
対して所定ビット列の書き込みが行われる。このときの
両レジスタ１２および１３のビットの対応関係はたとえ
ば下記のように設定する。
ＬＳＢ ＩＩＩＳ９マッチハ０
ターシレシースタ ００１１０１０１１０
００００００マッチハ０ターシマスクしシースタ
１１１１００１１１０００００００すなわち、上記の
設定ではマッチパターンレジスタ１２に設定したビット
列の中で、マッチパターンマスクレジスタに設定した”
１”に該当する部分のビットのみをマッチ判定するもの
であり、上記のように００１ １＊＊０１ １ （ただ
し木は不定）のビットパターンを検出したときにマッチ
の成立を判定するようになっている。
ターシレシースタ ００１１０１０１１０
００００００マッチハ０ターシマスクしシースタ
１１１１００１１１０００００００すなわち、上記の
設定ではマッチパターンレジスタ１２に設定したビット
列の中で、マッチパターンマスクレジスタに設定した”
１”に該当する部分のビットのみをマッチ判定するもの
であり、上記のように００１ １＊＊０１ １ （ただ
し木は不定）のビットパターンを検出したときにマッチ
の成立を判定するようになっている。
これによって本実施伜１では、上記マッチパターンレジ
スタ１２およびマッチパターンマスクレジスタ１３への
設定内容によって１〜１６ビットの任意の長さのマッチ
をとることが可能となっている（上記の例では９ビット
分のマッチをとるように設定されており、うち２ビット
分は不定となっている）。
スタ１２およびマッチパターンマスクレジスタ１３への
設定内容によって１〜１６ビットの任意の長さのマッチ
をとることが可能となっている（上記の例では９ビット
分のマッチをとるように設定されており、うち２ビット
分は不定となっている）。
上記のようにしてマッチパターンマスクレジスタ１３に
設定された内容はたとえばＴ９の時点でシフ１・レジス
タ１６にロードされる。
設定された内容はたとえばＴ９の時点でシフ１・レジス
タ１６にロードされる。
次に、Ｔ５においてＭＡＳＩ＜信号が１１１１１→リ０
″となり、被検査ＩＣの特定ピン、すなわちマッチ判定
の対象とするピンを選択した段階で２１“′となる（Ｔ
９）。これと同朋してＭＡＴＣＨ信号が”１”→”０”
となることにより、マッチ判定モードに入る。
″となり、被検査ＩＣの特定ピン、すなわちマッチ判定
の対象とするピンを選択した段階で２１“′となる（Ｔ
９）。これと同朋してＭＡＴＣＨ信号が”１”→”０”
となることにより、マッチ判定モードに入る。
この状態で、シフトレジスタ１４にはＳＴＢ信号のサイ
クルでＬＳＢよりＭＳＢ方向にＤＡＴＡ信号の埴が順次
格納されていく。このシフトレジスタ１４に格納されて
いくビット列の１直はマッチパターンレジスタ１２の埴
とＸＯＲ１７において順次比較されて、両レジスタ１４
、１２の対応ビットの１直が・一致している場合には”
０″が出力される。ＸＯＲ１７の出力はさらにＯＲ１８
においてマッチパターンマスクレジスタ１３のビット列
と比較されて、該当ビットが一致した埴である場合、ま
たは不一致であってもそれがマスクされたビットである
場合（第２図（ａ）および（ｂ）ではＴ１６およびＴ１
ＢのＤＡＴＡ信号の１直がこれに該当する）にはＡＮＤ
２０の該当入力端子に”１”をセットする。
クルでＬＳＢよりＭＳＢ方向にＤＡＴＡ信号の埴が順次
格納されていく。このシフトレジスタ１４に格納されて
いくビット列の１直はマッチパターンレジスタ１２の埴
とＸＯＲ１７において順次比較されて、両レジスタ１４
、１２の対応ビットの１直が・一致している場合には”
０″が出力される。ＸＯＲ１７の出力はさらにＯＲ１８
においてマッチパターンマスクレジスタ１３のビット列
と比較されて、該当ビットが一致した埴である場合、ま
たは不一致であってもそれがマスクされたビットである
場合（第２図（ａ）および（ｂ）ではＴ１６およびＴ１
ＢのＤＡＴＡ信号の１直がこれに該当する）にはＡＮＤ
２０の該当入力端子に”１”をセットする。
このようにして、ＤＡＴＡ信号より特定のビットパター
ンを検出し、かつシフトレジスタ１５の格納埴が全てク
リアされた時点でマッチが成立し、Ｔ２６においてマッ
チの成立信号ＭＯＫが晶終段のＡＮＤ２１より出力され
る。
ンを検出し、かつシフトレジスタ１５の格納埴が全てク
リアされた時点でマッチが成立し、Ｔ２６においてマッ
チの成立信号ＭＯＫが晶終段のＡＮＤ２１より出力され
る。
このようにしてマッチ判定が完了した峙点で、ＭＡＴＣ
Ｈ信号は再度”０”→”１”となり、パターン比較モー
ドに戻る（Ｔ２７）。なお、このパターン比較モードに
入った状態で、ＰＡＴ信号？ＩＴ■Ｉ＋であるにもかか
わらず、ＤＡＴＡ信号は１１１＋ｊとなっているため、
ＦＦ４のデータ入力端子Ｄに″Ｐ′がセットされ、これ
が次のＳＴＢ信号のエツジ１・リガ（Ｔ２Ｂ）によって
Ｑ端子より”Ｐ′、すなわち不良判定信号ＦＡＩＬが出
力されている。
Ｈ信号は再度”０”→”１”となり、パターン比較モー
ドに戻る（Ｔ２７）。なお、このパターン比較モードに
入った状態で、ＰＡＴ信号？ＩＴ■Ｉ＋であるにもかか
わらず、ＤＡＴＡ信号は１１１＋ｊとなっているため、
ＦＦ４のデータ入力端子Ｄに″Ｐ′がセットされ、これ
が次のＳＴＢ信号のエツジ１・リガ（Ｔ２Ｂ）によって
Ｑ端子より”Ｐ′、すなわち不良判定信号ＦＡＩＬが出
力されている。
このように、本実施削ではＭＡＴＣＨ信号を反転させる
のみで、パターン比較モードとマッチ判定モードとを容
易に切り換えることが可能であり、簡潔な回路構成でロ
ジック試験およびマッチ判定の両者の機能を合わせ持っ
たＩＣ検査装置を得ることができる。
のみで、パターン比較モードとマッチ判定モードとを容
易に切り換えることが可能であり、簡潔な回路構成でロ
ジック試験およびマッチ判定の両者の機能を合わせ持っ
たＩＣ検査装置を得ることができる。
なお、上記実施削では各レジスタ１４等について１６ビ
ット構成のものを例に説明したが、被検査ＩＣによって
はこれ以下のビット構成あるいはこれ以上のビット構成
のものを用いてもよい。
ット構成のものを例に説明したが、被検査ＩＣによって
はこれ以下のビット構成あるいはこれ以上のビット構成
のものを用いてもよい。
さらに、ＭＡＴＣＨ信号については負論理でアクティブ
となる場合で説明したが、正論理がアクティブであって
もよい。
となる場合で説明したが、正論理がアクティブであって
もよい。
本発明によれば、単一の装置構成によってロジック等の
信号パターンの比較とマッチ判定とが可能となり、効率
的なＩＣ検査を実施することができる。
信号パターンの比較とマッチ判定とが可能となり、効率
的なＩＣ検査を実施することができる。
第１図は本発明の一実施例である検査回路を示すブロッ
ク図、 第２図（ａ）および”（１））は各信号のタイミングと
、これに刻応する各レジスタのビット状態を示す説明図
である。 １．１・・・コンパレータ（ＣＭＰ）、２・・・排他的
論理和ゲー１−（ＸＯＲ）、３・・・論理和ゲー｝ （
ＯＲ）、４・・・フリップフロップ（ＦＦ）、５，６・
・・論理偵ゲート（ＡＮＤ）、７・・・インバータ（Ｎ
ＯＴ）、８・・・排他的論理和ゲート（ｘＯＲ）、１０
・・・論理積ゲー｝ （ＡＮＤ）、１１・・・論理和ゲ
ート（ＯＲ）、１２◆・・マッチパターンレジスタ、１
３・◆◆マツ子パターンレジスタ、１４・・・シフトレ
ジスタ、１５・◆◆シフ１・レジスタ、１６◆・◆シフ
トレジスタ、１７・・・排他的論理和ゲート（ＸＯＲ）
、１Ｂ−◆◆論理和ゲー１−（ＯＲ）、ＤＡＴＡ・・・
データ信号、ＦＡＩＬ・・・不良判定信号、ＭＡＳＫ・
・・マスク信号、ＭＯＫ・・・マッチ成立信号、ＰＡＴ
・・・ｕｈ待埴パターン信号、ＳＴＢ・・・判定タイミ
ング信号。
ク図、 第２図（ａ）および”（１））は各信号のタイミングと
、これに刻応する各レジスタのビット状態を示す説明図
である。 １．１・・・コンパレータ（ＣＭＰ）、２・・・排他的
論理和ゲー１−（ＸＯＲ）、３・・・論理和ゲー｝ （
ＯＲ）、４・・・フリップフロップ（ＦＦ）、５，６・
・・論理偵ゲート（ＡＮＤ）、７・・・インバータ（Ｎ
ＯＴ）、８・・・排他的論理和ゲート（ｘＯＲ）、１０
・・・論理積ゲー｝ （ＡＮＤ）、１１・・・論理和ゲ
ート（ＯＲ）、１２◆・・マッチパターンレジスタ、１
３・◆◆マツ子パターンレジスタ、１４・・・シフトレ
ジスタ、１５・◆◆シフ１・レジスタ、１６◆・◆シフ
トレジスタ、１７・・・排他的論理和ゲート（ＸＯＲ）
、１Ｂ−◆◆論理和ゲー１−（ＯＲ）、ＤＡＴＡ・・・
データ信号、ＦＡＩＬ・・・不良判定信号、ＭＡＳＫ・
・・マスク信号、ＭＯＫ・・・マッチ成立信号、ＰＡＴ
・・・ｕｈ待埴パターン信号、ＳＴＢ・・・判定タイミ
ング信号。
Claims (4)
- （１）、被検査デバイスからの出力信号と外部から入力
される期待値信号とを比較して出力信号の良否を判定す
る手段と、任意に設定された特定のビット列を格納して
おく手段と、該格納されたビット列と上記出力信号とを
比較して出力信号中から特定のビット列のみを検出する
手段とを備えたＩＣ検査装置。 - （２）、被検査デバイスからの出力信号と期待値信号と
を比較して両信号が不一致の場合にセットされ不良判定
出力を行うフリップフロップと、被検査デバイスの出力
信号から特定のビット列を検出するマッチ回路とを有し
、該マッチ回路は任意のビット列をマッチパターンとし
て設定する第１のレジスタと、設定されたマッチパター
ンに対していずれのビットを有効な判定対象とするかを
選択するマスクパターンを設定する第２のレジスタとを
有し特定桁のビットを除外してマッチ判定を行うことを
特徴とするＩＣ検査装置。 - （３）、上記第２のレジスタは、上記第１のレジスタに
設定されたマッチパターンと被検査デバイスからの出力
信号との一致または不一致の結果信号に対して予め設定
された特定のビットをマスクすることによってマッチの
成立・不成立を出力するものであることを特徴とする請
求項２に記載のＩＣ検査装置。 - （４）、上記第１のレジスタに対応して１ビットずつデ
ータを格納していく第３のレジスタと、初期状態が第２
のレジスタよりロードされた内容で開始されるとともに
上記第３のレジスタとは逆方向に格納された値を出力し
ていく第４のレジスタとを備えた請求項３または４に記
載のＩＣ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159974A JPH0324479A (ja) | 1989-06-22 | 1989-06-22 | Ｉｃ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159974A JPH0324479A (ja) | 1989-06-22 | 1989-06-22 | Ｉｃ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324479A true JPH0324479A (ja) | 1991-02-01 |
Family
ID=15705243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159974A Pending JPH0324479A (ja) | 1989-06-22 | 1989-06-22 | Ｉｃ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457597B2 (en) | 2000-06-22 | 2002-10-01 | Kyowa Electric And Chemical Co., Ltd. | Beverage can cap and straw |
| WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122972A (ja) * | 1982-12-28 | 1984-07-16 | Mitsubishi Electric Corp | 論理回路試験装置 |
-
1989
- 1989-06-22 JP JP1159974A patent/JPH0324479A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122972A (ja) * | 1982-12-28 | 1984-07-16 | Mitsubishi Electric Corp | 論理回路試験装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457597B2 (en) | 2000-06-22 | 2002-10-01 | Kyowa Electric And Chemical Co., Ltd. | Beverage can cap and straw |
| WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
| JP5047283B2 (ja) * | 2007-06-12 | 2012-10-10 | 株式会社アドバンテスト | 試験装置 |
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