CN111241766A - 测试方法与测试系统 - Google Patents

测试方法与测试系统 Download PDF

Info

Publication number
CN111241766A
CN111241766A CN201910222797.2A CN201910222797A CN111241766A CN 111241766 A CN111241766 A CN 111241766A CN 201910222797 A CN201910222797 A CN 201910222797A CN 111241766 A CN111241766 A CN 111241766A
Authority
CN
China
Prior art keywords
test
program
test patterns
data
trigger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910222797.2A
Other languages
English (en)
Other versions
CN111241766B (zh
Inventor
陈志通
叶懿德
郑嘉贤
吴倚彰
阎怀玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN111241766A publication Critical patent/CN111241766A/zh
Application granted granted Critical
Publication of CN111241766B publication Critical patent/CN111241766B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318364—Generation of test inputs, e.g. test vectors, patterns or sequences as a result of hardware simulation, e.g. in an HDL environment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/02—Reliability analysis or reliability optimisation; Failure analysis, e.g. worst case scenario performance, failure mode and effects analysis [FMEA]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种测试方法，其由至少一处理器执行并包含下列操作：转换关联于一扫描测试的一第一资料为一程式，其中该程式用以观察一电路系统中的一未测试部分，且该未测试部分未能在该扫描测试中被检验；根据一网表档与复数个测试式样一起执行复数个电路模拟以及该程式，以评等该些测试式样以产生一第二资料，其中该网表档对应该电路系统；根据该第二资料自该些测试式样选择出至少一候选测试式样；以及根据该网表档与该至少一候选测试式样对该电路系统执行至少一故障模拟，以测试该电路系统。

Description

测试方法与测试系统
技术领域
本案是有关于一种测试方法与系统，且特别是有关于测试积体电路的测试方法与系统。
背景技术
各种用于测试晶片中的积体电路的测试方法已有一定发展。然而，在现有方式中，测试程式需要相当久的时间(例如，数个礼拜，或有时需要数个月)来评估出晶片中一定数量的有缺陷装置，以获得有说服力的诊断结果。如此一来，进行测试以及制造晶片的效率会因此降低。
发明内容
为了解决上述问题，本案的一些态样提供一种测试方法，其由至少一处理器执行并包含下列操作：转换关联于一扫描测试的一第一资料为一程式，其中该程式用以观察一电路系统中的一未测试部分，且该未测试部分未能在该扫描测试中被检验；根据一网表档与复数个测试式样一起执行复数个电路模拟以及该程式，以评等该些测试式样以产生一第二资料，其中该网表档对应该电路系统；根据该第二资料自该些测试式样选择出至少一候选测试式样；以及根据该网表档与该至少一候选测试式样对该电路系统执行至少一故障模拟，以测试该电路系统。
本案的一些态样提供一种校正系统，其包含一记忆体与一处理器。记忆体用以储存一电脑程式码。处理器用以执行该电脑程式码，以：转换关联于一扫描测试的一第一资料为一程式，其中该程式用以观察一电路系统中的一未测试部分，且该未测试部分未能在该扫描测试中被检验；根据一网表档与复数个测试式样一起执行复数个电路模拟以及该程式，以评等该些测试式样以产生一第二资料，其中该网表档对应该电路系统；根据该第二资料自该些测试式样选择出至少一候选测试式样；以及根据该网表档与该至少一候选测试式样对该电路系统执行至少一故障模拟，以测试该电路系统。
综上所述，本案实施例提供的测试系统与方法可改善测试积体电路的效率，并增加测试的涵盖率。
附图说明
本案所附图式的说明如下：
图1为根据本案一些实施例所绘制的一种测试系统的示意图；
图2为根据本案一些实施例所绘示的一种电路系统的示意图；
图3为根据本案一些实施例所绘制的测试方法的流程图；以及
图4为根据本案一些实施例所绘示程式的行为的概念示意图。
符号说明：
100 测试系统
110 处理器
120 记忆体
130 输入输出介面
200 电路系统
220 扫描炼电路
240 逻辑电路
SI 扫描输入端
SO 扫描输出端
D 输入端
Q 输出端
EN 扫描致能讯号
TP 测试式样
OA1至OA3 输出端
D1 网表档
300 测试方法
S310、S320 操作
S330、S340 操作
S350、S360 操作
S370、S380 操作
D2至D4 资料
A1至A3 逻辑闸
400 程式
regA1至regA3 虚拟暂存器
OR1至OR3 讯号值
TP1至TP3 测试式样
具体实施方式
以下将以图式揭露本案的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本案。也就是说，在本案部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式绘示之。
关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本案，其仅仅是为了区别以相同技术用语描述的元件或操作而已。如本文所用，词汇『与/或』包含了列出的关联项目中的一个或多个的任何组合。
关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
于本文中，用语『电路系统(circuitry)』泛指包含一或多个电路(circuit)所形成的单一系统。用语『电路』泛指由一或多个电晶体与/或一或多个主被动元件按一定方式连接以处理讯号的物件。
参照图1，图1为根据本案一些实施例所绘制的一种测试系统100的示意图。
如图1所示，测试系统100包含处理器110、记忆体120以及输入输出(input/output,I/O)介面130。处理器110可由至少一处理器电路、中央处理单元(CPU)、一特殊应用积体电路(ASIC)、多处理器、分散式系统或合适的处理电路实施。各种实施处理器110的电路或单元皆为本案所涵盖的范围。
记忆体120储存用以测试积体电路的至少一程式码。记忆体120储存至少一程式码，其由一组用以测试或验证积体电路的功能的一指令集所编码。处理器110可执行储存于记忆体120内的至少一程式码，且测试或验证积体电路的功能的操作可被自动地执行。
于一些实施例中，记忆体120为一非暂态电脑可读取储存媒体，其被编码(即储存)为用于测试积体电路的一组可执行指令集。例如，记忆体120储存有可用于执行例如为图3所示的多个操作的可执行指令集。于一些实施例中，电脑可读取媒体包含电性、磁性、光学、电磁性、红外线与/或半导体的系统(或设备或装置)。例如，电脑可读取媒体包含半导体或固态记忆体、磁带、可移除电脑磁碟、随机存取记忆体(RAM)、唯读记忆体(ROM)、刚性磁碟与/或光学磁碟。于一些使用光学磁碟的实施例中，电脑可读取媒体包含唯读记忆光碟(CD-ROM)、可重复录写光碟(CD-R/W)与/或数位视讯光碟(DVD)。
多个I/O介面130自各种控制装置接收多个输入或指令(未绘示)，其中该些控制装置可由一电路设计者或测试工程师操作。据此，测试系统100可经由多个I/O介面130接收的输入或指令被操控。于一些实施例中，多个I/O介面130包含显示器，其用以显示执行该程式码的状态。于各种实施例中，多个I/O介面130包含图形化用户介面(GUI)、键盘、滑鼠、轨迹球、轨迹板、触控屏幕、游标方向键、或上述任意组合，以与处理器110沟通资讯与指令。
参照图2，图2为根据本案一些实施例所绘示的一种电路系统200的示意图。为了易于说明图3的测试方法300，各种相关的用语或元件将参照图2说明。
电路系统200包含扫描炼电路220与逻辑电路240。扫描炼电路220包含多个正反器，其透过各自的扫描输入端SI以及扫描输出端SO串联耦接。扫描炼电路220经由其输入端D以及输出端Q耦接至逻辑电路240。于一些实施例中，响应于扫描致能讯号EN以及各种测试式样TP，扫描炼电路220操作于一扫描模式下，以对逻辑电路240执行一扫描测试。于一些实施例中，逻辑电路240可包含各种数位电路、组合逻辑电路等等。例如，逻辑电路240至少包含多个逻辑闸A1至A3，其分别包含多个输出端OA1至OA3。
于一些实施例中，电路设计者可经由网表(netlist)档D1描述电路系统200，以设计电路系统200。于一些实施例中，网表档D1的内容符合一预定类型的句法，其在可由测试系统100辨识的一描述性格式内记录与/或设计一电路。于一些实施例中，预定类型的句法可为BERKELEY SPICE的句法。于一些其他的实施例中，预定类型的句法可为SPICE的句法。上述关于网表档D1的类型用于示例。各种类型的网表档皆为本案所涵盖的范围。
于一些实施例中，多个I/O介面130可接收用于对应电路系统200的网表档D1。于一些实施例中，记忆体120储存一或多个程式码(其可对应一设计工具)，其可根据网表档D1执行测试或分析。于一些实施例中，为了运行扫瞄测试，处理器110可根据网表档D1执行该设计工具，以产生图2中的扫描致能讯号EN以及测试式样TP。于一些实施例中，网表档D1为逻辑闸层级(gate-level)的网表档。
参照图3，图3为根据本案一些实施例所绘制的测试方法300的流程图。为易于理解，测试方法300将参考图1至图2说明。
于操作S310中，根据对应于电路系统200的网表档D1执行扫描测试，以获取资料D2。
例如，响应于自I/O介面130传送来的一指令(未绘示)与网表档D1，处理器110执行该测试工具以对电路系统200执行扫描测试。在扫瞄测试被完成后，处理器110可输出该扫描测试的总结报告为资料D2，并将之储存至记忆体120。于一些实施例中，资料D2包含电路系统200中未能被扫描测试所检验的电路部分(后称『电路系统200的未测试部分』)的资讯。举例而言，逻辑闸A1至A3未能被扫描测试所涵盖的电路，故资料D2的资讯指明此三个逻辑闸A1至A3未能被检验。于此例中，电路系统200的未测试部分包含这些逻辑闸A1至A3。
于操作S320，转换资料D2为程式400，其用于观察电路系统200中未能被扫描测试检验到的电路部分。
为了说明操作S320，一并参照图4，且图4为根据本案一些实施例所绘示程式400的行为的概念示意图。于一些实施例中，处理器110响应于资料D2产生程式400。例如，如先前所述，逻辑闸A1至A3未能被扫描测试所检验到。于此条件下，处理器110可根据资料D2产生图4的程式400，以于后续测试中观察逻辑闸A1至A3。
如图4所示，在程式400中，虚拟暂存器regA1、regA2以及regA3可被各种指令或程式语言设置。虚拟暂存器regA1、regA2以及regA3用以分别根据输出端OA1、OA2以及OA3上的变化执行计数操作，以产生讯号值OR1至OR3。例如，在后续测试中，每当自输出端OA1输出的讯号值一改变，讯号值OR1会增加1。依此类推，讯号值OR1至OR3(即程式400的输出结果)可用来监测逻辑闸A1至A3在后续测试中被触发的次数。
图4中的虚拟暂存器的数量用于示例。于一些实施例中，虚拟暂存器的数量为根据电路系统200的未测试部分中的电路数量而定。于一些实施例中，程式400的行为或功能可利用各种程式语言编码，且可被储存于记忆体120内。于一些实施例中，程式400可与测试工具整合，藉以使处理器110可执行测试工具来执行与/或产生程式400。
继续参照图3，于操作S330，根据网表档D1以及测试式样TP1至TP3一起执行电路模拟与程式400，以产生资料D3。
于一些实施例中，测试式样TP1至TP3为预先设定并储存于记忆体120内。测试式样TP1至TP3对应用于电路系统200上不同的输入向量(或讯号)。于一些实施例中，处理器110可根据网表档D1以及测试式样TP1至TP3执行记忆体120内的测试工具与/或模拟工具(例如，HSPICE、静态时序分析工具、功能验证工具)与程式400，以对电路系统200执行电路模拟。
例如，程式400跟着第一至第三电路模拟执行，其中第一、第二与第三电路模拟分别基于测试式样TP1、TP2与TP3执行。在每一电路模拟的过程中，若电路系统200的未测试部分中的一对应电路(或逻辑闸)有被测试式样TP1至TP3触发，程式400内的暂存器regA1至regA3的值会被更新。例如，在第一电路模拟中，若逻辑闸A1响应于测试式样TP1被触发，输出端A1所输出的讯号值会被改变，且数值OR1会相应地增加。
在所有电路模拟被执行后，处理器110基于程式400的暂存器regA1至regA3的数值OR1至OR3输出电路模拟的总结报告为资料D3，并将之储存于记忆体120。于一些实施例中，资料D3包含电路系统200的未测试部分中响应于每一测试式样TP1至TP3被触发的电路(或逻辑闸)的数量。
于操作S340，根据资料D3评等测试式样TP1至TP3，以产生资料D4。
为说明操作S340，一并参照下表一。表一根据本案一些实施例示出资料D4的内容。于一些实施例中，处理器110执行测试工具以根据资料D3来评等测试式样TP1至TP3，以输出一总结报告(即表一)为资料D4。
表一：
Figure BDA0002004168570000071
于一些实施例中，处理器110可执行测试工具来分析资料D3，以决定分别对应于多个测试式样TP1至TP3的多个触发比例。例如，根据资料D3，处理器110获取电路系统200的未测试部分中响应于测试式样TP1触发的电路(或逻辑闸)的数量(后称第一数量)为0，并获取电路系统200的未测试部分中所有的电路(或逻辑闸)的数量(后称第二数量)为4288。据此，处理器110将第一数量除以第二数量以决定对应于测试式样TP1的触发比例为0％。依此类推，若对应于测试式样TP2至TP3的第一数量分别为2550以及3250，对应于测试式样TP2至TP3的触发比例分别被决定为59.47％以及75.79％。
于一些实施例中，处理器110基于触发比例评等多个测试式样TP1至TP3。于一些实施例中，对应于较高的触发比例的测试式样会被指派较高的评等。在表一的例子中，触发比例75.79％为最高的比例，因此对应的测试式样TP3被指派为阶级1(即最高阶级)。依此类推，测试式样TP2被指派为阶级2，且测试式样TP1被指派为阶级3(即最低阶级)。
参照下表二。表二根据本案另一些实施例示出资料D4的内容。
表二：
Figure BDA0002004168570000081
相较于表一，于一些进一步的实施例中，处理器110基于触发比例以及对于电路系统200的未测试部分的涵盖率评等测试式样TP1至TP3。在表二的例子中，测试式样TP1至TP3分别被决定为49.38％、59.47％以及75.79％。再者，根据资料D3，处理器110得知逻辑闸A1响应于测试式样TP1被触发，且逻辑闸A2至A3响应于测试式样TP2至TP3被触发。换言之，逻辑闸A2至A3皆有被利用测试式样TP2至TP3的模拟涵盖到。于此条件下，考虑到测试式样的涵盖率以及多样化，处理器110指派测试式样TP3为阶级1，指派测试式样TP1为阶级2，并指派测试式样TP2为阶级3。
换句话说，因为逻辑闸A2至A3皆被测试式样TP2至TP3所涵盖，且测试式样TP3得到较高的触发比例，测试式样TP3被指派为阶级1。因为逻辑闸A1仅被测试式样TP1涵盖，因其独特性，测试式样TP1接着被指派为比测试式样TP2还高的阶级。
继续参照图3，于操作S350，根据资料D4自测试式样TP1至TP3选择至少一候选测试式样。
例如，在表一的例子中，基于此阶级，处理器110可选择测试式样TP2至TP3为候选测试式样。或者，在表二的例子中，基于此阶级，处理器110可选择测试式样TP1以及TP3为候选测试式样，以增加后续测试的整体涵盖率。
于操作S360，根据网表档D1以及至少一候选测试式样执行至少一故障模拟，以测试电路系统200并产生涵盖率D5。
例如，响应于网表档D1、候选测试式样以及自I/O介面130接收的指令(未绘示)，处理器110执行测试工具与/或故障模拟工具，以对电路系统200执行故障模拟。每一个故障模拟会利用至少一候选测试式样中的一测试式样执行。在故障模拟执行后，处理器110可以找出电路系统200中的缺陷。
在一些相关技术中，故障模拟必须利用所有的测试式样执行，以提高故障模拟的涵盖率。在这些技术中，多个测试式样的涵盖率需要由电路设计者或测试工程师在单一故障模拟执行后人工检查。此外，由于所有的测试式样都需要被执行故障模拟，将对执行故障模拟的整体时间造成大幅增加。相较于上述技术，藉由设置程式400，测试系统100可以藉由考虑涵盖率以及多样性(即触发比例)而自所有测试式样中选出候选测试式样，以基于候选测试式样执行故障模拟。如此一来，执行故障模拟的方便性以及效率可以被改善，且故障模拟的涵盖率D5可透过候选测试式样被提高。
于操作S370，决定操作S360中执行的故障模拟的涵盖率D5是否低于一目标涵盖率D6。若涵盖率D5是低于目标涵盖率D6，执行操作S380。于操作S380，修改测试式样TP1至TP3。在操作S380执行后，再次执行操作S330、S340、S350、S360以及S370。
上述测试方法300的多个操作仅为示例，并非限于上述示例的顺序执行。在不违背本揭示内容的各实施例的操作方式与范围下，在测试方法300的下的各种操作当可适当地增加、替换、省略或以不同顺序执行。
于一些实施例中，测试方法300可实施为载于非暂态电脑可读取媒体的一测试工具。换句话说，测试方法300可由硬体(例如，测试系统100)、软体、韧体以及上述任一组合实施。例如，若速度与准确度为首要考虑，可主要使用硬体与/或韧体方式实施。或者，若弹性度为首要考虑，可主要使用软体方式实施。各种实施测试方法300的设置方式皆为本案所涵盖的范围。
综上所述，本案实施例提供的测试系统与方法可改善测试积体电路的效率，并增加测试的涵盖率。
虽然本案已以实施方式揭露如上，然其并非限定本案，任何熟习此技艺者，在不脱离本案的精神和范围内，当可作各种更动与润饰，因此本案的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种测试方法，由至少一处理器执行，该测试方法包含：
转换关联于一扫描测试的一第一资料为一程式，其中该程式用以观察一电路系统中的一未测试部分，且该未测试部分未能在该扫描测试中被检验；
根据一网表档与复数个测试式样一起执行复数个电路模拟以及该程式，以评等该些测试式样以产生一第二资料，其中该网表档对应该电路系统；
根据该第二资料自该些测试式样选择出至少一候选测试式样；以及
根据该网表档与该至少一候选测试式样对该电路系统执行至少一故障模拟，以测试该电路系统。
2.根据权利要求1所述的测试方法，其中执行该些电路模拟包含：
根据该网表档与该些测试式样一起执行复数个电路模拟以及该程式，以基于该程式的一输出结果产生一第三资料，其中该程式的该输出结果对应该未测试部分中响应于该些测试式样中每一者被触发的复数个电路的一第一数量；以及
根据该第三资料评等该些测试式样，以产生该第二资料。
3.根据权利要求2所述的测试方法，其中评等该些测试式样包含：
根据该第三资料决定复数个触发比例，其中该些触发比例分别对应于该些测试式样；以及
根据该些触发比例评等该些测试式样，其中若该些触发比例中的一第一触发比例较高，该些测试式样中的一第一测试式样被指派一较高阶级，且该第一测试式样对应于该第一触发比例。
4.根据权利要求3所述的测试方法，其中决定该些触发比例包含：
将该第一数量除以一第二数量，以决定该些触发比例中的一第一触发比例，其中该第二数量为该电路系统中的该未测试部分内所有电路的数量。
5.根据权利要求1所述的测试方法，其中转换关联于该扫描测试的该第一资料为该程式包含：
基于关联于该电路系统的该未测试部分的复数个端点的一资讯，在该程式中设定复数个虚拟暂存器，
其中若在该电路系统中的该未测试部分在该些电路模拟中响应于该些测试式样被触发，该些虚拟暂存器被更新。
6.一种测试系统，包含：
一记忆体，用以储存一程式码；以及
一处理器，用以执行该程式码，以：
转换关联于一扫描测试的一第一资料为一程式，其中该程式用以观察一电路系统中的一未测试部分，且该未测试部分未能在该扫描测试中被检验；
根据一网表档与复数个测试式样一起执行复数个电路模拟以及该程式，以评等该些测试式样以产生一第二资料，其中该网表档对应该电路系统；
根据该第二资料自该些测试式样选择出至少一候选测试式样；以及
根据该网表档与该至少一候选测试式样对该电路系统执行至少一故障模拟，以测试该电路系统。
7.根据权利要求6所述的测试系统，其中该处理器用以根据该网表档与该些测试式样一起执行复数个电路模拟以及该程式，以基于该程式的一输出结果产生一第三资料，
其中该程式的该输出结果对应该未测试部分中响应于该些测试式样中每一者被触发的复数个电路的一第一数量，且该处理器更用以根据该第三资料评等该些测试式样，以产生该第二资料。
8.根据权利要求6所述的测试系统，其中该处理器用以根据该第三资料决定复数个触发比例，并根据该些触发比例评等该些测试式样，其中该些触发比例分别对应于该些测试式样，且若该些触发比例中的一第一触发比例较高，该些测试式样中的一第一测试式样被指派一较高阶级，且该第一测试式样对应于该第一触发比例。
9.根据权利要求6所述的测试系统，其中该处理器用以将该第一数量除以一第二数量，以决定该些触发比例中的一第一触发比例，其中该第二数量为该电路系统中的该未测试部分内所有电路的数量。
10.根据权利要求6所述的测试系统，其中该处理器用以基于关联于该电路系统的该未测试部分的复数个端点的一资讯，在该程式中设定复数个虚拟暂存器，
其中若在该电路系统中的该未测试部分在该些电路模拟中响应于该些测试式样被触发，该些虚拟暂存器被更新。
CN201910222797.2A 2018-11-13 2019-03-22 测试方法与测试系统 Active CN111241766B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/188,699 US10598730B1 (en) 2018-11-13 2018-11-13 Testing method and testing system
US16/188,699 2018-11-13

Publications (2)

Publication Number Publication Date
CN111241766A true CN111241766A (zh) 2020-06-05
CN111241766B CN111241766B (zh) 2023-11-21

Family

ID=69902442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910222797.2A Active CN111241766B (zh) 2018-11-13 2019-03-22 测试方法与测试系统

Country Status (3)

Country Link
US (1) US10598730B1 (zh)
CN (1) CN111241766B (zh)
TW (1) TWI712806B (zh)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6148425A (en) * 1998-02-12 2000-11-14 Lucent Technologies Inc. Bist architecture for detecting path-delay faults in a sequential circuit
US20030093733A1 (en) * 2001-11-13 2003-05-15 Sun Microsystems, Inc. Modeling custom scan flops in level sensitive scan design
US20040153806A1 (en) * 2002-09-17 2004-08-05 Yukio Sugimura Technique for testability of semiconductor integrated circuit
JP2004340789A (ja) * 2003-05-16 2004-12-02 Toshiba Microelectronics Corp 集積回路試験システム
US20050081130A1 (en) * 2003-10-10 2005-04-14 Mentor Graphics Corporation Using constrained scan cells to test integrated circuits
US20050262409A1 (en) * 2004-05-21 2005-11-24 Laung-Terng Wang Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits
US20060111873A1 (en) * 2004-03-31 2006-05-25 Yu Huang Compactor independent direct diagnosis of test hardware
US20060206772A1 (en) * 2005-03-09 2006-09-14 Fujitsu Limited Method and apparatus for supporting test pattern generation, and computer product
US7693676B1 (en) * 2006-09-08 2010-04-06 Cadence Design Systems, Inc. Low power scan test for integrated circuits
US20110137602A1 (en) * 2009-12-08 2011-06-09 International Business Machines Corporation Insertion of faults in logic model used in simulation
US20120221284A1 (en) * 2011-02-24 2012-08-30 New York University Architecture, system, method, and computer-accessible medium for partial-scan testing
CN202586188U (zh) * 2010-11-24 2012-12-05 帕西·西姆公司 具有布线不当保护和自动测试的电气布线装置
US20160124044A1 (en) * 2014-10-30 2016-05-05 Renesas Electronics Corporation Failure diagnosis system, failure diagnosis method, and failure diagnosis program

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2522541B2 (ja) * 1989-03-24 1996-08-07 三菱電機株式会社 シミュレ―ション装置及びシミュレ―ション方法
US5604895A (en) * 1994-02-22 1997-02-18 Motorola Inc. Method and apparatus for inserting computer code into a high level language (HLL) software model of an electrical circuit to monitor test coverage of the software model when exposed to test inputs
US5724504A (en) * 1995-06-01 1998-03-03 International Business Machines Corporation Method for measuring architectural test coverage for design verification and building conformal test
US6631344B1 (en) * 1999-03-26 2003-10-07 Synopsys, Inc. Method and system for performing deterministic analysis and speculative analysis for more efficient automatic test pattern generation
US6970815B1 (en) 1999-11-18 2005-11-29 Koninklijke Philips Electronics N.V. Method of discriminating between different types of scan failures, computer readable code to cause a display to graphically depict one or more simulated scan output data sets versus time and a computer implemented circuit simulation and fault detection system
US7373621B1 (en) * 2005-02-01 2008-05-13 Altera Corporation Constraint-driven test generation for programmable logic device integrated circuits
US7539957B1 (en) * 2005-05-26 2009-05-26 Altera Corporation Automatic test pattern generation tool with feedback path capabilities for testing circuits with repeating blocks
US7562274B2 (en) * 2005-08-16 2009-07-14 Asset Intertech, Inc. User data driven test control software application the requires no software maintenance
JP2007122589A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Ind Co Ltd ミックスドシグナル回路シミュレータ
US8522215B1 (en) * 2008-07-14 2013-08-27 The Mathworks, Inc. Coverage analysis for variable size signals
US8584073B2 (en) * 2008-07-21 2013-11-12 Synopsys, Inc. Test design optimizer for configurable scan architectures
JP6544958B2 (ja) * 2015-03-18 2019-07-17 ルネサスエレクトロニクス株式会社 半導体装置及び設計装置、スキャンフリップフロップ
US10546085B2 (en) * 2017-04-12 2020-01-28 Anchor Semiconductor Inc. Pattern centric process control

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6148425A (en) * 1998-02-12 2000-11-14 Lucent Technologies Inc. Bist architecture for detecting path-delay faults in a sequential circuit
US20030093733A1 (en) * 2001-11-13 2003-05-15 Sun Microsystems, Inc. Modeling custom scan flops in level sensitive scan design
US20040153806A1 (en) * 2002-09-17 2004-08-05 Yukio Sugimura Technique for testability of semiconductor integrated circuit
JP2004340789A (ja) * 2003-05-16 2004-12-02 Toshiba Microelectronics Corp 集積回路試験システム
US20050081130A1 (en) * 2003-10-10 2005-04-14 Mentor Graphics Corporation Using constrained scan cells to test integrated circuits
US20060111873A1 (en) * 2004-03-31 2006-05-25 Yu Huang Compactor independent direct diagnosis of test hardware
US20050262409A1 (en) * 2004-05-21 2005-11-24 Laung-Terng Wang Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits
US20060206772A1 (en) * 2005-03-09 2006-09-14 Fujitsu Limited Method and apparatus for supporting test pattern generation, and computer product
US7693676B1 (en) * 2006-09-08 2010-04-06 Cadence Design Systems, Inc. Low power scan test for integrated circuits
US20110137602A1 (en) * 2009-12-08 2011-06-09 International Business Machines Corporation Insertion of faults in logic model used in simulation
CN202586188U (zh) * 2010-11-24 2012-12-05 帕西·西姆公司 具有布线不当保护和自动测试的电气布线装置
US20120221284A1 (en) * 2011-02-24 2012-08-30 New York University Architecture, system, method, and computer-accessible medium for partial-scan testing
US20160124044A1 (en) * 2014-10-30 2016-05-05 Renesas Electronics Corporation Failure diagnosis system, failure diagnosis method, and failure diagnosis program

Also Published As

Publication number Publication date
US10598730B1 (en) 2020-03-24
CN111241766B (zh) 2023-11-21
TW202018316A (zh) 2020-05-16
TWI712806B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
Holst et al. Adaptive debug and diagnosis without fault dictionaries
US11361248B2 (en) Multi-stage machine learning-based chain diagnosis
US10657207B1 (en) Inter-cell bridge defect diagnosis
US6993470B2 (en) Method of evaluating test cases in a simulation environment by harvesting
US10268787B2 (en) Hybrid timing analysis method and associated system and non-transitory computer readable medium
US20140032969A1 (en) Post-silicon validation using a partial reference model
US8560991B1 (en) Automatic debugging using automatic input data mutation
US7219287B1 (en) Automated fault diagnosis in a programmable device
US9404972B2 (en) Diagnosis and debug with truncated simulation
Wang et al. An ATPG method for double stuck-at faults by analyzing propagation paths of single faults
US6836856B2 (en) Methods for characterizing, generating test sequences for, and/or simulating integrated circuit faults using fault tuples and related systems and computer program products
KR100966010B1 (ko) 하나 이상의 중복 테스트 제거 및 하나 이상의 비효율적테스트 재배열 방법
US8402421B2 (en) Method and system for subnet defect diagnostics through fault compositing
US6934656B2 (en) Auto-linking of function logic state with testcase regression list
US11681843B2 (en) Input data compression for machine learning-based chain diagnosis
US20110077893A1 (en) Delay Test Apparatus, Delay Test Method and Delay Test Program
CN111241766B (zh) 测试方法与测试系统
US8468409B2 (en) Speed-path debug using at-speed scan test patterns
Wang et al. An automatic test pattern generation method for multiple stuck-at faults by incrementally extending the test patterns
WO2008010648A1 (en) Matching method for multiple stuck-at faults diagnosis
US11023357B1 (en) Method and system for sequential equivalence checking
US7133818B2 (en) Method and apparatus for accelerated post-silicon testing and random number generation
US10914785B2 (en) Testing method and testing system
US10853546B1 (en) Method and system for sequential equivalence checking
Singh et al. The review: Lifecycle of object-oriented software testing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant