KR20140109675A - 게이트 드라이버 및 디스플레이 구동 회로. - Google Patents

게이트 드라이버 및 디스플레이 구동 회로. Download PDF

Info

Publication number
KR20140109675A
KR20140109675A KR1020130023942A KR20130023942A KR20140109675A KR 20140109675 A KR20140109675 A KR 20140109675A KR 1020130023942 A KR1020130023942 A KR 1020130023942A KR 20130023942 A KR20130023942 A KR 20130023942A KR 20140109675 A KR20140109675 A KR 20140109675A
Authority
KR
South Korea
Prior art keywords
gate
voltage
output
control signal
scan signal
Prior art date
Application number
KR1020130023942A
Other languages
English (en)
Inventor
이재범
박현상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130023942A priority Critical patent/KR20140109675A/ko
Priority to US14/095,055 priority patent/US20140253531A1/en
Publication of KR20140109675A publication Critical patent/KR20140109675A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

디스플레이 패널의 게이트 라인들을 구동하는 게이트 드라이버가 개시된다. 본 발명의 실시예에 따른 게이트 드라이버는, 상기 게이트 라인들을 선택하기 위한 스캔 신호를 생성하는 스캔 신호 생성부 및 게이트 온전압, 제1 게이트 오프전압 및 제2 게이트 오프전압을 수신하고, 상기 스캔 신호의 제1 상태에 응답하여, 상기 게이트 온전압을 게이트 라인으로 출력하고, 상기 스캔 신호의 제2 상태에 응답하여, 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압을 순차적으로 상기 게이트 라인으로 출력하는 출력 회로를 포함한다.

Description

게이트 드라이버 및 디스플레이 구동 회로. {Gate driver and display driving circuit}
본 발명은 디스플레이 구동 회로에 관한 것으로서, 특히 디스플레이 패널을 구동하는 게이트 드라이버에 관한 것이다.
TV, 노트북 컴퓨터, 모니터 및 모바일 단말기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 평판 표시 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(Organic Light Ennition Device) 등이 있다. 상기와 같은 평판 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀들이 배치된다. 디스플레이 구동 회로에서 제공되는 데이터 신호에 의해 픽셀들이 구동됨에 따라 패널에 화상이 구현된다. 3D(Dimension) 영상의 구현이나 동영상의 화질 개선을 위하여 평판 표시 장치의 프레임 주파수가 증가하고 있으며, 또한, 패널의 크기가 점점 대형화하고, 해상도가 증가함에 따라 디스플레이 구동 회로가 구동해야 하는 패널의 로드가 증가하고 있다.
본 발명이 해결하고자 하는 과제는 패널의 게이트 라인을 빠르게 구동할 수 있는 게이트 드라이버를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 해상도가 높은 디스플레이 패널을 구동할 수 있는 디스플레이 구동 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 게이트 드라이버는,
게이트 라인들을 선택하기 위한 스캔 신호를 생성하는 스캔 신호 생성부 및 게이트 온전압, 제1 게이트 오프전압 및 제2 게이트 오프전압을 수신하고, 상기 스캔 신호의 제1 상태에 응답하여, 상기 게이트 온전압을 게이트 라인으로 출력하고, 상기 스캔 신호의 제2 상태에 응답하여, 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압을 순차적으로 상기 게이트 라인으로 출력하는 출력 회로를 포함한다.
일 실시예에 있어서, 상기 출력 회로는, 상기 스캔 신호의 게이트 온 구간에 상기 게이트 온전압을 출력하고, 상기 스캔 신호의 게이트 오프 구간 중 제1 구간에 상기 제1 게이트 오프전압을 출력하고, 상기 제1 구간 이후의 제2 구간에 상기 제2 게이트 오프전압을 출력할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 오프전압은, 주기적으로 상기 제2 게이트 오프전압의 전압 레벨과 동일한 제2 로우 레벨에서 상기 제2 로우 레벨보다 낮은 제1 로우 레벨로 하강하도록 변조된 전압일 수 있다.
일 실시예에 있어서, 상기 게이트 온전압은, 주기적으로 제1 하이 레벨에서 제2 하이 레벨로 하강하는 변조된 전압이고, 상기 제1 게이트 오프 전압의 하강 구간과 상기 게이트 온전압의 하강 구간은 동일할 수 있다.
일 실시예에 있어서, 상기 게이트 온전압과 상기 제1 게이트 오프전압의 전압 레벨의 차이는 일정할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 오프전압은 일정한 제1 로우 레벨을 갖고, 상기 제2 게이트 오프전압은 상기 제1 로우 레벨보다 높은 일정한 제2 로우 레벨을 갖을 수 있다.
일 실시예에 있어서, 상기 출력 회로는, 상기 게이트 온전압에 연결되고, 상기 스캔 신호가 제1 상태일 때, 상기 게이트 온전압을 출력단자로 출력하는 풀업부 및 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압에 연결되고, 상기 스캔 신호가 제2 상태일 때, 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압을 순차적으로 상기 출력단자로 출력하는 풀다운부를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호에 기초하여 상기 출력 회로를 제어하는 복수의 제어신호들을 생성하는 제어신호 생성부를 더 포함할 수 잇다.
일 실시예에 있어서, 상기 풀다운부는, 소스 단자에 상기 제1 게이트 오프전압이 연결되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제2 제어신호에 따라 스위칭 동작하여 상기 제1 게이트 오프전압을 출력하는 제2 트랜지스터 및 일단에 상기 제2 게이트 오프전압이 연결되고, 타단이 상기 출력 단자에 연결되는 풀다운 저항을 포함하는 것을 특징으로 하는 게이트 드라이버.
일 실시예에 있어서, 상기 풀다운부는, 소스 단자에 상기 제1 게이트 오프전압이 연결되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제2 제어신호에 따라 스위칭 동작하여, 상기 제1 게이트 오프전압을 출력하는 제2 트랜지스터 및 소스 단자에 상기 제2 게이트 오프전압이 인가되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제3 제어신호에 따라 스위칭 동작하여, 상기 제2 게이트 오프전압을 출력하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 드라이버는 n개의 게이트 라인을 구동하고, 상기 스캔신호 생성부는 n개의 상기 스캔 신호를 생성할 수 있다.
본 발명의 다른 실시예에 따른 디스플레이 구동 회로는, 외부 전원전압을 이용하여 복수의 전원전압들을 생성하는 전압 생성부, 디스플레이 패널로 데이터 신호들을 제공하는 소스 드라이버 및 상기 전압 생성부로부터 게이트 온전압, 제1 게이트 오프전압 및 제2 게이트 오프전압을 인가받고, 대응하는 게이트 라인의 스캔 신호에 기초하여, 게이트 온전압, 제1 게이트 오프전압 및 제2 게이트 오프전압을 순차적으로 상기 게이트 신호로서 출력한다.
일 실시예에 있어서, 상기 게이트 드라이버는, 게이트 온 구간에 상기 게이트 온전압을 출력하고, 게이트 오프 구간 중 제1 구간에 상기 제1 게이트 오프전압을 출력하고, 상기 제1 구간 이후의 제2 구간에 상기 제2 게이트 오프전압을 출력할 수 있다.
일 실시예에 있어서, 상기 제1 구간에, 상기 제1 게이트 오프전압의 전압 레벨은, 상기 제2 게이트 오프전압의 전압 레벨보다 낮을 수 있다.
일 실시예에 있어서, 상기 게이트 드라이버는, 상기 패널의 양측면에 연결될 수 있다.
본 발명의 기술적 사상에 따른 게이트 드라이버는 게이트 라인에 연결된 박막 트랜지스터들의 게이트 전압의 폴링 타임 및 폴링 타임의 편차를 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 디스플레이 구동 회로는 각각의 화소에 대한 데이터 충전 시간을 증가시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 블록도이다.
도 2는 도 1의 화소의 일 구현예이다.
도 3은 도 1의 게이트 드라이버를 개략적으로 나타내는 블록도이다.
도 4는 도 1의 게이트 드라이버를 상세하게 나타내는 블록도이다.
도 5는 도 4의 게이트 드라이버의 타이밍도이다.
도 6은 도 1의 디스플레이 패널의 게이트 라인의 등가회로이다.
도 7은 도 1의 게이트 드라이버의 출력 및 패널상의 신호들의 타이밍도이다.
도 8은 도 4의 게이트 드라이버의 일 구현예를 나타내는 회로도이다.
도 9는 도 8의 게이트 드라이버의 동작 타이밍을 나타내는 타이밍도이다.
도 10은 도 8의 게이트 드라이버의 동작 타이밍을 나타내는 타이밍도이다.
도 11은 도 4의 게이트 드라이버의 다른 구현예를 나타내는 회로도이다.
도 12는 도 11의 게이트 드라이버의 동작 타이밍을 나타내는 타이밍도이다.
도 13은 도 1의 디스플레이 장치의 일 구현예를 나타낸 도면이다.
도 14는 도 1의 디스플레이 장치의 다른 구현예를 나타낸 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다. 도 1에 도시된 바와 같이, 상기 디스플레이 장치(1000)는 화상을 표시하는 패널(1100)과, 패널(1100)을 구동하기 위한 구동회로를 구비한다. 상기 구동회로는, 패널의 데이터 라인(DL1~DLm)을 구동하는 소스 드라이버(1200), 패널의 게이트 라인(GL1~GLn)을 구동하는 게이트 드라이버(1300), 상기 드라이버들을 제어하기 위한 각종 타이밍 신호나 데이터(RGB DATA, CONT1, CONT2)를 발생하는 타이밍 컨트롤러(1400) 및 디스플레이 구동에 필요한 각종 전압들(VON, VOFF, AVDD, VCOM)을 발생하는 전압 생성부(1500)를 포함할 수 있다.
디스플레이 장치(1000)는 각종 평판 디스플레이 장치 중 어느 하나가 적용될 수 있다. 예컨대, 평판 디스플레이 장치는 액정 표시 장치(liquid crystal display)(LCD), 유기 EL(electro luminance) 표시 장치, PDP(plasma display panel) 장치 등을 포함할 수 있으며, 본 발명의 실시예에 따른 디스플레이 장치(1000)는 이들 장치 중 어느 하나가 적용될 수 있다. 설명의 편의상, 아래에서는 본 발명을 설명함에 있어서 액정 표시 장치를 예로 들어 설명한다.
패널(1100)은 복수의 게이트 라인(GL1-GLn)과, 게이트 라인들과 교차하는 방향으로 배치되는 복수의 데이터 라인(DL1~DLm)과, 게이트 라인 및 데이터 라인이 교차하는 영역에 배열된 픽셀들(PX)을 포함한다. 디스플레이 장치(1000)가 박막 트랜지스터(Thin Film Transistor, TFT)를 포함하는 액정 디스플레이 장치인 경우, 각 픽셀은 도 2에 도시된 바와 같이, 게이트 라인(GL)과 데이터 라인(DL)에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(TFT)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. 이러한 픽셀 구조에서는, 게이트 라인(GL)이 선택되면 선택된 게이트 라인에 연결된 픽셀의 박막 트랜지스터(TFT)가 턴 온되고, 이어서 소스 드라이버(1200)에 의해 각 데이터 라인(DL)에 픽셀 정보를 포함하는 데이터 신호가 인가된다. 데이터 신호는 해당 픽셀(PX)의 박막 트랜지스터(TFT)를 거쳐 액정 커패시터(Clc)와 스토리지 커패시터(Cst)에 인가되며, 액정 및 스토리지 커패시터들이 구동됨으로써 디스플레이 동작이 이루어진다.
한편, 타이밍 컨트롤러(1400)는 외부 장치로부터 입력되는 외부 데이터(I_DATA), 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC), 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE)를 입력받는다. 타이밍 컨트롤러(1400)는 소스 드라이버(1200)와의 인터페이스 사양에 맞도록 포맷(format)을 변환한 픽셀 데이터(RGB DATA)를 생성하고 이를 소스 드라이버(1200)로 출력한다. 또한, 타이밍 컨트롤러(1400)는 소스 드라이버(1200) 및 게이트 드라이버(1300)의 타이밍을 제어하기 위한 각종 제어신호들을 발생하며, 하나 이상의 데이터 제어신호들(CONT1)을 소스 드라이버(1200)로 출력하고 하나 이상의 게이트 제어신호들(CONT2)을 게이트 드라이버(1300)로 출력한다.
전압 생성부(1500)는 외부로부터 전원 전압들(VDD, VCI)을 입력받고, 디스플레이 장치(1000)의 동작에 필요한 다양한 전압들을 생성한다. 예컨대, 게이트 온전압(VON), 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프 전압(VOFF2)을 발생하여 게이트 드라이버(1300)로 출력하고, 아날로그 전원 전압(AVDD), 공통 전압(VCOM)을 발생하여 소스 드라이버(1200)로 출력한다.
소스 드라이버(1200)는 타이밍 제어부(1400)로부터 데이터 제어신호(CONT1) 및 영상 데이터(DATA1)를 수신하고, 데이터 제어신호(DCS)에 응답하여, 픽셀 데이터(RGB DATA)를 전압 또는 전류 형태의 데이터 신호로 변환하여, 대응하는 데이터선들(DL1~DLm)을 통해 화소들(PX)로 공급한다.
게이트 드라이버(1300)는 타이밍 제어부(1400)로부터 게이트 제어신호(CONT2)를 제공받아 게이트 신호를 생성한다. 게이트 드라이버(1300)는 생성된 게이트 신호를 게이트 라인들(GL1~GLn)을 통해 화소들(PX)로 공급할 수 있다. 상기 게이트 신호에 따라 한 행씩의 화소들(PX)이 순차적으로 선택되어 게이트 신호가 제공될 수 있다.
도 3은 도 1의 게이트 드라이버의 구성의 일 예를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 게이트 드라이버(1300)는, 스캔 신호 생성부(1340), 제어 신호 생성부(1330), 레벨 쉬프터부(1320) 및 출력 회로부(1310)를 포함할 수 있다.
게이트 드라이버(1300)는 n개의 게이트 라인에 대응하는 게이트 신호(Vg1~Vgn)를 n 개의 채널을 통해 출력한다. 상기 게이트 신호(Vg1~Vgn) 각각은 패널(1100)의 하나의 게이트 라인의 픽셀들을 구동하기 위해 제공되는 신호이며, n 개의 게이트 라인에 대해 게이트 신호(Vg1~Vgn)를 출력함에 의하여 하나의 프레임(frame)이 패널(1100)에 구현된다.
스캔 신호 생성부(1340)는 외부(예컨대 도 1의 타이밍 콘트롤러)로부터의 신호(CONT2)에 대응하여 패널(1100)의 각 게이트 라인들을 순차적으로 선택하여 활성화시키는 펄스 신호인 스캔 신호들(SC1, SC2,...,SCn)을 생성한다. 스캔 신호 생성부(1340)는 복수의 쉬프트 레지스터들(미도시)로 구현될 수 있다. 예를 들어 스캔 신호 생성부(1340)는 게이트 드라이버의 채널 수에 해당하는 쉬프트 레지스터들을 포함할 수 있다. 각각의 쉬프트 레지스터는 클럭 신호 및 이전 쉬프트 레지스터의 출력에 응답하여 스캔 신호를 생성할 수 있다. 이에 따라 스캔 신호들이 순차적으로 생성될 수 있다. 그러나 이에 국한되는 것은 아니고, 스캔 신호 생성부(1340)는 다양한 회로로 구현될 수 있다. 예를 들어, 스캔 신호 생성부(1340)는 외부로부터의 신호를 디코딩하여 스캔 신호들(SC1, SC2,...,SCn)을 생성하는 디코딩 회로일 수도 있다.
제어신호 생성부(1330)는 상기 스캔 신호 생성부(1340)로부터 제공받은 스캔 신호들(SC1, SC2,...,SCn)로부터 출력 회로부(1310)를 제어하기 위한 제어신호들을 생성한다. 제어신호 생성부(1330)는 복수의 제어신호 생성회로(130_1, 130_2,..., 130_n)를 포함하고, 각각의 제어신호 생성회로(130_1, 130_2,...,130_n)는 대응하는 스캔 신호를 수신하여 출력 회로를 제어하기 위한 복수의 제어 신호들을 생성할 수 있다.
레벨 쉬프터부(1320)는 상기 제어신호 생성부(1330)로부터 출력된 제어신호들의 전압 레벨을 상기 출력 회로부(1310)의 출력 회로(110_1, 110_2,...,110_n)를 제어할 수 있는 전압 레벨로 변환한다. 상기 제어신호 생성부(1330)로부터 출력된 제어신호들은 로직 신호인바, 전압 레벨이 낮을 수 있다. 그러나, 상기 출력 회로부(1310)의 출력 회로들(110_1, 110_2,...,110_n)은 상기 제어신호들에 비하여 상대적으로 높은 전압 레벨(예를 들어, 양의 고전압 또는 음의 고전압)의 신호들에 의하여 동작하는 회로일 수 있다. 레벨 쉬프터부(1320)는 상기 출력 회로부(1310)가 정상적으로 동작할 수 있도록, 상기 제어신호들 각각의 전압 레벨을 상기 출력 회로부(1310)를 제어할 수 있는 전압 레벨로 변환하여 상기 출력 회로부(1310)로 제공할 수 있다.
출력 회로부(1310)는 패널(1100)의 게이트 라인들을 구동하기 위한 게이트 신호들(Vg1~Vgn)을 발생한다. 출력 회로부(1310)는 복수의 출력 회로들(110_1, 110_2,...,110_n)을 포함하고, 각 출력 회로로부터 출력된 게이트 신호(Vg1, VG2, ..., Vgn)는 대응하는 게이트 라인으로 제공된다. 출력 회로들(110_1, 110_2,...,110_n)은 전압 생성부(도 1의 1500)로부터 제공받은 게이트 온전압(VON), 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)을 기초로 게이트 신호(Vg1, VG2, ..., Vgn)를 생성하여 출력할 수 있다.
한편, 제어 신호 생성부(1330), 레벨 쉬프터부(1320), 및 출력 회로부(1310)는 각각 게이트 드라이버의 채널수에 해당하는 제어 신호 생성회로(130_1, 130_2,...,130_n), 레벨 쉬프트 회로(120_1, 120_2,...,120_n) 및 출력 회로(110_1, 110_2,...,110_n)를 구비할 수 있다. 서로 대응하는 제어신호 생성회로, 레벨 쉬프터 회로 및 출력 회로는 게이트 신호를 생성하는 하나의 채널을 형성할 수 있다. 그리고, 각각의 채널은 대응하는 스캔 신호에 응답하여 동작할 수 있다. 예를들어, 제1 제어신호 생성회로(130_1), 제1 레벨쉬프트 회로(120_1) 및 제1 출력 회로(110_1)는 제1 스캔신호(SC1)에 응답하여 제1 게이트 신호(Vg1)를 생성하는 제1 채널일 수 있다. 제1 제어신호 생성회로(130_1)는 제1 스캔 신호(SC1)를 수신하여 복수의 제어 신호를 생성하고, 제1 레벨쉬프트 회로(120_1)는 상기 제 1 제어신호 생성회로(130_1)로부터 수신한 복수의 제어 신호의 전압 레벨을 변환하고, 변환된 신호를 제1 출력 회로(110_1)로 제공한다. 그리고, 제1 출력 회로(110_1)는 제1 레벨 쉬프트 회로(120_1)로부터 제공된 제어신호들에 기초하여 게이트 온전압(VON), 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)을 제1 게이트 신호(Vg1)로서 순차적으로 출력할 수 있다. 다른 채널 또한 이와 유사하게 동작할 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 실시 예에 따른 게이트 드라이버의 동작을 더 상세하게 설명하기로 한다. 도 4는 본 발명의 실시 예에 따른 게이트 드라이버의 일 구현 예를 자세하게 나타낸 블록도이고, 도 5는 도 4의 게이트 드라이버의 타이밍도이다.
도 4에 도시된 바와 같이, 게이트 드라이버(100)는 제어신호 생성회로(130), 레벨 쉬프트 회로(120) 및 출력 회로(110)를 포함할 수 있다. 설명의 편의를 위하여 게이트 드라이버(100)의 하나의 채널에 해당하는 회로들을 도시하였으나, 도 3에 도시된 바와같이, 게이트 드라이버(100)가 n개의 게이트 라인을 구동하는 n개의 채널을 포함할 경우, 게이트 드라이버(100)는 도시된 회로들을 n개씩 포함할 수 있다.
제어신호 생성회로(130)는 게이트 라인의 스캔 신호(SC)에 기초하여 출력 회로(110)를 제어하기 위한 제어신호들을 생성한다. 그리고, 레벨쉬프트 회로(120)는 상기 제어신호들의 전압 레벨을 출력 회로(110)를 제어하기에 적합한 전압 레벨로 변환한다. 스캔 신호 생성부(도 3의 1340) 및 제어신호 생성회로(130)는 디지털 회로일 수 있다. 디지털 회로는 회로의 구조가 복잡하고, 빠른 속도로 동작한다. 따라서 비교적 낮은 레벨의 전원전압들을 인가받아 동작할 수 있다. 예를 들어, 전원전압들은 접지 전압(VSS) 및 전원전압(VDD)일 수 있다. 그러나, 출력 회로(110)에서 출력되는 게이트 전압은 화소(도 2의 PX)들의 박막 트랜지스터(TFT)를 턴온 또는 턴오프 시키기 위한 전압으로서 양의 고전압 레벨 또는 음의 고전압 레벨을 갖을 수 있다. 이에 따라, 출력 회로(110) 역시 고전압을 이용하여 동작하는바, 출력 회로(110)를 제어하기 위한 제어신호 또한 고전압 레벨의 신호일 필요가 있다. 이에 따라, 레벨 쉬프트 회로(120)는 제어신호 생성회로(130)로부터 출력된 제어신호들의 전압 레벨을 출력 회로(110)를 제어하기에 적합한 고전압 레벨로 변환하여 출력 회로(110)에 제공한다.
출력 회로(110)는 게이트 온전압(VON), 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)를 수신하고, 상기 스캔 신호(SC)의 제1 상태에 응답하여, 게이트 온전압(VON)을 게이트 라인으로 출력하고, 상기 스캔 신호(SC)의 제2 상태에 응답하여, 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)을 게이트 라인으로 순차적으로 출력한다. 출력 회로(110)는 풀업부(PU) 및 풀다운부(PD)를 구비할 수 있다. 풀업부(PU)는 게이트 온전압(VON)에 연결되고, 상기 스캔 신호가 제1 상태, 예컨대 논리 하이일 때, 상기 게이트 온전압을 출력단자로 출력한다. 풀다운부(PD)는 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)에 연결되고, 스캔 신호(SC)가 제1 상태에서 상기 제2 상태, 예컨대 논리 로우로 천이되면, 상기 제1 게이트 오프전압(VOFF1) 및 상기 제2 게이트 오프전압(VOFF2)을 순차적으로 상기 출력단자(VD_O)로 출력한다. 예를 들어 스캔 신호(SC)의 제1 상태는 게이트 라인의 온 구간(Ton)을 나타내고, 스캔 신호(SC)의 제2 상태는 게이트 라인의 오프구간(Toff)을 나타낼 수 있다. 게이트 라인의 오프구간(Toff)은 제1 구간(Toff1) 및 제2 구간(Toff2)으로 구분될 수 있다. 제1 구간(Toff1)은 게이트 라인의 오프구간(Toff) 중 게이트 라인의 온 구간(Ton) 이후의 소정의 구간이고, 제2 구간(Toff2)은 상기 제1 구간(Toff1) 이후부터 다음 게이트 라인의 온 구간(Ton)이전까지의 구간일 수 잇다. 도시된 바와 같이 한 프레임(1frame)내의 구간에 대해서, 제2 구간(Toff2)은 게이트 라인의 오프구간(Toff) 중 상기 제1 구간(Toff1)을 제외한 나머지 구간일 수 있다. 그러므로, 게이트 라인의 온구간(Ton)의 이전 및 상기 제1 구간(Toff1)의 이후가 제2 구간(Toff2)에 해당될 수 있다. 구동 회로(110)는 게이트 라인의 온구간(Ton)에 게이트 온전압(VON)을 게이트 신호(Vg)로서 출력하고, 게이트 라인의 오프구간(Toff) 중 제1 구간(Toff1)에 제1 게이트 오프전압(VOFF1)을 게이트 신호(Vg)로서 출력하고, 제2 구간(Toff2)에 제2 게이트 오프전압(VOFF2)을 게이트 신호(Vg)로서 출력할 수 있다. 이때, 게이트 온전압(VON)은 양의 고전압이고, 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)은 음의 전압일 수 있다. 제2 게이트 오프전압(VOFF2)은 게이트 라인에 연결된 화소(PX)의 박막 트랜지스터(TFT)를 전류의 리키지 없이 완전하게 턴오프 시키기에 적절한 고정된 전압 레벨을 갖는다. 제1 구간(Toff1)에 출력되는 제1 게이트 오프전압(VOFF1)의 전압 레벨은 상기 제2 게이트 오프전압(VOFF2)의 전압 레벨보다 낮을 수 있다.
제1 구간(Toff1)은 도시된 바와 같이 제2 구간(Toff2)에 비하여 상대적으로 매우 짧은 구간일 수 있다. 이와 같이, 스캔 신호(SC)가 제1 상태에서 제2 상태로 천이될 때, 즉, 게이트 온구간에서 게이트 오프구간으로 변화될 때, 출력 회로(110)는 게이트 온전압(VON)출력 이후, 일시적으로, 상기 제2 게이트 오프전압(VOFF2) 전압보다 낮은 전압 레벨의 제1 게이트 오프전압(VOFF1)을 출력한 후, 이어서 상기 제2 게이트 오프전압(VOFF2)을 출력할 수 있다.
이하, 도 6 및 도 7을 참조하여, 도 4의 게이트 드라이버(100)의 게이트 신호(Vg)와 게이트 라인의 게이트 전압의 변화를 검토하기로 한다. 도 6은 디스플레이 패널(도 1의 1100)의 하나의 게이트 라인의 부하를 모델링한 등가 회로도이고, 도 7은 게이트 신호(Vg)와 도 6의 게이트 라인의 두 지점(A, B) 게이트 전압을 나타낸 타이밍도이다. 도 6을 참조하면, 게이트 라인은 복수의 부하 저항(RL1, RL2, ...,RLn) 및 복수의 부하 커패시터(CL1, CL2,...,CLn)가 연결된 회로로 모델링 될 수 있다. 게이트 라인의 기생 저항은 부하 저항(RL1, RL2,...,RLn)으로 모델링되고, 각 화소의 액정 커패시터, 스토리지 커패시터 및 기생 커패시터는 부하 커패시터(CL1, CL2,...,CLn)로 모델링될 수 있다. 도 1에 도시된 바와 같이, 게이트 드라이버(1300)는 디스플레이 패널(1100)의 좌측 또는 우측에 배치되므로, 게이트 신호(Vg)는 게이트 라인의 종단으로 인가된다. RC 딜레이에 의하여, 게이트 라인의 종단에 가까운 제1 지점(A)의 게이트 전압(VA)과 게이트 라인의 종단과 거리가 먼 제2 지점(B)의 게이트 전압(VB)은 그 파형이 다르다. 제1 지점(A)의 게이트 전압(VA)은 RC 딜레이가 적으므로 게이트 신호(Vg)와 파형이 유사하다. 그러나, 제2 지점(B)의 게이트 전압(VB)은 게이트 신호(Vg)가 천이될 때, RC 딜레이에 의하여, 지연되는 파형을 나타낸다. 제1 지점(A)과 제2 지점(B)의 게이트 전압(VA, VB)의 라이징 타임은 t1의 타임 편차가 있고, 폴링 타임은 t3 의 타임 편차가 있다. 이때, 본 발명의 실시예에 따라, 게이트 신호(Vg)가 하강할때, 일시적으로, 제2 게이트 오프전압(VOFF2)보다 전압 레벨이 낮은 제1 게이트 오프전압(VOFF1)을 출력하고, 그 이후에 제2 게이트 오프전압(VOFF2)을 출력함으로써, 게이트 온전압(VON)에서 제2 게이트 오프전압(VOFF2)을 바로 출력하는 경우보다, 게이트 전압(VA, VB)의 폴링 타임을 감소시킬 수 있다. 이에 따라, 게이트 전압(VA, VB)의 폴링 타임의 편차, 즉 t3 또한 감소될 수 있다. 이때, 최종적으로 게이트 전압(VA, VB)은 제2 게이트 오프전압(VOFF2)의 전압 레벨을 갖게 되므로 박막 트랜지스터의 턴온시의 전압과 턴오프 시의 전압의 차이에 영향을 받는 킥백 전압은 증가하지 않는다. 한편, 데이터(DATA)가 게이트 라인에 연결된 화소들(PX)에 제공되는 구간을 1 수평구간이라고 하는데 상기 1 수평 구간은 게이트 전압(Vg)에 따라, 게이트 라인의 게이트 전압들이 게이트 온전압(VON)의 전압레벨까지 상승된 시점부터 제2 게이트 오프전압(VOFF2)의 전압레벨까지 하강할 때까지의 구간일 수 있다. 도 7에서 1 수평 구간은 t2 및 t3 구간일 수 있다. 이때, 데이터가 화소에 충전되는 시간은 게이트 라인의 전압이 게이트 온전압(VON)의 전압 레벨을 유지하는 구간, 즉 t2 구간이다. 따라서, t3 구간은 실질적으로 데이터의 충전과는 무관하게 버려지는 구간이다. 본 발명의 실 시예에 따른 게이트 드라이버(100)는 상술한 바와 같이 폴링 타임(t3)을 감소시킴으로써, 1 수평 구간에서 실질적으로 데이터가 화소에 충전되는 시간(t2)을 증가시킬 수 있다.
도 8은 도 4의 게이트 드라이버의 일 구현 예를 나타낸 회로도이다. 도 8을 참조하면, 제어신호 생성부(130a)는 스캔 신호(SC)를 기초로 제1 제어신호(P1)를 생성하는 제1 로직회로(131) 및 스캔 신호(SC)를 기초로 제2 제어신호(N1)을 생성하는 제2 로직회로(132)를 포함할 수 있다. 제1 로직회로(131) 및 제2 로직회로(132)는 접지전압(VSS) 및 로직 전원전압(VDD)을 인가받아 동작할 수 있다.
레벨 쉬프트 회로(120a)는 상기 제1 제어신호(P1)의 전압 레벨을 변환하는 제1 레벨쉬프터(121) 및 제2 제어신호(N1)의 전압 레벨을 변환하는 제2 및 제3 레벨쉬프터(122, 123)를 포함할 수 있다. 제1 레벨쉬프터(121)는 제1 제어신호(P1)의 제1 상태, 예를 들어 논리 하이의 전압 레벨을 게이트 온전압(VON)의 전압 레벨로 변환할 수 있다. 제2 레벨 쉬프터(122)는 제2 제어신호(N1)의 제2 상태, 예를 들어 논리 로우의 전압 레벨을 제2 게이트 오프전압(VOFF2)의 전압레벨로 변환하고, 제3 레벨 쉬프터(122)는 제2 제어신호(N1)의 제1 상태, 예를 들어 논리 하이의 전압 레벨을 게이트 온전압(VON)의 전압 레벨로 변환할 수 있다. 출력 회로(110a)는 상기 레벨 쉬프트 회로(120a)로부터 출력된 제1 제어신호(P1)에 응답하여 동작하는 풀업부(PUa) 및 제2 제어신호(N1)에 응답하여 동작하는 풀다운부(PDa)를 구비할 수 있다. 풀업부(PUa)는 소스 단자가 게이트 온전압(VON)에 연결되고, 드레인 단자가 출력 회로(110a)의 출력 단자(ND_O)에 연결되고, 게이트 단자에 인가되는 제1 제어신호(P1)에 응답하여 동작하는 제1 트랜지스터(MP1)를 포함할 수 있다. 제1 트랜지스터(MP1)는 제1 제어신호(P1)에 응답하여 스위칭 동작할 수 있다. 제1 트랜지스터(MP1)는 제1 제어신호(P1)가 제1 상태, 예컨대, 게이트 온전압(VON)일때, 턴오프되고, 제1 제어신호(P1)가 제2 상태, 예컨대, 접지전압(VSS)일 때, 턴온될 수 있다. 제1 트랜지스터(MP1)는 턴온되어, 게이트 온전압(VON)을 출력 단자(ND_O)로 출력할 수 있다.
풀다운부(PDa)는 제2 제어신호(N1)에 응답하여 스위칭 동작하는제2 트랜지스터(MN1) 및 풀다운 저항(R1)을 구비할 수 있다. 제2 트랜지스터(MN1)는 소스 단자가 제1 게이트 오프전압(VOFF1)에 연결되고, 드레인 단자가 출력 단자(ND_O)에 연결되고, 게이트 단자에 인가되는 제2 제어신호(N1)에 응답하여 동작할 수 있다. 제2 트랜지스터(MN1)는 제2 제어신호(N1)가 제1 상태, 예컨대, 게이트 온전압(VON)일 때 턴온되고, 제2 제어신호(N1)가 제2 상태, 예컨대, 제1 게이트 오프전압(VOFF1)일 때 턴오프될 수 있다. 제2 트랜지스터(MN1)는 턴온되어 제1 게이트 오프전압(VOFF1)을 출력 단자(ND_O)로 출력할 수 있다. 풀다운 저항(R1)은 일단에 제2 게이트 오프전압(VOFF2)이 연결되고, 타단이 출력 단자(ND_O)에 연결될 수 있다. 풀다운 저항(R1)의 저항값은 상기 제1 트랜지스터(MP1) 및 제2 트랜지스터(NN1)가 턴온되었을때의 온저항보다 매우 크고, 게이트 라인의 부하 저항보다 매우 작을 수 있다. 이에 따라, 제1 트랜지스터(MP1) 또는 제2 트랜지스터(MN1)가 턴온될 경우, 상기 풀다운 저항(R1)의 영향 없이 출력 단자(ND_O)로 게이트 온전압(VON) 또는 제1 게이트 오프전압(VOFF1)이 출력될 수 있다. 그리고, 제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)가 모두 턴온프되었을 때, 상기 풀다운 저항(R1)을 통하여 제2 게이트 오프전압(VOFF2)이 출력될 수 있다.
도 9는 도 8의 게이트 드라이버의 타이밍도이다. 도 9를 참조하면, 스캔 신호(SC)가 제1 상태일때, 즉, 게이트 온구간(Ton)에 제1 제어신호(P1)는 제2 상태이고, 제2 제어신호(N1)은 제2 상태일 수 있다. 따라서, 제2 트랜지스터(MN1)는 턴오프되고, 제1 트랜지스터(MP1)가 턴온되어 게이트 온전압(VON)이 게이트 신호(Vg)로서 출력될 수 있다. 이후, 스캔 신호(SC)가 제2 상태일때, 즉, 게이트 오프구간(Toff)일 때 소정의 제1 구간(Toff1)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1) 또한 제1 상태일 수 있다. 이에 따라 제1 트랜지스터(MP1)은 턴오프되고, 제2 트랜지스터(MN1)가 턴온되어, 제1 게이트 오프전압(VOFF1)이 게이트 신호(Vg)로서 출력될 수 있다. 이후, 제2 구간(Toff2)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1)는 제2 상태일 수 있다. 이에 따라 제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)가 모두 턴오프되고, 풀다운 저항(R1)을 통하여 제2 게이트 오프전압(VOFF2)이 게이트 신호(Vg)로서 출력될 수 있다.
한편, 도 9의 타이밍도에서는 게이트 온전압(VON), 제1 게이트 오프전압(VOFF1) 및 제2 게이트 오프전압(VOFF2)이 고정된 전압 레벨을 갖는 경우를 예를들어 설명하였으나, 이에 국한되는 것은 아니다. 다른 실시예에 다르면, 게이트 온전압(VON) 및 제1 게이트 오프전압(VOFF1)은 소정의 하강 구간을 갖는 전압일 수 있다. 이에 대하여, 도 10의 타이밍도를 참조하여 설명하기로 한다.
도 10은 도 8의 게이트 드라이버의 타이밍도이다. 도 10을 참조하면, 제2 게이트 오프전압(VOFF2)은 일정한 제2 로우 레벨을 갖는 전압일 수 있다. 게이트 온전압(VON)은 주기적으로 제1 하이 레벨(H1)에서 제2 하이 레벨(H2)로의 하강 구간을 갖도록 변조되는 전압이고, 제1 게이트 오프전압(VOFF1) 전압은, 주기적으로 제2 로우 레벨(L2)에서 제1 로우 레벨(L1)로의 하강 구간을 갖도록 변조되는 전압일 수 있다.
게이트 온전압(VON)은 소정의 하강 구간(Tf)동안 제1 하이 레벨에서 제2 하이 레벨로 하강하고, 제2 하이 레벨을 유지한다. 소정의 하강 구간(Tf)은 게이트 온구간(Ton)의 일부를 포함할 수 있다. 게이트 온구간(Ton)에서 게이트 오프구간(Toff)으로 변화되기 전에 게이트 온전압(VON)을 감소시켜, 박막 트랜지스터(도 2의 TFT)의 게이트 단자에 인가되는 턴온전압과 턴오프 전압의 차이를 감소시킬 수 있다. 이에 따라 킥백 전압이 감소될 수 있다.
도시된 바와같이, 게이트 온전압(VON)의 하강 구간과 제1 게이트 오프전압(VOFF1)의 하강 구간은 동일할 수 있다. 또한, 상기 제1 하이 레벨(H1)과 제2 하이 레벨(H2)의 전압 차는 제1 로우 레벨(L1)과 제2 로우 레벨(L2)의 전압차와 동일할 수도 있다. 이에 따라, 게이트 온전압(VON)과 제1 게이트 오프전압(VOFF1)의 전압차는 일정할 수 있다. 제1 게이트 오프전압(VOFF1)이 게이트 온전압(VON)과 동일한 구간에 하강함으로써, 제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)의 각 단자들간, 예를들어, 소스 단자와 게이트 단자, 게이트 단자와 드레인 단자 또는 소스 단자와 드레인 단자간의 전압 차이가 일정한 정격전압 내에서 유지될 수 있다.
스캔 신호(SC)가 제1 상태일때, 즉, 게이트 온구간(Ton)에 제1 제어신호(P1)는 제2 상태이고, 제2 제어신호(N1) 또한 제2 상태일 수 있다. 따라서, 제2 트랜지스터(MN1)는 턴오프되고, 제1 트랜지스터(MP1)가 턴온되어 게이트 온전압(VON)이 게이트 신호(Vg)로서 출력될 수 있다. 이때, 도시된 바와같이, 제1 하이 레벨(H1)에서 제2 하이 레벨(H2)로 변조되는 게이트 온전압(VON)이 출력될 수 있다. 스캔 신호(SC)가 제2 상태일때, 즉, 게이트 오프구간(Toff)중 소정의 제1 구간(Toff1)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1) 또한 제1 상태일 수 있다. 이에 따라 제1 트랜지스터(MP1)는 턴오프되고, 제2 트랜지스터(MN1)가 턴온되어, 제1 게이트 오프전압(VOFF1)이 출력될 수 있다. 제1 구간(Toff1)에서, 제1 게이트 오프전압(VOFF1)은 제1 로우 레벨(L1)이다. 따라서, 제1 로우 레벨(L1)을 갖는 제1 게이트 오프전압(VOFF1)이 게이트 신호(Vg)로서 출력될 수 있다. 이후, 제2 구간(Toff2)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1)는 제2 상태일 수 있다. 이에 따라 제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)가 모두 턴오프되고, 풀다운 저항(R1)을 통하여 제2 로우 레벨(L2)의 제2 게이트 오프전압(VOFF2)이 게이트 신호(Vg)로서 출력될 수 있다.
도 11은 도 4의 게이트 드라이버(100b)의 일 구현예를 나타낸 회로도이다. 도 11을 참조하면, 제어신호 생성부(130b)는 스캔 신호(SC)를 기초로 제1 제어신호(P1)를 생성하는 제1 로직회로(131), 제2 제어신호(N1)를 생성하는 제2 로직회로(132) 및 제3 제어신호(N2)를 생성하는 제3 로직회로(133)를 포함할 수 있다. 제1 로직회로(131), 제2 로직회로(132) 및 제3 로직회로(133)는 접지전압(VSS) 및 로직 전원전압(VDD)을 인가받아 동작할 수 있다.
레벨 쉬프터(120b)는 상기 제1 제어신호(P1)의 전압 레벨을 변환하는 제1 레벨쉬프터(121), 제2 제어신호(N1)의 전압 레벨을 변환하는 제2 및 제3 레벨쉬프터(122, 123) 및 제3 제어신호(N2)의 전압 레벨을 변환하는 제2 레벨쉬프터(124)를 포함할 수 있다. 제1 레벨쉬프터(121)는 제1 제어신호(P1)의 제1 상태, 예를 들어 논리 하이의 전압 레벨을 게이트 온전압(VON)의 전압 레벨로 변환할 수 있다. 제2 레벨 쉬프터(122)는 제2 제어신호(N1)의 제2 상태, 예를 들어 논리 로우의 전압 레벨을 제2 게이트 오프전압(VOFF2)의 전압레벨로 변환하고, 제3 레벨 쉬프터(122)는 제2 제어신호(N1)의 제1 상태, 예를 들어 논리 하이의 전압 레벨을 게이트 온전압(VON)의 전압 레벨로 변환할 수 있다. 제4 레벨 쉬프터(124)는 제3 제어신호(N2)의 제2 상태, 예를 들어 논리 로우의 전압 레벨을 제2 게이트 오프전압(VOFF2)의 전압 레벨로 변환할 수 있다.
출력 회로(110b)는 상기 레벨 쉬프트 회로(120b)로부터 출력된 제1 제어신호(P1)에 응답하여 동작하는 풀업부(PUb), 및 제2 제어신호(N1) 및 제3 제어신호(N2)에 응답하여 동작하는 풀다운부(PDb)를 구비할 수 있다. 풀업부(PUb)는 소스 단자가 게이트 온전압(VON)에 연결되고, 드레인 단자가 출력 회로(110a)의 출력 단자(ND_O)에 연결되고, 게이트 단자에 인가되는 제1 제어신호(P1)에 응답하여 동작하는 제1 트랜지스터(MP1)를 포함할 수 있다. 제1 트래지스터(MP1)는 제1 제어신호(P1)에 응답하여 스위칭 동작할 수 있다. 제1 트랜지스터(MP1)은 제1 제어신호(P1)가 제1 상태, 예컨데, 게이트 온전압(VON)일 때, 턴오프되고, 제1 제어신호(P1)가 제2 상태, 예컨데, 접지전압(VSS)일 때, 턴온될 수 있다. 제1 트랜지스터(MP1)는 턴온되어, 게이트 온전압(VON)을 출력 단자(ND_O)로 출력할 수 있다.
풀다운부(PDb)는 제2 제어신호(N1)에 응답하여 스위칭 동작하는제2 트랜지스터(MN1) 및 제3 제어신호(N2)에 응답하여 스위칭 동작하는 제3 트랜지스터(MN2)를 구비할 수 있다. 제2 트랜지스터(MN1)는 소스 단자가 제1 게이트 오프전압(VOFF1)에 연결되고, 드레인 단자가 출력 단자(ND_O)에 연결되고, 게이트 단자에 인가되는 제2 제어신호(N1)에 응답하여 동작할 수 있다. 제2 트랜지스터(MN1)는 제2 제어신호(N1)가 제1 상태, 즉 게이트 온전압(VON)일 때 턴온되고, 제2 제어신호(N1)가 제2 상태, 즉, 제1 게이트 오프전압(VOFF1)일 때 턴오프될 수 있다. 제2 트랜지스터(MN1)은 턴온되어 제1 게이트 오프전압(VOFF1)을 출력 단자(ND_O)로 출력할 수 있다. 제3 트랜지스터(MN2)는 소스 단자가 제2 게이트 오프전압(VOFF2)에 연결되고, 드레인 단자가 출력 단자(ND_O)에 연결되고, 게이트 단자에 인가되는 제3 제어신호(N2)에 응답하여 동작할 수 있다. 제3 트랜지스터(MN2)는 제3 제어신호(N2)가 제1 상태, 즉 접지전압(VSS)일 때 턴온되고, 제3 제어신호(N2)가 제2 상태, 즉, 제2 게이트 오프전압(VOFF2)일 때 턴오프될 수 있다. 제3 트랜지스터(MN2)는 턴온되어 제2 게이트 오프전압(VOFF2)을 출력 단자(ND_O)로 출력할 수 있다.
도 12는 도 11의 게이트 드라이버(100b)의 타이밍도이다. 스캔 신호(SC)가 제1 상태일때, 즉, 게이트 온구간(Ton)에 제1 제어신호(P1)는 제2 상태이고, 제2 제어신호(N1)는 제2 상태이고, 제3 제어신호(N2)는 제2 상태일 수 있다. 따라서, 제2 및 제3 트랜지스터(MN1, MN2)는 턴오프되고, 제1 트랜지스터(MP1)가 턴온되어 게이트 온전압(VON)이 게이트 신호(Vg)로서 출력될 수 있다. 이때, 도시된 바와같이, 제1 하이 레벨(H1)에서 제2 하이 레벨(H2)로 변조되는 게이트 온전압(VON)이 출력될 수 있다. 스캔 신호(SC)가 제2 상태일때, 즉, 게이트 오프구간(Toff) 중 소정의 제1 구간(Toff1)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1) 또한 제1 상태이고, 제3 제어신호(N2)는 제2 상태일일 수 있다. 이에 따라 제1 및 제3 트랜지스터(MP1, MN2)는 턴오프되고, 제2 트랜지스터(MN1)가 턴온되어, 제1 게이트 오프전압(VOFF1)이 출력될 수 있다. 제1 구간(Toff1)에서, 제1 게이트 오프전압(VOFF1)은 제1 로우 레벨(L1)이다. 따라서, 제1 로우 레벨(L1)의 제1 게이트 오프전압(VOFF1)이 게이트 신호(Vg)로서 출력될 수 있다. 이후, 제2 구간(Toff2)에 제1 제어신호(P1)는 제1 상태이고, 제2 제어신호(N1)는 제2 상태이고 제3 제어신호(N2)는 제1 상태일 수 있다. 이에 따라 제1 및 제2 트랜지스터(MP1, MN1)가 턴오프되고, 제3 트랜지스터(MN2)가 턴온되어 상기 제1 로우레벨(L1)보다 높은 제2 로우 레벨(L2)을 갖는 제2 게이트 오프전압(VOFF2)이 출력될 수 있다.
본 실시예는 게이트 온전압(VON) 및 제1 게이트 오프전압(VOFF1)이 소정 구간 하강하는 변조된 주기전압인 경우를 도시하였으나, 게이트 온전압(VON) 및 제1 게이트 오프전압(VOFF1)은 일정한 전압 레벨을 갖는 전압일 수도 있으며, 이 경우에도 제1 내지 제3 제어신호(P1, N1, N2)는 도 12에 도시된 바와 같으며, 게이트 신호(Vg)또한 동일할 수 있다.
도 13은 도 1의 디스플레이 장치의 일 구현 예를 나타낸 도면이다. 도 13을 참조하면, 디스플레이 장치(1000a)는 디스플레이 패널(1100) 및 디스플레이 패널(1100)에 전기적으로 연결되는 하나 이상의 소스 드라이버(1200) 및 하나 이상의 게이트 드라이버(1300)를 포함할 수 있다. 본 실시 예에서는 4개의 소스 드라이버(1200) 및 4개의 게이트 드라이버(1200)가 구비되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 소스 드라이버(1200) 및 게이트 드라이버(1200)의 개수는 디스플레이 패널의 해상도 및 하나의 소스 드라이버(1200)가 구동하는 소스 라인의 수와 하나의 게이트 드라이버(1300)가 구동하는 게이트 라인의 수에 따라 달라질 수 있다. 소스 드라이버(1200) 및 게이트 드라이버(1300)는 각각 하나씩 구비될 수 있고, 하나의 칩에 집적될 수도 있다.
소스 드라이버(1300)는 디스플레이 패널(1100)의 상단부 또는 하단부에 전기적으로 연결되고, 데이터 라인을 통해 디스플레이 패널(1100)의 열 방향으로 데이터 신호를 전달할 수 있다.
게이트 드라이버(1300)는 디스플레이 패널(1100)의 좌측 또는 우측에 전기적으로 연결되고, 게이트 라인을 통해 행 방향으로 게이트 신호를 전달할 수 있다. 디스플레이 패널(1100)의 패널이 대형화하면서 게이트 드라이버(1300)의 구동 부하가 증가하고 있다. 또한, 프레임 주파수 및 해상도가 증가함에 따라 1 수평 구간이 감소되고 있다. 본 발명의 실시 예에 따른 게이트 드라이버(1300)는 게이트 온구간에서 게이트 오프구간으로 변할 때, 게이트 라인의 좌측 지점 및 우측 지점의 게이트 전압의 폴링 타임 및 폴링 타임의 편차를 감소시켜, 1 수평구간 내에서의 데이터가 충전되는 시간을 증가시킬 수 있다.
도 14는 도 1의 디스플레이 장치의 다른 구현예를 나타낸 도면이다. 도 14를 참조하면, 디스플레이 장치(1000b)는 디스플레이 패널(1100) 및 디스플레이 패널(1100)에 전기적으로 연결되는 하나 이상의 소스 드라이버(1200) 및 둘 이상의 게이트 드라이버(1300_L, 1300_R)를 포함할 수 있다. 도 14의 디스플레이 장치(1000b)는 도 13의 디스플레이 장치(1000b)와 유사하다. 다만, 본 실시 예에서는 디스플레이 패널(1100)의 좌측 및 우측에 게이트 드라이버(1300_L, 1300_R)가 각각 전기적으로 연결될 수 있다. 디스플레이 패널(110)의 측면의 양 방향으로 동일한 게이트 신호가 인가되므로, 디스플레이 패널(110)의 일측에 연결되는 게이트 드라이버(1300)의 구동 부하가 감소된다. 따라서, 게이트 라인의 게이트 전압의 전체적인 폴링 타임 및 폴링 타임의 편차가 감소될 수 있다.
상술한, 도 13 및 도 14의 디스플레이 장치(1000a, 1000b)는 게이트 라인의 게이트 전압의 폴링 타임 및 폴링 타임의 편차를 감소시킴으로써, 1 수평 구간에서의 데이터 충전 시간을 상대적으로 증가시킬 수 있다. 따라서, 대형 TV나 3D 영상과 같이 프레임 주파수가 높고 해상도가 높은 화면을 구현하여야 하는 전자 장치에 유용하게 사용될 수 있다. 그러나 이에 국한되는 것은 아니다. 태블릿 PC, 모바일 폰, 모니터 등의 영상 장치에 사용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000, 1000a, 1000b: 디스플레이 장치
1300, 100, 100a, 100b: 게이트 드라이버
110: 출력 회로 120: 레벨 쉬프트 회로
130: 제어신호 생성회로

Claims (10)

  1. 디스플레이 패널의 게이트 라인들을 구동하는 게이트 드라이버에 있어서,
    상기 게이트 라인들을 선택하기 위한 스캔 신호를 생성하는 스캔 신호 생성부; 및
    게이트 온전압, 제1 게이트 오프전압 및 제2 게이트 오프전압을 수신하고, 상기 스캔 신호의 제1 상태에 응답하여, 상기 게이트 온전압을 게이트 라인으로 출력하고, 상기 스캔 신호의 제2 상태에 응답하여, 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압을 순차적으로 상기 게이트 라인으로 출력하는 출력 회로를 포함하는 게이트 드라이버.
  2. 제1 항에 있어서, 상기 출력 회로는,
    상기 스캔 신호의 게이트 온 구간에 상기 게이트 온전압을 출력하고, 상기 스캔 신호의 게이트 오프 구간 중 제1 구간에 상기 제1 게이트 오프전압을 출력하고, 상기 제1 구간 이후의 제2 구간에 상기 제2 게이트 오프전압을 출력하는 것을 특징으로 하는 게이트 드라이버
  3. 제1 항에 있어서, 상기 제1 게이트 오프전압은,
    주기적으로 상기 제2 게이트 오프전압의 전압 레벨과 동일한 제2 로우 레벨에서 상기 제2 로우 레벨보다 낮은 제1 로우 레벨로 하강하도록 변조된 전압인 것을 특징으로 하는 게이트 드라이버.
  4. 제3 항에 있어서, 상기 게이트 온전압은,
    주기적으로 제1 하이 레벨에서 제2 하이 레벨로 하강하는 변조된 전압이고,
    상기 제1 게이트 오프 전압의 하강 구간과 상기 게이트 온전압의 하강 구간은 동일한 것을 특징으로 하는 게이트 드라이버.
  5. 제1 항에 있어서,
    상기 제1 게이트 오프전압은 일정한 제1 로우 레벨을 갖고,
    상기 제2 게이트 오프전압은 상기 제1 로우 레벨보다 높은 일정한 제2 로우 레벨을 갖는 것을 특징으로 하는 게이트 드라이버.
  6. 제1 항에 있어서, 상기 출력 회로는,
    상기 게이트 온전압에 연결되고, 상기 스캔 신호가 제1 상태일 때, 상기 게이트 온전압을 출력단자로 출력하는 풀업부; 및
    상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압에 연결되고, 상기 스캔 신호가 제2 상태일 때, 상기 제1 게이트 오프전압 및 상기 제2 게이트 오프전압을 순차적으로 상기 출력단자로 출력하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 드라이버.
  7. 제6 항에 있어서,
    상기 스캔 신호에 기초하여 상기 출력 회로를 제어하는 복수의 제어신호들을 생성하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  8. 제7 항에 있어서, 상기 풀다운부는,
    소스 단자에 상기 제1 게이트 오프전압이 연결되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제2 제어신호에 따라 스위칭 동작하여 상기 제1 게이트 오프전압을 출력하는 제2 트랜지스터; 및
    일단에 상기 제2 게이트 오프전압이 연결되고, 타단이 상기 출력 단자에 연결되는 풀다운 저항을 포함하는 것을 특징으로 하는 게이트 드라이버.
  9. 제7 항에 있어서, 상기 풀다운부는,
    소스 단자에 상기 제1 게이트 오프전압이 연결되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제2 제어신호에 따라 스위칭 동작하여, 상기 제1 게이트 오프전압을 출력하는 제2 트랜지스터; 및
    소스 단자에 상기 제2 게이트 오프전압이 인가되고, 드레인 단자에 상기 출력 단자가 연결되고, 게이트 단자에 인가되는 제3 제어신호에 따라 스위칭 동작하여, 상기 제2 게이트 오프전압을 출력하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  10. 제1 항에 있어서,
    상기 게이트 드라이버는 n개의 게이트 라인을 구동하고,
    상기 스캔신호 생성부는 n개의 상기 스캔 신호를 생성하는 것을 특징으로 하는 게이트 드라이버.
KR1020130023942A 2013-03-06 2013-03-06 게이트 드라이버 및 디스플레이 구동 회로. KR20140109675A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130023942A KR20140109675A (ko) 2013-03-06 2013-03-06 게이트 드라이버 및 디스플레이 구동 회로.
US14/095,055 US20140253531A1 (en) 2013-03-06 2013-12-03 Gate driver and display driver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130023942A KR20140109675A (ko) 2013-03-06 2013-03-06 게이트 드라이버 및 디스플레이 구동 회로.

Publications (1)

Publication Number Publication Date
KR20140109675A true KR20140109675A (ko) 2014-09-16

Family

ID=51487299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130023942A KR20140109675A (ko) 2013-03-06 2013-03-06 게이트 드라이버 및 디스플레이 구동 회로.

Country Status (2)

Country Link
US (1) US20140253531A1 (ko)
KR (1) KR20140109675A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170113727A (ko) * 2016-03-24 2017-10-13 삼성전자주식회사 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102284296B1 (ko) * 2015-01-13 2021-08-03 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
US10170072B2 (en) * 2015-09-21 2019-01-01 Apple Inc. Gate line layout configuration
CN110675831A (zh) * 2018-07-03 2020-01-10 夏普株式会社 显示装置及显示方法
KR20200025091A (ko) 2018-08-29 2020-03-10 엘지디스플레이 주식회사 게이트 드라이버, 유기발광표시장치 및 그의 구동방법
JP2022101795A (ja) * 2020-12-25 2022-07-07 ラピステクノロジー株式会社 信号レベル変換回路、駆動回路、表示ドライバ及び表示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060187175A1 (en) * 2005-02-23 2006-08-24 Wintek Corporation Method of arranging embedded gate driver circuit for display panel
KR101493491B1 (ko) * 2008-09-03 2015-03-05 삼성디스플레이 주식회사 표시장치 및 이의 구동방법
KR101478667B1 (ko) * 2008-10-16 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20120109720A (ko) * 2011-03-25 2012-10-09 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170113727A (ko) * 2016-03-24 2017-10-13 삼성전자주식회사 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치

Also Published As

Publication number Publication date
US20140253531A1 (en) 2014-09-11

Similar Documents

Publication Publication Date Title
US10255847B2 (en) Level shift circuit and display driver
US10229634B2 (en) Level shifting unit, level shifting circuit, method for driving the level shifting circuit, gate driving circuit and display device
WO2018129932A1 (zh) 移位寄存器单元电路及其驱动方法、栅极驱动电路和显示装置
KR101182538B1 (ko) 액정표시장치
KR102593458B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
EP3159879B1 (en) Pixel circuit and display device
KR102656430B1 (ko) 시프트 레지스터 및 이를 이용한 표시장치
KR20140109675A (ko) 게이트 드라이버 및 디스플레이 구동 회로.
US9886923B2 (en) Driving circuit for source driving chips and liquid crystal display panel
KR101977579B1 (ko) 디스플레이 패널 그리고 디스플레이 패널을 위한 구동 회로
US11568781B2 (en) Display panel and display device
US20210183320A1 (en) Display device, data driving circuit, and data driving method
CN102201192A (zh) 电平移位电路、数据驱动器及显示装置
JP2006174420A (ja) レベルシフタ及びこれを含む表示装置
US20170025057A1 (en) Inverter, gate driving circuit and display apparatus
JP2011150256A (ja) 駆動回路及び駆動方法
KR102634178B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR101958654B1 (ko) 도트 인버젼 액정표시장치
CN109727565B (zh) 选通驱动器和包括该选通驱动器的显示装置
EP3038093A2 (en) Display device and driving method thereof
US10304406B2 (en) Display apparatus with reduced flash noise, and a method of driving the display apparatus
CN115966170A (zh) 转换速率控制器及其驱动方法
US10770022B2 (en) Source driver and a display driver integrated circuit
KR20200089328A (ko) 액정 표시 패널 및 그 eoa 모듈
KR20230001614A (ko) 소스 증폭기 및 그를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid