JP2006174420A - レベルシフタ及びこれを含む表示装置 - Google Patents

Abstract

【課題】占有面積を低減し、トランジスタのしきい電圧が変わった場合に、これと連動してトランジスタのゲート電圧を変化させて誤動作を防止する。
【解決手段】レベルシフタは、第１電圧と入力電圧との間に接続されていて、第１電圧と記入力電圧の中間電圧を生成する分圧部１０、第１電圧と第２電圧との間に接続されていて、分圧部の電圧変化量を補償する第１及び第２電圧補償部、及び分圧部からの出力を出す出力部３０を含む。このような方式により、分圧部を構成するトランジスタのしきい電圧が変更されても、これと連動してトランジスタのゲート電圧が変更されるので、安定な動作特性を得ることができる。
【選択図】図５

Description

本発明はレベルシフタ及びこれを含む表示装置に関する。

最近、重くて大きな陰極線管（ＣＲＴ）の代わりに有機電界発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）のような平板表示装置が活発に開発されている。ＰＤＰは、気体放電によって発生するプラズマを利用して文字や映像を表示する装置であり、有機ＥＬ表示装置は、特定有機物または高分子の電界発光を利用して文字または映像を表示する。液晶表示装置は、二枚の表示板の間に入っている液晶層に電場を印加し、この電場の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。
このような平板表示装置の中で、例えば液晶表示装置と有機ＥＬ表示装置は、スイッチング素子を含む画素と表示信号線が備えられた表示板、表示信号線中のゲート線にゲート信号を出力して画素のスイッチング素子を導通／遮断するゲート駆動部、表示信号線中のデータ線にデータ電圧を印加するデータ駆動部、及びこれらを制御する信号制御部を含み、該信号制御部または外部からの一定の論理信号を増幅してゲート駆動部とデータ駆動部などに増幅された信号を提供するレベルシフタをさらに含んでいる。

このようなレベルシフタは複数のトランジスタからなるが、特に低温多結晶シリコンからなる場合には、トランジスタの特性、例えばしきい電圧の変化に敏感であるため、生産性が低下することがあり、しきい電圧の絶対値が大きくなる場合には、トランジスタが導通されないため、誤動作のおそれがある。
したがって、本発明が解決しようとする技術的課題は、このような従来技術の問題点を解決することができるレベルシフタ及びこれを含む表示装置を提供することにある。

このような技術的課題を構成するための本発明の一実施例によるレベルシフタは、第１電圧と入力電圧との間に接続されていて、前記第１電圧と前記入力電圧の中間電圧を生成する分圧部、前記第１電圧と第２電圧との間に接続されていて、前記分圧部の電圧変化量を補償する第１及び第２電圧補償部、及び前記分圧部からの出力を出す出力部を含む。

この時、前記分圧部は、前記第１電圧に接続されている第１端子、前記第２電圧補償部に接続されている第２端子、及び前記出力部に接続された第１接続点に接続されている第３端子を有する第１トランジスタ、及び前記第１接続点に接続されている第１端子、前記第１電圧補償部に接続されている第２端子、及び前記入力電圧に接続されている第３端子を有する第２トランジスタを含むことができる。前記第１電圧補償部は、前記第１電圧に接続されている第１端子、前記第２電圧に接続されている第２端子、及び前記第２トランジスタの第２端子に接続された第２接続点に接続されている第３端子を有する第３トランジスタ、並びに前記第２接続点に共通に接続されている第１及び第２端子、及び前記第２電圧に接続されている第３端子を有する第４トランジスタを含むことができる。前記第２電圧補償部は、前記第１電圧に接続されている第１端子、及び前記第１トランジスタの前記第２端子に接続された第３接続点に共通に接続されている第２及び第３端子を有する第５トランジスタ、並びに前記第３接続点に接続されている第１端子、前記第１電圧に接続されている第２端子、及び前記第２電圧に接続されている第３端子を有する第６トランジスタを含むことができる。前記出力部は、前記第１接続点と出力端子との間に直列に接続されている第１及び第２インバータを含むことができる。

ここで、前記第３トランジスタは抵抗状態で動作し、前記第４トランジスタは飽和状態で動作するのが好ましく、前記第５トランジスタは飽和状態で動作し、前記第６トランジスタは抵抗状態で動作するのが好ましい。
また、前記第１及び第２電圧補償部は、前記第１及び第２トランジスタのしきい電圧が変動するとき、前記第１トランジスタ及び第２トランジスタの第２端子の電圧を前記しきい電圧の変化量だけ変化させるのが好ましい。
この時、前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であり、前記第１〜第６トランジスタは低温多結晶シリコンからなることができる。
一方、前記第１、第３及び第５トランジスタはＰＭＯＳ型トランジスタであり、前記第２、第４及び第６トランジスタはＮＭＯＳ型トランジスタであるのが好ましい。

本発明の一実施例による表示装置は、所定電圧の印加を受けて増幅して出力するレベルシフタ、前記レベルシフタからの出力に基づいて動作するゲート駆動部及びデータ駆動部、並びに前記ゲート駆動部及びデータ駆動部の動作を制御する信号制御部を含み、前記レベルシフタは、第１電圧と入力電圧との間に接続されていて、前記第１電圧と前記入力電圧の中間電圧を生成する分圧部、前記第１電圧と第２電圧との間に接続されていて、前記分圧部の電圧変化量を補償する第１及び第２電圧補償部、並びに前記分圧部からの出力を出す出力部を含む。

この時、前記分圧部は、前記第１電圧に接続されている第１端子、前記第２電圧補償部に接続されている第２端子、及び前記出力部に接続された第１接続点に接続されている第３端子を有する第１トランジスタ、並びに前記第１接続点に接続されている第１端子、前記第１電圧補償部に接続されている第２端子、及び前記入力電圧に接続されている第３端子を有する第２トランジスタを含む。前記第１電圧補償部は、前記第１電圧に接続されている第１端子、前記第２電圧に接続されている第２端子、及び前記第２トランジスタの第２端子に接続された第２接続点に接続されている第３端子を有する第３トランジスタ、並びに前記第２接続点に共通に接続されている第１及び第２端子、及び前記第２電圧に接続されている第３端子を有する第４トランジスタを含む。前記第２電圧補償部は、前記第１電圧に接続されている第１端子、及び前記第１トランジスタの前記第２端子に接続された第３接続点に共通に接続されている第２及び第３端子を有する第５トランジスタ、並びに前記第３接続点に接続されている第１端子、前記第１電圧に接続されている第２端子、前記第２電圧に接続されている第３端子を有する第６トランジスタを含む。前記出力部は、前記第１接続点と出力端子との間に直列に接続されている第１及び第２インバータを含むことができる。

ここで、前記第３トランジスタは抵抗状態で動作し、前記第４トランジスタは飽和状態で動作し、前記第５トランジスタは飽和状態で動作し、前記第６トランジスタは抵抗状態で動作するのが好ましい。
また、前記第１及び第２電圧補償部は、前記第１及び第２トランジスタのしきい電圧が変動するとき、前記第１トランジスタ及び第２トランジスタの第２端子の電圧を前記しきい電圧の変化量だけ変化させるのが好ましい。
この時、前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であり得、前記第１〜第６トランジスタは低温多結晶シリコンからなることができるが、前記第１、第３及び第５トランジスタはＰＭＯＳ型トランジスタであり、前記第２、第４及び第６トランジスタはＮＭＯＳ型トランジスタであることが好ましい。
一方、前記レベルシフタは、前記表示装置に集積されていることが好ましい。

本発明によれば、入力電圧ＶＩＮの反転信号を伝達する別の配線を必要としないため、レベルシフタが占める面積を減らすことができる。
また、分圧部の両側に電圧補償部を置くことによって、トランジスタのしきい電圧が変わる場合にも、これと連動してこれらトランジスタのゲート電圧を変化させて誤動作を防止することができる。したがって、信頼性のあるレベルシフタを提供することができる。

添付した図面を参照して、本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。
図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体に渡って、類似な部分については同一の参照符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。これに反し、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
次に、本発明の実施例によるレベルシフタ及びこれを含む表示装置について、添付した図面を参照して詳細に説明する。

図１は本発明の一実施例による表示装置のブロック図であり、図２は本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。
図１に示したように、本発明の一実施例による表示装置は、表示板部３００及びこれに接続されたゲート駆動部４００とデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、及びこれらを制御する信号制御部６００を含む。
表示板部３００は、等価回路で見る時、複数の表示信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍと、これに接続されていてほぼ行列形態で配列された複数の画素Ｐｘを含む。

表示信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍは、ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線Ｇ_１−Ｇ_ｎと、データ信号を伝達するデータ信号線すなわちデータ線Ｄ_１−Ｄ_ｍを含む。ゲート線Ｇ_１−Ｇ_ｎは、ほぼ行方向に伸びていて互いにほぼ平行しており、データ線Ｄ_１−Ｄ_ｍは、ほぼ列方向に伸びていて互いにほぼ平行している。
各画素は、表示信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍに接続されたスイッチング素子Ｑと、これに接続された画素回路を含む。
スイッチング素子Ｑは三端子素子であって、その制御端子及び入力端子はそれぞれ、ゲート線Ｇ_１−Ｇ_ｎ及びデータ線Ｄ_１−Ｄ_ｍに接続されており、出力端子は画素回路に接続されている。また、スイッチング素子Ｑは、薄膜トランジスタであるのが好ましく、特に非晶質シリコンを含むのが好ましい。

平板表示装置として代表的な液晶表示装置の場合、図２に示したように、下部表示板１００及び上部表示板２００、並びにこれらの間の液晶層３を含む。表示信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍとスイッチング素子Ｑは、下部表示板１００に備えられている。液晶表示装置の画素回路は、スイッチング素子Ｑに接続された液晶キャパシタＣ_ＬＣ及びストレージキャパシタＣ_ＳＴを含む。ストレージキャパシタＣＳＴは、必要に応じて省略することができる。

液晶キャパシタＣ_ＬＣは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９０、２７０の間の液晶層３は、誘電体として機能する。画素電極１９０はスイッチング素子Ｑに接続され、共通電極２７０は上部表示板２００の全面に形成されていて、共通電圧Ｖ_ｃｏｍの印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、この場合には、二つの電極１９０、２７０が全て線形または棒形で作られる。

ストレージキャパシタＣ_ＳＴは、下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０が重なって構成され、この別個の信号線には、共通電圧Ｖ_ｃｏｍなどの決められた電圧が印加される。しかし、ストレージキャパシタＣ_ＳＴは、画素電極１９０が絶縁体を介して直上の前段ゲート線と重なってなることによって生成される。

一方、色表示を実現するためには、各画素が色を表示できるようにしなければならないが、これは画素電極１９０に対応する領域に三原色、例えば、赤色、緑色、または青色の色フィルタ２３０を備えることによって可能である。図２において、色フィルタ２３０は上部表示板２００に形成されているが、これとは異なって、下部表示板１００の画素電極１９０上または下に形成することもできる。
液晶表示装置の表示板部３００の二つの表示板１００、２００の少なくとも一方の外側面には、光を偏光させる偏光子（図示せず）が付着されている。

再び図１を参照すれば、階調電圧生成部８００は、画素の輝度と関連する一対または二対の複数階調電圧を生成する。二対である場合、二対のうちの一対は共通電圧Ｖ_ｃｏｍに対して正の値を有し、他の一対は負の値を有する。
ゲート駆動部４００は、表示板部３００のゲート線Ｇ_１−Ｇ_ｎに接続されて、外部からのゲートオン電圧Ｖ_ｏｎとゲートオフ電圧Ｖ_ｏｆｆの組み合わせからなるゲート信号を、ゲート線Ｇ_１−Ｇ_ｎに印加する。このようなゲート駆動部４００は、シフトレジスタとして一列に配列された複数のステージを含む。

データ駆動部５００は、表示板部３００のデータ線Ｄ_１−Ｄ_ｍに接続されて、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加する。
レベルシフタ７００は、信号制御部６００または外部から一定の論理電圧ＶＩＮの入力を受けて、これを増幅された論理電圧ＶＬＯＧに変換した後、ゲート駆動部４００及びデータ駆動部５００に提供する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。

以下では、このような表示装置の表示動作についてさらに詳しく説明する。
信号制御部６００は、外部のグラフィック制御機（図示せず）からＲＧＢ画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号、例えば、垂直同期信号Ｖ_ｓｙｎｃ、水平同期信号Ｈ_ｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどの提供を受ける。信号制御部６００は、入力制御信号及び入力画像信号Ｒ、Ｇ、Ｂに基づいて、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成し、画像信号Ｒ、Ｇ、Ｂを表示板部３００の動作条件に合わせて適切に処理した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に出力し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴをデータ駆動部５００に出力する。

ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖ_ｏｎの出力開始を指示する垂直同期開始信号ＳＴＶ、ゲートオン電圧Ｖ_ｏｎの出力時期を制御するゲートクロック信号ＣＰＶ及びゲートオン電圧Ｖ_ｏｎの持続時間を限定する出力イネーブル信号ＯＥなどを含む。
データ制御信号ＣＯＮＴ２は、が像データＤＡＴの入力開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ_１−Ｄ_ｍに該当するデータ電圧を印加することを命令するロード信号ＬＯＡＤと、データクロック信号ＨＣＬＫを含む。図２に示した液晶表示装置などの場合、共通電圧Ｖ_ｃｏｍに対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を略して“データ電圧の極性”と言う）を反転させる反転信号ＲＶＳを含むこともできる。

データ駆動部５００は、信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、一行の画素に対応する画像データＤＡＴの入力を順次に受け、階調電圧生成部８００からの階調電圧の各画像データＤＡＴに対応する階調電圧を選択することによって、画像データＤＡＴをデータ電圧に変換し、これをデータ線Ｄ_１−Ｄ_ｍに印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によって、ゲートオン電圧Ｖ_ｏｎをゲート線Ｇ_１−Ｇ_ｎに印加して、このゲート線Ｇ_１−Ｇ_ｎに接続されたスイッチング素子Ｑを導通させる。データ線Ｄ_１−Ｄ_ｍに供給されたデータ電圧は、導通したスイッチング素子Ｑを通じて該当する画素に印加される。

図２に示した液晶表示装置の場合、画素に印加されたデータ電圧と共通電圧Ｖ_ｃｏｍの差は、液晶キャパシタＣ_ＬＣの充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列が異なり、これによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板１００、２００に付着された偏光子（図示せず）による光の透過率変化で現れる。

１水平周期（または“１Ｈ”、水平同期信号Ｈ_ｓｙｎｃ、データイネーブル信号ＤＥ、ゲートクロックＣＰＶの一周期）が経過すれば、データ駆動部５００とゲート駆動部４００は、次の行の画素に対して同一動作を繰り返す。このような方式で、１フレームの間に全てのゲート線Ｇ_１−Ｇ_ｎに対して順次にゲートオン電圧Ｖ_ｏｎを印加して、全ての画素にデータ電圧を印加する。図２に示した液晶表示装置の場合、特に１フレームが終われば次のフレームが始まり、各画素に印加されるデータ電圧の極性が直前フレームにおける極性と反対になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１フレーム内でも、反転信号ＲＶＳの特性によって一つのデータ線を通じて供給されるデータ電圧の極性が変わったり（例：“行反転”、“点反転”）、一つの画素行に印加されるデータ電圧の極性も互いに異なることがある（例：“列反転”、“点反転”）。

以下、本発明の実施例によるレベルシフタ７００について、図３〜図７を参照して詳細に説明する。
図３は本発明の一実施例によるレベルシフタの回路図であり、図４Ａ及び図４Ｂは図３に示したレベルシフタの信号波形図である。
まず、図３に示すように、本発明の一実施例によるレベルシフタ７００は、分圧部１０、インバータ部２０及び出力部３０を含む。

分圧部１０は、電源電圧ＶＤＤと入力電圧ＶＩＮとの間に接続されている一対のトランジスタＭＰ１１、ＭＮ１１を含む。トランジスタＭＰ１１はＰＭＯＳ型で、ゲートは接地電圧ＧＮＤに接続されており、トランジスタＭＮ１１はＮＭＯＳ型で、ゲートは電源電圧ＶＤＤに接続されており、二つのトランジスタＭＰ１１、ＭＮ１１のドレインは接続点Ｎ１０に接続されている。
インバータ部２０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に接続されている一対のトランジスタＭＰ２１、ＭＮ２１を含む。トランジスタＭＰ２１はＰＭＯＳ型で、トランジスタＭＮ２１はＮＭＯＳ型であり、二つのトランジスタＭＰ２１、ＭＮ２１のゲートは接続点Ｎ１０に接続されており、ドレインは接続点Ｎ２０に接続されている。

出力部３０は、電源電圧ＶＤＤと接続点Ｎ３０と出力端子ＯＵＴとの間に各々接続されている一対のトランジスタＭＰ３１、ＭＰ３２、接続点Ｎ３０と接続点Ｎ１０との間と出力端子ＯＵＴと接続点Ｎ２０との間に各々接続されているトランジスタＭＮ３１、ＭＮ３２を含む。
分圧部１０は、電源電圧ＶＤＤと入力電圧ＶＩＮの中間電圧を提供し、インバータ部２０は、中間電圧の入力を受けて中間電圧の反転信号を提供し、出力部３０は、中間電圧と中間電圧の反転電圧大きさを比較し、その比較結果に応じて電源電圧ＶＤＤまたは接地電圧ＧＮＤを出力する。

分圧部１０は、二つのトランジスタＭＰ１１、ＭＮ１１の導通時の抵抗値によって決定される電圧を接続点Ｎ１０に出力する。例えば、ロー（低レベル）値を有する入力電圧ＶＩＮが入力される場合には、接続点Ｎ１０の電圧はトランジスタＭＰ２１を導通させることができる程度の低電圧を出力し、これと反対の場合には、トランジスタＭＮ２１を導通させることができる程度の高電圧を出力するのが好ましい。
図４Ｂには、高電圧と低電圧の例として、ロー値を有する入力電圧ＶＩＮ、例えばＯＶが入力される場合に、接続点Ｎ１０の電圧Ｖ１０が４．５Ｖを示し、ハイ（高レベル）値を有する入力電圧ＶＩＮ、例えば３．３Ｖが入力される場合には電圧Ｖ１０が８Ｖを示している。

インバータ部２０は、低電圧と高電圧の中間電圧の入力を受けて、その反転信号を接続点Ｎ２０に出力する。
低電圧の中間電圧がインバータ部２０に伝達される場合には、トランジスタＭＰ２１が導通して図４Ａに示したように、電源電圧ＶＤＤに近い電圧が接続点Ｎ２０に伝達され、高電圧の中間電圧がインバータ部２０に伝達される場合には、トランジスタＭＮ２１が導通して接地電圧ＧＮＤに近い電圧が出力ノードＮ２０に伝達される。

この時、高電圧の中間電圧は、ハイ値の入力電圧ＶＩＮより大きいために、トランジスタＭＮ２１のしきい電圧またはサブスレッショルドスイング（ｓｗｉｎｇ）が高かったり、電界効果移動度（ｍｏｂｉｌｉｔｙ；μ）が低かったりしても、トランジスタＭＮ２１を十分に導通することができる。したがって、ハイ値の入力電圧ＶＩＮが小さくなってもトランジスタＭＮ２１を十分に導通することができるので、インバータ部２０の接続点Ｎ２０に中間電圧の反転電圧を提供することができる。また、トランジスタＭＮ２１のしきい電圧、サブスレッショルドスイングまたは電界効果移動度に偏差が存在しても、トランジスタＭＮ２１を十分に導通することができる。

出力部３０は、接続点Ｎ２０の電圧伝達を受けて、電源電圧ＶＤＤまたは接地電圧ＧＮＤを出力する。この時、二つのトランジスタＭＰ３１、ＭＰ３２は、ソースとゲートが互いに接続されていて電流ミラーを構成する。
接続点Ｎ２０の出力が電源電圧ＶＤＤに近い電圧である場合、トランジスタＭＮ３１が導通して、接続点Ｎ１０の電圧である低電圧の中間電圧を接続点Ｎ３０に伝達してトランジスタＭＰ３２を導通する。これによって、出力電圧ＶＬＯＧは電源電圧ＡＶＤＤとなる。

これとは異なって、接続点Ｎ２０の出力が接地電圧ＧＮＤに近い場合、トランジスタＭＮ３１は遮断され、接続点Ｎ１０の電圧である高電圧の中間電圧がトランジスタＭＮ３２のゲートに入力されて、トランジスタＭＮ３２を導通させる。これによって、接続点Ｎ２０の電圧である接地電圧ＧＮＤを出力端ＯＵＴに伝達する。
整理すれば、図４Ａに示したように、ロー値の入力電圧ＶＩＮが印加されれば、出力電圧ＶＬＯＧは電源電圧ＶＤＤになり、ハイ値の入力電圧ＶＩＮが印加されれば、出力電圧ＶＬＯＧは接地電圧ＧＮＤとなる。

本発明の一実施例による複数のトランジスタＭＰ１１、ＭＮ１１、ＭＰ２１、ＭＮ２１、ＭＰ３１、ＭＮ３１、ＭＰ３２、ＭＮ３２は、低温多結晶シリコンからなることができ、これとは異なって非晶質シリコンからなることもできる。
本発明の一実施例によるレベルシフタ７００は、別の入力電圧ＶＩＮ反転信号を必要としないために、入力電圧ＶＩＮの反転信号を伝達する配線が別に必要でなく、レベルシフタ７００が占める面積が増加しない。また、別の基準電圧も必要でないために、基準電圧が伝達される配線が他の電圧信号を伝達する配線とカップリングして誘発する誤動作を防止することができる。

次に、本発明の他の実施例によるレベルシフタ７００について、図５〜図７を参照して詳細に説明する。
図５は本発明の他の実施例によるレベルシフタ７００の回路図であり、図６は図５に示したレベルシフタの信号波形図であり、図７は図５に示したインバータの入出力特性を示すグラフである。
図５に示すように、本発明の他の実施例によるレベルシフタ７００は、分圧部１０、第１及び第２電圧補償部２０、３０、及び出力部４０を含む。

分圧部１０は、図３に示した分圧部１０と同様に、電源電圧ＶＤＤと入力電圧ＶＩＮとの間に接続されている互いに異なる種類のトランジスタＭＰ１１、ＭＮ１１を含み、電源電圧ＶＤＤと入力電圧ＶＩＮの中間電圧を、接続点Ｎ１に出力する。トランジスタＭＰ１１のゲートは接続点Ｎ３に接続されており、トランジスタＭＮ１１のゲートは接続点Ｎ２に接続されている。
第１電圧補償部２０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に接続されている互いに異なる種類のトランジスタＭＰ２１、ＭＮ２１を含む。トランジスタＭＰ２１のドレインは接続点Ｎ２に、ゲートは接地電圧ＧＮＤに接続されており、トランジスタＭＮ２１のドレインとゲートは接続点Ｎ２に共通に接続されている。

第２電圧補償部３０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に接続されている互いに異なる種類のトランジスタＭＰ３１、ＭＮ３１を含み、トランジスタＭＰ３１のゲートとドレインは接続点Ｎ３に共通に接続されており、トランジスタＭＮ３１のゲートは電源電圧ＶＤＤに接続されている。
出力部４０は、接続点Ｎ１に直列に接続されている一対のインバータＩＮＶ１、ＩＮＶ２を含む。このようなインバータＩＮＶ１、ＩＮＶ２は、図３に示したインバータ部２０からなることができる。

以下では、このようなレベルシフタ７００の動作について、図６及び図７を参照して詳細に説明する。
入力電圧ＶＩＮは、図３に示した実施例と同様に、ロー値の０Ｖとハイ値の３．３Ｖであり、出力電圧ＶＬＯＧは、０Ｖと５Ｖであるとして説明する。
二つのトランジスタＭＰ１１、ＭＮ１１は、前述したように導通時の抵抗値によって分圧される電圧を接続点Ｎ１に出力する。この接続点Ｎ１の電圧は、図６に示したように、入力電圧ＶＩＮがロー値である場合には２Ｖとなり、入力電圧ＶＩＮがハイ値である場合には４Ｖとなる。

この時、接続点Ｎ１の電圧が２Ｖである場合、インバータＩＮＶ１の出力電圧は図７に示したようにほとんど５Ｖとなり、この電圧がインバータＩＮＶ２に入力されれば出力電圧ＶＬＯＧはほとんど０Ｖとなる。
また、接続点Ｎ２の電圧が４Ｖである場合、インバータＩＮＶの出力電圧はほとんど０Ｖとなり、この電圧がインバータＩＮＶ２に入力されれば、出力電圧ＶＬＯＧはほとんど５Ｖとなる。
つまり、入力電圧ＶＩＮがロー値であれば出力電圧ＶＬＯＧはＯＶとなり、入力電圧ＶＩＮがハイ値であれば出力電圧ＶＬＯＧは５Ｖとなる。

一方、第１及び第２電圧補償部２０、３０は、トランジスタＭＮ１１とトランジスタＭＰ１１のしきい電圧が変更される場合、変更されたしきい電圧だけ、トランジスタＭＮ１１のゲートソース間電圧Ｖｇｓを変更させるが、これについて詳細に説明する。
ここで、ＮＭＯＳ型トランジスタＭＮ１１、ＭＮ２１、ＭＮ３１は、しきい電圧が全て１Ｖであり、ＰＭＯＳ型トランジスタＭＰ１１、ＭＰ２１、ＭＰ３１はしきい電圧が全て−１Ｖで同一であると仮定する。

例えば、トランジスタＭＮ１１は、ゲートソース間電圧Ｖｇｓがしきい電圧以上になって導通され、トランジスタＭＰ１１はゲートソース間電圧Ｖｇｓがしきい電圧以下になって導通する。しかし、しきい電圧の絶対値が小さくなる場合には別に問題にならないが、しきい電圧の絶対値が大きくなる場合には、ゲートソース間電圧Ｖｇｓの絶対値もそれにつれて大きくなってこそ、トランジスタＭＮ１１、ＭＰ１１が導通する。図３に示した実施例の場合には、分圧部１０のトランジスタＭＮ１１、ＭＰ１１が一定の電源電圧ＶＤＤまたは接地電圧ＧＮＤに接続されているので、しきい電圧の絶対値が大きくなる場合には、導通されない場合が生じ得る。

ここで、第１電圧補償部２０の二つのトランジスタＭＰ２１、ＭＮ２１のうち、トランジスタＭＰ２１はトランジスタの動作範囲内の抵抗状態で動作し、トランジスタＭＮ２１は飽和状態で動作する。また、第２電圧補償部３０の二つのトランジスタＭＰ３１、ＭＮ３１のうち、トランジスタＭＰ３１は飽和状態で動作し、トランジスタＭＮ３１は抵抗状態で動作する。

この時、飽和状態で動作する二つのトランジスタＭＮ２１、ＭＰ３１に流れる電流は、
Ｉ_Ｎ２１＝ｋ（Ｖｇｓ−Ｖｔ）^２／２ （１）
Ｉ_Ｐ３１＝ｋ（Ｖｇｓ−Ｖｔ）^２／２ （２）
で各々示すことができる。ここで、Ｉ_Ｎ２１はトランジスタＭＮ２１に流れる電流を、Ｉ_Ｐ３１はトランジスタＭＰ３１に流れる電流を、ｋは伝達コンダクタンスを、Ｖｔはしきい電圧を示しており、Ｖｇｓは各トランジスタＭＮ２１、ＭＰ３１のゲートソース間電圧を示す。

また、抵抗状態で動作する二つのトランジスタＭＰ２１、ＭＮ３１は、ドレインソース間電圧Ｖｄｓが非常に小さい場合には、既知のように下記の数式通りに線形化することができる。
Ｒ_{Ｐ２１，Ｎ３１}＝１／｛ｋ（Ｖｇｓ−Ｖｔ）｝ （３）
Ｉ_Ｐ２１＝Ｖｄｓ／Ｒ_Ｐ２１ （４）
Ｉ_Ｎ３１＝Ｖｄｓ／Ｒ_Ｎ３１ （５）
ここで、Ｒ_Ｐ２１、Ｒ_Ｎ３１は、二つのトランジスタＭＰ２１、ＭＮ３１が抵抗状態で動作する時の各々の抵抗値であり、Ｉ_Ｐ２１及びＩ_Ｎ３１は各々二つのトランジスタＭＰ２１、ＭＮ３１を流れる電流である。

この場合、例えばトランジスタＭＮ１１のしきい電圧が１Ｖから２Ｖに変更された時、同一工程で形成される他のトランジスタ、特にゲートが接続されているトランジスタＭＮ２１のしきい電圧も同一に２Ｖに変更される。この時、第１電圧補償部２０の二つのトランジスタＭＰ２１、ＭＮ２１は直列に接続されており、トランジスタＭＰ２１から出力される電流はそのままトランジスタＭＮ２１に入力されるので、二つのトランジスタＭＰ２１、ＭＮ２１に流れる電流は同一である。したがって、上記した式から、
Ｉ_Ｐ２１＝Ｉ_Ｎ２１＝ｋ（Ｖｇｓ−Ｖｔ）^２／２ （６）
のように示すことができる。

しかし、しきい電圧が１Ｖから２Ｖに変わったので直前電圧と同一な電圧を出力するためには、ゲートソース間電圧Ｖｇｓがやはり上昇分だけ大きくなるべきである。したがって、トランジスタＭＮ２１のゲートは、トランジスタＭＮ１１のゲートと共通に接続されており、トランジスタＭＮ２１のソースは０Ｖである接地電圧ＧＮＤに接続されているので、トランジスタＭＮ１１のゲート電圧が大きくなる。例えば、トランジスタＭＮ１１のゲート電圧が５Ｖであれば、６Ｖに大きくなる。
これと同様に、トランジスタＭＰ１１のしきい電圧が−１Ｖから−２Ｖに小さくなる場合にも前述したように絶対値を大きく、つまり、トランジスタＭＰ１１のゲート電圧を小さくすることができる。例えば、ゲート電圧が−５Ｖであれば−６Ｖに小さくなる。

以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者による多様な変形及び改良形態もまた本発明の権利範囲に属する。

本発明の一実施例による表示装置のブロック図である。 本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。 本発明の一実施例によるレベルシフタの回路図である。 Ａ及びＢは、図３に示したレベルシフタの信号波形図である。 本発明の他の実施例によるレベルシフタの回路図である。 図５に示したレベルシフタの信号波形図である。 図５に示したレベルシフタの出力部を構成するインバータの伝達特性を示すグラフである。

符号の説明

３ 液晶層
１０ 分圧部
２０ インバータ部
４０ 出力部
１００ 下部表示板
１９０ 画素電極
２００ 上部表示板
２３０ 色フィルタ
２７０ 共通電極
３００ 表示板部
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
７００ レベルシフタ
８００ 階調電圧生成部
Ｃ_ＬＣ 液晶キャパシタ
Ｃ_ＳＴ ストレージキャパシタ
ＣＯＮＴ１ ゲート制御信号
ＣＯＮＴ２ データ制御信号
ＣＰＶ ゲートクロック信号
ＤＡＴ 画像データ
Ｄ_１−Ｄ_ｍ、Ｇ_１−Ｇ_ｎ 表示信号線
ＤＥ データイネーブル信号
ＧＮＤ 接地電圧
ＬＯＡＤ ロード信号
ＭＣＬＫ メインクロック
ＭＰ１１、ＭＮ１１、ＭＰ２１、ＭＮ２１、ＭＰ３１、ＭＮ３１、ＭＰ３２、ＭＮ３２ トランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ１０、Ｎ２０、Ｎ３０ 接続点
ＨＣＬＫ データクロック信号
Ｈ_ｓｙｎｃ 水平同期信号
ＩＮＶ１ インバータ
ＩＮＶ２ インバータ
ＯＥ 出力イネーブル信号
ＲＶＳ 反転信号
ＳＴＨ 水平同期開示信号
ＳＴＶ 垂直同期開示信号
ＶＤＤ 電源電圧
Ｖｄｓ ドレインソース間電圧
Ｖｇｓ ゲートソース間電圧
ＶＩＮ 入力電圧
Ｖ_ｃｏｍ 共通電圧
Ｖ_ｓｙｎｃ 垂直同期信号
Ｑ スイッチング素子

Claims (12)

1. 第１電圧と入力電圧との間に接続されていて、前記第１電圧と前記入力電圧の中間電圧を生成する分圧部と、
   前記第１電圧と第２電圧との間に接続されていて、前記分圧部の電圧変化量を補償する第１及び第２電圧補償部と、
   前記分圧部からの出力を出す出力部と
   を含むことを特徴とするレベルシフタ。
2. 前記分圧部は、
   前記第１電圧に接続されている第１端子、前記第２電圧補償部に接続されている第２端子、及び前記出力部に接続された第１接続点に接続されている第３端子を有する第１トランジスタと、
   前記第１接続点に接続されている第１端子、前記第１電圧補償部に接続されている第２端子、及び前記入力電圧に接続されている第３端子を有する第２トランジスタと、
   を含むことを特徴とする請求項１に記載のレベルシフタ。
3. 前記第１電圧補償部は、
   前記第１電圧に接続されている第１端子、前記第２電圧に接続されている第２端子、及び前記第２トランジスタの第２端子に接続された第２接続点に接続されている第３端子を有する第３トランジスタと、
   前記第２接続点に共通に接続されている第１及び第２端子、及び前記第２電圧に接続されている第３端子を有する第４トランジスタと、
   を含むことを特徴とする請求項２に記載のレベルシフタ。
4. 前記第２電圧補償部は、
   前記第１電圧に接続されている第１端子、及び前記第１トランジスタの前記第２端子に接続された第３接続点に共通に接続されている第２及び第３端子を有する第５トランジスタと、
   前記第３接続点に接続されている第１端子、前記第１電圧に接続されている第２端子、及び前記第２電圧に接続されている第３端子を有する第６トランジスタと、
   を含むことを特徴とする請求項３に記載のレベルシフタ。
5. 前記出力部は、前記第１接続点と出力端子との間に直列に接続されている第１及び第２インバータを含むことを特徴とする請求項４に記載のレベルシフタ。
6. 前記第３トランジスタは抵抗状態で動作し、前記第４トランジスタは飽和状態で動作することを特徴とする請求項５に記載のレベルシフタ。
7. 前記第５トランジスタは飽和状態で動作し、前記第６トランジスタは抵抗状態で動作することを特徴とする請求項６に記載のレベルシフタ。
8. 前記第１及び第２電圧補償部は、前記第１及び第２トランジスタのしきい電圧が変わったときに、前記第１トランジスタ及び第２トランジスタの第２端子電圧を前記しきい電圧の変化量だけ変化させることを特徴とする請求項７に記載のレベルシフタ。
9. 前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする請求項８に記載のレベルシフタ。
10. 前記第１〜第６トランジスタは、低温多結晶シリコンからなることを特徴とする請求項８に記載のレベルシフタ。
11. 前記第１、第３及び第５トランジスタはＰＭＯＳ型トランジスタであり、前記第２、第４及び第６トランジスタはＮＭＯＳ型トランジスタであることを特徴とする請求項８または９に記載のレベルシフタ。
12. 所定電圧の印加を受けて増幅して出力するレベルシフタ、前記レベルシフタからの出力に基づいて動作するゲート駆動部及びデータ駆動部、並びに前記ゲート駆動部及びデータ駆動部の動作を制御する信号制御部を含む表示装置であって、
    前記レベルシフタは、請求項１〜１１いずれかに記載のレベルシフタである
    ことを特徴とする表示装置。

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